JP5448110B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5448110B2
JP5448110B2 JP2012054355A JP2012054355A JP5448110B2 JP 5448110 B2 JP5448110 B2 JP 5448110B2 JP 2012054355 A JP2012054355 A JP 2012054355A JP 2012054355 A JP2012054355 A JP 2012054355A JP 5448110 B2 JP5448110 B2 JP 5448110B2
Authority
JP
Japan
Prior art keywords
gate
lead
semiconductor chip
source
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012054355A
Other languages
English (en)
Other versions
JP2012146998A (ja
Inventor
伸悌 松浦
泰之 宮口
初男 林
雅史 小谷野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012054355A priority Critical patent/JP5448110B2/ja
Publication of JP2012146998A publication Critical patent/JP2012146998A/ja
Application granted granted Critical
Publication of JP5448110B2 publication Critical patent/JP5448110B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置、例えば、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）やＩＧＢＴ（Insulated Gate Bipolar Transistor）を組み込んだ半導体装置に係わり、オン抵抗の低減及びスイッチ損失低減技術に適応して有効な技術に関する。
縦型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）に対しては、オン抵抗の低減とともに高速化及び低電圧駆動化が要求されている。縦型ＭＯＳＦＥＴについては、例えば、特許第2908818号公報（特願平1-240167号）に記載されている。また、特許第2644515号公報（特願昭63-16485号）には、オン抵抗を低減する技術について記載されている。この文献には、ＤＳＡ型及びトレンチ型の縦型ＭＯＳＦＥＴについて記載されている。
一方、特開2000-69766号公報には、コンバータやインバータにおけるスイッチング損失を低減する技術が開示されている。この文献には、例えば、インバータとコンデンサを平行平板を用い、相互インダクタンスの効果によって配線の低インダクタンス化を図る技術が開示されている。即ち、この技術はコンバータやインバータの半導体素子外の回路部配線の低インダクタンス化の技術であり、ＭＯＳＦＥＴ内部の低インダクタンス化については記載されていない。
特許第2908818号公報（特願平1-240167号） 特許第2644515号公報（特願昭63-16485号） 特開2000-69766号公報
近年、縦型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）は、微細化技術による単位セルサイズの縮小化により、低オン抵抗化が進められている。これは、一例であるが、従来のポリシリコンでゲートを形成した縦型ＭＯＳＦＥＴのｐｏｌｙ−Ｓｉゲートパターンは、図１５の四角形状の半導体チップ（半導体素子）の平面図に示すようになっている。ここで、説明の便宜上、半導体チップ１の図中左の辺を第１の辺１ａとし、上の辺を第２の辺１ｂ、下の辺を第３の辺１ｃ、右の辺を第４の辺１ｄとする。
半導体チップ１の第１の辺１ａに近接し、かつ第１の辺１ａの中央寄りの位置には、四角形のゲート用ワイヤボンディングパッド２が設けられている。このゲート用ワイヤボンディングパッド２の第１の辺１ａに沿う辺の両端から第１の辺１ａに沿って細い周辺ゲート配線３ａｂ，３ａｃが延在している。この周辺ゲート配線３ａｂ，３ａｃは第２の辺１ｂ及び第３の辺１ｃに至る寸前でそれぞれ曲がり、それぞれ第２の辺１ｂ及び第３の辺１ｃに沿って延在し、それぞれ第４の辺１ｄの寸前で止まるパターンになっている。この周辺ゲート配線３ａｂ，３ａｃも前記ゲート用ワイヤボンディングパッド２と同様にポリシリコン膜で形成されている。
また、第１の辺１ａに沿って平行に複数のＭＯＳゲート配線４が設けられている。これらＭＯＳゲート配線４は、ゲート用ワイヤボンディングパッド２が存在する領域においては周辺ゲート配線３ａｂとゲート用ワイヤボンディングパッド２を接続するように配置されるとともに、ゲート用ワイヤボンディングパッド２と周辺ゲート配線３ａｃを接続するように配置される。またゲート用ワイヤボンディングパッド２から外れる領域では周辺ゲート配線３ａｂと周辺ゲート配線３ａｃを接続するように配置される。例えば、前記ＭＯＳゲート配線４は所定ピッチに配置されている。ＭＯＳゲート配線４もポリシリコン膜で形成されている。ＭＯＳゲート配線４は図示しない複数のＭＯＳＦＥＴセルの各ゲート電極に電気的に接続される構成になっている。
ところで、縦型ＭＯＳＦＥＴはドレインとゲートとの間（ドレイン−ゲート間）の酸化膜が帰還容量として存在するため、高速化において横型ＭＯＳＦＥＴに比べ不利であった。しかしながら、横型ＭＯＳＦＥＴでは低オン抵抗化が難しいために、縦型ＭＯＳＦＥＴで高速化が要求されている。
これまでは、低オン抵抗化に有利な縦型トレンチゲートＭＯＳＦＥＴの開発により、高速化をチップの小型化（シュリンク）で対応してきた。
高速化はゲート酸化膜の容量を低減させる技術の他に、低ゲート抵抗化及び低ゲートインダクタンス化が考えられる。
本出願人にあっては、縦型ＭＯＳＦＥＴにおいて、低オン抵抗を維持したまま更に高速化を図るために、ゲートチャージ電荷量の低減に注目し開発してきた。しかしながら、最近高速化に効くパラメータとして、ゲート抵抗及びゲートインダクタンス、ソースインダクタンスも無視できないことが分かってきた。
そこで、ゲートインダクタンス及びソースインダクタンスを低減する方法として、チップ内部、パッケージ内ワイヤに流れる電流の方向に注目して検討した。図１５では、例えば、ゲートチャージ電荷方向（電流方向）について検証してみると、給電点であるゲート用ワイヤボンディングパッドに供給される電流は、周辺ゲート配線３ａｂ，３ａｃを流れた後ＭＯＳゲート配線４を流れ、各ＭＯＳＦＥＴのゲート電極に供給される。即ち、周辺ゲート配線３ａｂ，３ａｃやゲート用ワイヤボンディングパッド２からＭＯＳゲート配線４に流れ込む電流の向きは矢印のように同じ向きになる。
本発明者は、ゲート電流やソース電流等の向きを隣接する電流路間で相反する方向にすることによって相互誘導によってトータルのインダクタンス（相互インダクタンス）を低減できる点に気が付き本発明をなした。
本発明の目的は、オン抵抗及びスイッチング損失の低減が図れる高速駆動が可能な縦型構造のトランジスタを有する半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体基板と、この半導体基板に並列接続状態で形成される複数の縦型電界効果トランジスタセルと、前記半導体基板の表面に設けられるゲート電位給電部と、前記半導体基板に設けられ前記ゲート電位給電部に電気的に接続される第１のゲート配線と、前記半導体基板に設けられ前記第１のゲート配線に電気的に接続されかつ前記各トランジスタセルのゲート電極に接続される第２のゲート配線とを有する半導体装置であって、前記第２のゲート配線は前記第１のゲート配線から延在して先端を有する構造となるとともに、隣接して延在する前記第２のゲート配線同士は電流の流れ方向が相互に逆の方向になるように前記第１のゲート配線から延在している。前記第１のゲート配線はポリシリコン膜で形成されている。
前記（１）の手段によれば、（ａ）低オン抵抗を持つ縦型ＭＯＳＦＥＴで、各トランジスタセルのゲート電極にゲート電位を供給する第２のゲート配線においては、隣り合う第２のゲート配線同士は相互に逆方向に電流が流れることから、ゲートインピーダンスが低減される。この結果、ゲート電圧ＯＮ時のライズタイム及びゲート電圧ＯＦＦ時のフォールタイムが低減でき、スイッチング損失低減が容易になる。
（ｂ）上記（ａ）により、ゲート電圧ＯＮ時のライズタイム及びゲート電圧ＯＦＦ時のフォールタイムが低減できることから、ターンオンディレイタイム及びゲート電圧ＯＦＦ時のターンオフディレイタイムが低減できる。従って、ドライブ損失の低減も達成できる。
（ｃ）上記（ｂ）により、ターンオフ時の跳ね上がり電圧を低減することができ、スイッチング損失が低減できる。また、跳ね上がり電圧とドレイン耐圧とのマージンが大きくなり、ドリフト層の低抵抗化及び薄膜化が可能になり、低オン抵抗化を図ることができる。従って、同一オン抵抗でチップボンディングができ、チップコスト低減につながる。
（ｄ）縦型ＭＯＳＦＥＴの高速スイッチング特性を改善できるため、オン抵抗とスイッチング損失のトレードオフ特性が改善されアプリケーションへの適用範囲が広がる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）オン抵抗及びスイッチング損失の低減を図ることができる高速駆動が可能な縦型構造のトランジスタを有する半導体装置を提供することができる。
本発明の一実施形態（実施形態１）である半導体装置におけるゲート配線パターンを示す半導体チップの模式的平面図である。 本実施形態１の半導体装置における半導体チップの電極パターンを示す模式的平面図である。 本実施形態１の半導体装置を示す一部を切り欠いた状態の平面図である。 本実施形態１の半導体装置における縦型電界効果トランジスタのセル部分を示す半導体チップの模式的断面図である。 本実施形態１の半導体装置における縦型トレンチＭＯＳＦＥＴ周辺構造を示す半導体チップの模式的断面図である。 本実施形態１の構成が適用できる縦型ＤＳＡＭＯＳＦＥＴの周辺構造を示す半導体チップの模式的断面図である。 本実施形態１の半導体装置におけるＭＯＳＦＥＴのターンオン波形図と、改善前のターンオン波形図である。 本実施形態１の半導体装置を使用したＶＲＭ応用例による回路図である。 本実施形態１の第１変形例によるゲート配線パターンを示す半導体チップの模式的平面図である。 本実施形態１の第２変形例によるゲート配線パターンを示す半導体チップの模式的平面図である。 本発明の他の実施形態（実施形態２）である半導体装置の一部を示す模式的平面図である。 本発明の他の実施形態（実施形態３）である半導体装置の一部を示す模式的平面図である。 図１２のＡ−Ａ線に沿う断面図である。 図１２のＢ−Ｂ線に沿う断面図である。 従来のゲート配線パターンを示す半導体チップの模式的平面図である。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態１では縦型絶縁ゲート電界効果トランジスタ（縦型高耐圧ＭＯＳＦＥＴ）に本発明を適用した例について説明する。
本実施形態１の半導体装置１０は、図３に示すような外観形状をしている。図３は本実施形態１の半導体装置の一部を切り欠いた状態の平面図である。絶縁性樹脂で形成される封止体（パッケージ）１１の一端から３本のリード１２が並んで突出している。中央のリード１２がドレインリード（Ｄ）となり、左側のリード１２がゲートリード（Ｇ）となり、右側のリード１２がソースリード（Ｓ）となっている。
中央のドレインリード（Ｄ）の封止体１１内に位置する先端は幅広のヘッダ１３となり、その主面（上面）には接合材を介して半導体素子（半導体チップ）１が固定されている。半導体チップ１の上面のゲート用ワイヤボンディングパッド２と、ゲートリード（Ｇ）の内端は導電性のワイヤ１４で電気的に接続されている。また、ソース用ワイヤボンディングパッド１５と、ソースリード（Ｓ）の内端は導電性のワイヤ１４で電気的に接続されている。ソース用ワイヤボンディングパッド１５とソースリード（Ｓ）は複数本のワイヤ１４（特に限定はされないが、図３では２本となっている。）で接続されている。
ゲートリード（Ｇ）及びソースリード（Ｓ）のワイヤ１４が接続される部分、換言するならば、封止体１１によって被われるリード部分は幅広（幅広部１２ａ）となっている。これにより、ワイヤボンディングが容易となるとともに、ゲートリード（Ｇ）及びソースリード（Ｓ）は封止体１１から抜け難くなる。
また、図示はしないがヘッダ１３の裏面は封止体１１の底面に露出する構造となり、半導体チップ１で発熱した熱をヘッダ１３の表面から放散するようになっている。
リード１２及びヘッダ１３は一部で厚さが異なる異形金属板を、例えばプレスで打ち抜いて形成するものであり、ヘッダ１３部分が厚く、リード１２部分が薄くなる構造で、封止体１１の一面の途中高さからリード１２がそれぞれ突出する構造になっている。また、ヘッダ１３の構造はこれに限定されるものではない。例えば、封止体１１から外れてヘッダ１３部分が突出し、かつヘッダ１３に取付用の穴が設けられている等のものであってもよいことは勿論である。
本実施形態１の半導体装置１０に組み込まれる縦型ＭＯＳＦＥＴは、例えば、図４においてそのトランジスタセル部分を示すがトレンチ型縦型ＭＯＳＦＥＴセルとなっている。
本実施形態１による縦型ＭＯＳＦＥＴのセル（トランジスタセル）は、例えば、図４に示すような断面構造となっている。このようなセルは、単一の縦型ＭＯＳＦＥＴにあって、規則正しく多数配置されている。
セル（トランジスタセル）２０は、第１導電形（たとえばｎ形）のシリコン基板２１の主面（上面）に設けられる。このシリコン基板２１の主面には第１導電形の低濃度層２２が設けられている。この低濃度層２２上には、厚さが数μｍとなる第２導電形（ｐ形）のチャネル形成層２３が設けられている。また、このチャネル形成層２３上にはｐ＋形領域２４で分断されるｎ＋形のソース領域２５が形成されている。また、前記ｐ＋形領域２４に対応するシリコン基板２１と低濃度層２２との間にはｎ＋形のウエル（リーチスルー層）２６が形成されている。
また、前記ｐ＋形領域２４及びその周囲のソース領域２５を囲むようにトレンチ（深溝）２７が形成されている。このトレンチ２７はチャネル形成層２３を貫いて低濃度層２２にまで到達している。トレンチ２７には、トレンチ２７の内壁を被うようにゲート絶縁膜（ゲート酸化膜）３０が設けられている。また、トレンチ２７内にはゲート酸化膜３０に重なりかつトレンチ２７を埋めるようにポリシリコン膜からなるゲート電極３１が形成されている。
また、前記ゲート電極３１及びゲート酸化膜３０は絶縁膜３２で被われている。また、前記ｐ＋形領域２４及びソース領域２５に接触するように選択的にソース電極３３が形成されている。さらに、シリコン基板２１の裏面にはドレイン電極３４が形成されている。
なお、半導体チップ１の周辺部分は、図５に示すような構造になっている。同図において、シリコン基板２１の表層部分にはウエル２６及び前記ゲート電極３１が設けられている。ゲート電極３１は、ウエル２６及びこのウエル２６の表面からシリコン基板２１の表面に掛けて延在するＬＯＣＯＳ膜４０上に設けられる周辺ゲート配線３ａｂ，３ａｃに導体３６を介してゲート用ワイヤボンディングパッド２に電気的に接続されている。
半導体チップ１の最外周部分にはガードリング４１が設けられている。また、半導体チップ１の表面は絶縁体からなる保護膜（パッシベーション膜）４２で被われている。
なお、図６は本実施形態１の構成が適用できる縦型ＤＳＡＭＯＳＦＥＴの周辺構造を示す半導体チップの模式的断面図である。
図２は半導体チップ１の電極パターンを示す模式的平面図であり、ゲート用ワイヤボンディングパッド２と、ソース用ワイヤボンディングパッド１５を有する。ゲート用ワイヤボンディングパッド２及びソース用ワイヤボンディングパッド１５を除く部分は保護膜（パッシベーション膜）４２で被われている。
図１は半導体チップ１の表面のゲート配線パターンを示す模式図である。そして、これが本発明の特徴の一つであるが、図１に示すように、図示しないトランジスタセルの各ゲート電極に電流を供給するＭＯＳゲート配線４は、図１５の場合と略同様となるが、ＭＯＳゲート配線４は終端（先端）が存在するパターンとなる点と、隣接するＭＯＳゲート配線４同士が矢印で示すように相互に逆方向に電流が流れる点が異なる。ゲート配線はポリシリコン膜で形成されている。
本実施形態１のゲート配線は、図１の四角形状の半導体チップ（半導体素子）の平面図に示すようになっている。ここでは図１５の場合と同様に説明の便宜上、半導体チップ１の図中左の辺を第１の辺１ａとし、上の辺を第２の辺１ｂ、下の辺を第３の辺１ｃ、右の辺を第４の辺１ｄとする。
半導体チップ１の第１の辺１ａに近接し、かつ第１の辺１ａの中央寄りの位置には、四角形のゲート用ワイヤボンディングパッド２が設けられている。このゲート用ワイヤボンディングパッド２の第１の辺１ａに沿う辺の両端から第１の辺１ａに沿って細い周辺ゲート配線３ａｂ，３ａｃが延在している。この周辺ゲート配線３ａｂ，３ａｃは第２の辺１ｂ及び第３の辺１ｃに至る寸前でそれぞれ曲がり、それぞれ第２の辺１ｂ及び第３の辺１ｃに沿って延在し、それぞれ第４の辺１ｄの寸前で止まるパターンになっている。
第２の辺１ｂ及び第３の辺１ｃに沿って延在する周辺ゲート配線３ａｂ，３ａｃからは、第１の辺１ａに平行に所定ピッチでＭＯＳゲート配線４が延在している。これらＭＯＳゲート配線４は周辺ゲート配線３ａｂ，３ａｃには繋がらない構造になっている。ＭＯＳゲート配線４の先端は周辺ゲート配線３ａｂ，３ａｃから所定距離離れた位置にある。
また、周辺ゲート配線３ａｂから延在するＭＯＳゲート配線４と、周辺ゲート配線３ａｃから延在するＭＯＳゲート配線４は交互に延在するパターンになっている。ゲート用ワイヤボンディングパッド２に対応する領域の周辺ゲート配線３ａｂ，３ａｃから延在するＭＯＳゲート配線４はゲート用ワイヤボンディングパッド２の縁から所定の距離離れた位置まで延在している。周辺ゲート配線３ａｂ，３ａｃから延在するＭＯＳゲート配線４の各間にゲート用ワイヤボンディングパッド２の縁からＭＯＳゲート配線４が延在している。このゲート用ワイヤボンディングパッド２から延在するＭＯＳゲート配線４の先端も周辺ゲート配線３ａｂ，３ａｃから所定の距離離れた位置まで延在している。
換言するならば、周辺ゲート配線３ａｂ，３ａｃから延在するＭＯＳゲート配線４の間には、ゲート用ワイヤボンディングパッド２が存在する領域ではゲート用ワイヤボンディングパッド２から延在するＭＯＳゲート配線４が延在し、ゲート用ワイヤボンディングパッド２から外れた領域では周辺ゲート配線３ａｃ，３ａｂから延在するＭＯＳゲート配線４が位置するようになる。そして、隣合うＭＯＳゲート配線４の先端位置は周辺ゲート配線３ａｂ寄りと周辺ゲート配線３ａｃ寄りと交互に変わることになる。
この結果、ゲート電流の流れる向きは、図１において矢印で示すように、隣接するＭＯＳゲート配線４間で交互に逆となる。
ゲート電流波形はゲート抵抗、ゲートインダクタンス及びゲート−ソース間容量で決まる。ゲートインダクタンスは隣接する配線間でゲート電流の流れる向きを相反する方向にすることで相互インダクタンスによりキャンセルできる。即ち、本実施形態１においては、隣接する全てのＭＯＳゲート配線４間でゲート電流の流れる向きが相反する方向になる。従って、ゲートインダクタンスを低減することができる。
ゲートインダクタンスを低減すると、ゲート電流の立ち上がり及び立ち下がりが速くなり（ｄｉ／ｄｔ：大）、ターンオンディレイタイム及びライズタイムが低減できる。従って、ドライブ損失低減及びスイッチング損失低減が可能となる。図７はゲート電流及びゲート電圧並びにドレイン電流波形を示すグラフであり、図７（ａ）のグラフが本発明によるものであり、図７（ｂ）は図１５に示すＭＯＳゲート配線の例のグラフである。図７（ｂ）に示すターンオンディレイタイムｇ及びライズタイムｆは、本発明の場合では図７（ａ）のグラフに示すように短縮される。
本実施形態１による半導体装置１０（縦型パワーＭＯＳＦＥＴ）は、例えば、図８に示すように、ＣＰＵを制御する制御装置に使用できる。この制御装置では、制御ＩＣ５０に２個の半導体装置１０が並列接続状態で使用される。一方の縦型パワーＭＯＳＦＥＴには並列にツエナーダイオード５３が接続されている。２個の縦型パワーＭＯＳＦＥＴからの出力はコンデンサ５１及びコイル５２によるフィルター回路によって濾波されてＣＰＵに送られる。
本実施形態１によれば以下の効果を有する。（１）低オン抵抗を持つ縦型パワーＭＯＳＦＥＴで、各トランジスタセルのゲート電極にゲート電位を供給する第２のゲート配線（ＭＯＳゲート配線４）においては、隣り合う第２のゲート配線（ＭＯＳゲート配線４）同士は相互に逆方向に電流が流れることから、ゲートインピーダンスが低減される。この結果、ゲート電圧ＯＮ時のライズタイム及びゲート電圧ＯＦＦ時のフォールタイムが低減でき、スイッチング損失低減が容易になる。
（２）上記（１）により、ゲート電圧ＯＮ時のライズタイム及びゲート電圧ＯＦＦ時のフォールタイムが低減できることから、ターンオンディレイタイム及びゲート電圧ＯＦＦ時のターンオフディレイタイムが低減できる。従って、ドライブ損失の低減も達成できる。
（３）上記（２）により、ターンオフ時の跳ね上がり電圧を低減することができ、スイッチング損失が低減できる。また、跳ね上がり電圧とドレイン耐圧とのマージンが大きくなり、ドリフト層の低抵抗化及び薄膜化が可能になり、低オン抵抗化を図ることができる。従って、同一オン抵抗でチップボンディングができ、チップコスト低減につながる。
（４）縦型パワーＭＯＳＦＥＴの高速スイッチング特性を改善できるため、オン抵抗とスイッチング損失のトレードオフ特性が改善されアプリケーションへの適用範囲が広がる。
なお、例えば、ソースインダクタンスにおいても前記ゲートインダクタンスと同様に相互インダクタンスの効果を使用することができる。ターンオフ時のドレインの跳ね上がり電圧は、ドレイン電流ｉｄ及びソース配線インダクタンスのＬ・ｄｉ／ｄｔに左右される。従って、ソースインダクタンス低減することで跳ね上がり電圧を抑制することが可能になる。電流と電圧の積であるパワー波形は跳ね上がり電圧がピークの時が最大となる。従って、スイッチング損失低減に跳ね上がり電圧を低減することが非常に有効である。
また、ソースインダクタンス低減により、ターンオフ時に瞬間的に持ち上がるゲート−ソース間の電位差を低減できるので、待機時の誤動作を防止することができる。従って、低しきい値電圧化が可能になり、低電圧駆動が容易になる。
図９は本実施形態１の第１変形例によるゲート配線パターンを示す半導体チップの模式的平面図である。第１変形例においては、周辺ゲート配線３ａｂ，３ａｃ（第１のゲート配線）はポリシリコン膜で形成されているとともに、この周辺ゲート配線３ａｂ，３ａｃの上には、点々を付して示すようにアルミニウム配線５５が重ねて設けられている。この結果、ゲート配線はさらにオン抵抗が低減されることになる。
図１０は本実施形態１の第２変形例によるゲート配線パターンを示す半導体チップの模式的平面図である。第２変形例においては、周辺ゲート配線３ａｂ，３ａｃ（第１のゲート配線）はポリシリコン膜で形成されているとともに、これら周辺ゲート配線３ａｂ，３ａｃ上には、点々を付して示すようにアルミニウム配線５５が重ねて設けられている。また、ＭＯＳゲート配線４（第２のゲート配線）はポリシリコン膜で形成されているとともに、ＭＯＳゲート配線４の一部上には、点々を付して示すようにアルミニウム配線５６が重ねて設けられている。
この結果、ゲート配線はさらにオン抵抗が低減されることになる。
（実施形態２）
図１１は本発明の他の実施形態（実施形態２）である半導体装置１０の一部を示す模式的平面図である。本実施形態２では、ゲートワイヤ１４Ｇとソースワイヤ１４Ｓが交互に配置されるように半導体チップ１におけるゲート用ワイヤボンディングパッド２とソース用ワイヤボンディングパッド１５が選択的に配置されるとともに、これに対応してゲートリード１２Ｇとソースリード１２Ｓも交互に配置されている。そしてゲートリード１２Ｇの先端延長上にゲート用ワイヤボンディングパッド２が位置し、ソースリード１２Ｓの先端延長上にソース用ワイヤボンディングパッド１５が位置し、それぞれゲートワイヤ１４Ｇ及びソースワイヤ１４Ｓで電気的に接続されている。
本実施形態２では、パッケージ内において半導体チップ１とインナーリード間のゲートインダクタンスを低減することができる。従って、よりスイッチング損失を低減することができる。
（実施形態３）
図１２乃至図１４は本発明の他の実施形態（実施形態３）である半導体装置に係わる図である。図１２は半導体装置の一部を示す模式的平面図、図１３は図１２のＡ−Ａ線に沿う断面図、図１４は図１２のＢ−Ｂ線に沿う断面図である。
本実施形態３の半導体装置１０は、図１２乃至図１４に示すように、封止体１１の内外に亘って延在するリード１２の内端部分と、封止体１１の内部に封止される半導体チップ１の電極を金属板で電気的に接続する構成になっている。また、電流の向きが相反するように金属板は２層構造になっている。
半導体装置１０は、図１２に示すように、四角形の封止体１１の左右両端にそれぞれ幅広のリードを突出させる構造になっている。封止体１１の左端からは幅広のソースリード１２Ｓと、このソースリード１２Ｓに比較すると充分幅が狭いゲートリード１２Ｇが突出している。また、封止体１１の右端からは幅広のドレインリード１２Ｄと、このドレインリード１２Ｄに比較すると充分幅が狭いソースリード１２Ｓが突出している。ドレインリード１２Ｄは封止体１１内に位置する幅広のヘッダ１３に連なっている。
前記ヘッダ１３上には接続用電極パッドのパターンが異なるが前記実施形態１と略同様の構造の半導体チップ１が固定されている。半導体チップ１の上面は左側に左辺に沿って長くゲート電極接続パッド６０Ｇが設けられるとともに、右側には幅広にソース電極接続パッド６０Ｓが設けられている。半導体チップ１の裏面にはドレイン電極が設けられ、ヘッダ１３に電気的に接続されている。
図１２及び図１３に示すように、半導体チップ１のゲート電極接続パッド６０Ｇと封止体１１の左側に位置するゲートリード１２Ｇは金属板６１Ｇで電気的に接続されている。また、この金属板６１Ｇの上方に非接触状態で重なるように金属板６１Ｓが配置されている。この金属板６１Ｓは、図１２及び図１４に示すように、半導体チップ１のソース電極接続パッド６０Ｓとソースリード１２Ｓを電気的に接続している。また、図１２及び図１４に示すように、封止体１１の右側に位置するソースリード１２Ｓとソース電極接続パッド６０Ｓは他の金属板６１Ｓで電気的に接続されている。これら金属板も封止体１１に被われている。
本実施形態３の半導体装置１０においては、半導体チップ１の各電極接続パッドとリードとの接続を所定幅を有する金属板で接続するとともに、このような構成によるゲート配線とソース配線が相互に非接触状態で重なり合うように配置され、かつ電流の向きが相反するような構成（２層構造）になっている。また、ソース配線（金属板）とドレインリードが非接触状態で重なり合いかつ電流の向きが相反するように形成されていることから、前記実施形態１と同様にゲートインダクタンス及びソースインダクタンスの低減を図ることができる。従って、オン抵抗及びスイッチング損失の低減が図れるとともに高速駆動が可能な縦型構造のトランジスタを提供することができる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本発明は縦型パワーＭＯＳＦＥＴ以外の高周波ＭＯＳＦＥＴやＩＧＢＴにも同様に適用でき同様な効果を奏する。
１…半導体チップ（半導体素子）、１ａ…第１の辺、１ｂ…第２の辺、１ｃ…第３の辺、１ｄ…第４の辺、２…ゲート用ワイヤボンディングパッド、３ａｂ，３ａｃ…周辺ゲート配線、４…ＭＯＳゲート配線、１０…半導体装置、１１…封止体、１２…リード、１２Ｄ…ドレインリード、１２Ｇ…ゲートリード、１２Ｓ…ソースリード、１３…ヘッダ、１４…ワイヤ、１４Ｇ…ゲートワイヤ、１４Ｓ…ソースワイヤ、１５…ソース用ワイヤボンディングパッド、１６…エピタキシャル層、１７…ウエル、２０…セル（トランジスタセル）、２１…シリコン基板、２２…低濃度層、２３…チャネル形成層、２４…ｐ＋形領域、２５…ソース領域、２６…ウエル、２７…トレンチ（深溝）、３０…ゲート絶縁膜（ゲート酸化膜）、３１…ゲート電極、３２…絶縁膜、３３…ソース電極、３４…ドレイン電極、３６…導体、４０…ＬＯＣＯＳ膜、４１…ガードリング、４２…保護膜（パッシベーション膜）、５０…制御ＩＣ、５１…コンデンサ、５２…コイル、５３…ツエナーダイオード、５５，５６…アルミニウム配線、６０Ｇ…ゲート電極接続パッド、６０Ｓ…ソース電極接続パッド、６１Ｇ…金属板、６１Ｓ…金属板。

Claims (1)

  1. 封止体と、前記封止体内に位置する半導体チップと、前記封止体の内外に亘って延在する複数のリードと、前記半導体チップの電極と前記封止体内に位置するリードの内端を電気的に接続する導電性の金属板とを有し、前記半導体チップには縦型電界効果トランジスタセルが並列接続状態で複数組み込まれ、前記半導体チップの表面にはゲート電極及びソース電極並びにドレイン電極が配置され、前記半導体チップの一端側にはソースリードとドレインリードが並ぶとともに他端側にはソースリードとゲートリードが並び、前記一端側のソースリード及びドレインリードにそれぞれ接続される前記金属板は相互に一部で所定の間隔を隔てて重なり、前記他端側のソースリード及びゲートリードにそれぞれ接続される前記金属板は相互に一部で所定の間隔を隔てて重なるように構成されていることを特徴とする半導体装置。
JP2012054355A 2012-03-12 2012-03-12 半導体装置 Expired - Fee Related JP5448110B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012054355A JP5448110B2 (ja) 2012-03-12 2012-03-12 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012054355A JP5448110B2 (ja) 2012-03-12 2012-03-12 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2001201804A Division JP4993824B2 (ja) 2001-07-03 2001-07-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2012146998A JP2012146998A (ja) 2012-08-02
JP5448110B2 true JP5448110B2 (ja) 2014-03-19

Family

ID=46790195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012054355A Expired - Fee Related JP5448110B2 (ja) 2012-03-12 2012-03-12 半導体装置

Country Status (1)

Country Link
JP (1) JP5448110B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6368105B2 (ja) * 2014-02-18 2018-08-01 新日本無線株式会社 トレンチ型ｍｏｓｆｅｔ半導体装置
DE102017110536B4 (de) * 2017-05-15 2022-06-30 Infineon Technologies Ag Halbleitervorrichtung mit breiter Bandlücke, die Gatefinger zwischen Bondpads enthält, und Halbleitermodul
WO2024034359A1 (ja) * 2022-08-10 2024-02-15 ローム株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710748U (ja) * 1980-06-18 1982-01-20
DE69414364T2 (de) * 1994-02-14 1999-05-06 Delco Electronics Corp Verbindungsplattenanordnung für linearen dualen Schaltmodul
DE69418037T2 (de) * 1994-08-02 1999-08-26 St Microelectronics Srl Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
JP3675603B2 (ja) * 1997-03-19 2005-07-27 株式会社ルネサス東日本セミコンダクタ 半導体装置
JP3276899B2 (ja) * 1997-09-30 2002-04-22 三洋電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2012146998A (ja) 2012-08-02

Similar Documents

Publication Publication Date Title
US8049479B2 (en) DC/DC converter package having separate logic and power ground terminals
JP5755533B2 (ja) 半導体装置
US8633550B2 (en) Semiconductor device
US11605613B2 (en) Semiconductor device
JP6652802B2 (ja) 半導体装置、および当該半導体装置を備えるインバータ装置
US11923266B2 (en) Semiconductor module circuit structure
JP7182599B2 (ja) 半導体装置及びパワーモジュール
US10217861B2 (en) High voltage integrated circuit with high voltage junction termination region
JP2021122076A (ja) 半導体装置
JP5448110B2 (ja) 半導体装置
JP4993824B2 (ja) 半導体装置
JP5905622B2 (ja) 半導体装置
CN114203682A (zh) 半导体装置
JP2013093444A (ja) 高速スイッチング動作回路
JP5505499B2 (ja) 半導体装置および駆動回路
WO2018159018A1 (ja) 半導体装置
KR20050006283A (ko) 트렌치-게이트 반도체 디바이스와 그의 작동 방법 및트렌치-게이트 반도체 디바이스를 포함하는 모듈 및 장치
JP6735375B2 (ja) スイッチング電源回路およびスイッチング素子
CN114267738A (zh) 半导体装置
JP4546796B2 (ja) 半導体装置
JP6903799B2 (ja) スイッチング素子
JP7161582B2 (ja) スイッチング素子
JP6496063B2 (ja) スイッチング電源回路およびスイッチング素子
JP6322253B2 (ja) 高速スイッチング動作回路を備えたワイヤレス給電装置およびａｃ／ｄｃ電源回路
JP2023044583A (ja) 半導体装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20130204

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20130416

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131010

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131219

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees