JP3675603B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3675603B2 JP3675603B2 JP08586897A JP8586897A JP3675603B2 JP 3675603 B2 JP3675603 B2 JP 3675603B2 JP 08586897 A JP08586897 A JP 08586897A JP 8586897 A JP8586897 A JP 8586897A JP 3675603 B2 JP3675603 B2 JP 3675603B2
- Authority
- JP
- Japan
- Prior art keywords
- tab
- inner lead
- electrode pad
- large current
- semiconductor pellet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/40247—Connecting the strap to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85203—Thermocompression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置、特に、パッケージにおける電気抵抗(外部抵抗)の低減技術に関し、例えば、3端子ラジアルリード形樹脂封止パッケージを備えているパワートランジスタに利用して有効なものに関する。
【0002】
【従来の技術】
高出力の半導体装置であるパワートランジスタは、電池駆動装置の電源やスイッチ、自動車電装品、モータ駆動用制御装置等の電子機器や電気機器のあらゆる分野に使用されている。このような高出力のパワートランジスタのパッケージとしても、3端子ラジアルリード形樹脂封止パッケージが使用されている。すなわち、3端子ラジアルリード形パッケージを備えているパワートランジスタは、パワートランジスタ回路が作り込まれ小形の平板形状に形成された半導体ペレットと、この半導体ペレットに各ワイヤによって電気的に接続された3本のインナリードと、3本のインナリードにそれぞれ連結された3本のアウタリードと、前記半導体ペレット、前記インナリード群および前記ワイヤ群を樹脂封止した樹脂封止体とを備えており、3本のアウタリードが樹脂封止体の下端面に互いに平行に整列されている。
【0003】
なお、パワートランジスタを述べてある例として、特開平7−142672号公報および特開平8−46096号公報がある。
【0004】
【発明が解決しようとする課題】
従来のパワートランジスタにおいては、ワイヤの電気抵抗分、インナリードおよびアウタリードの電気抵抗分(以下、外部抵抗分という。)と、ペレット内部の抵抗分(以下、内部抵抗分という。)との合計がパワートランジスタ全体のオン抵抗になる。ここで、内部抵抗分が大きい段階においては外部抵抗分が問題になることは殆どなかった。ところが、技術革新が進展し、内部抵抗分が小さく改善されて外部抵抗分の大きさが全体の50%程度を越える段階になると、外部抵抗分を無視することができない状況になる。
【0005】
本発明の目的は、外部抵抗分を低減することができる半導体装置を提供することにある。
【0006】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【0008】
(1)電子回路要素が作り込まれソース用電極パッドおよびゲート用電極パッドを有し平板形状に形成された半導体ペレットと、
該半導体ペレットの前記電子回路要素が作り込まれた面とは反対側の面に接続されたタブと、
前記タブとは別体で形成されて前記半導体ペレットの前記ソース用電極パッドと複数のワイヤによって電気的に接続された大電流用インナリードを含む複数のインナリードと、 これら複数のインナリードそれぞれに連結された複数のアウタリードと、前記半導体ペレット、前記タブ、前記複数のインナリードおよび前記複数のワイヤを封止した封止体とを備えており、
前記大電流用インナリードの一部は前記タブの一辺に沿って延設され、
該延設部分と前記半導体ペレットの前記ソース用電極パッドとが前記タブの一辺を横切る複数のワイヤにより接続され、
前記ゲート用電極パッドと接続される前記インナリードの一部も前記大電流用インナリードの一部が延在する前記タブの一辺に沿って設けられ、
該インナリードと前記ゲート用電極パッドとは前記タブの一辺を横切るワイヤによって接続され、
前記タブの一辺に沿って延設された前記大電流用インナリードの一部と、前記タブの一辺に沿って延設された前記ゲート用電極パッドと接続される前記インナリードの一部は隣接していることを特徴とする半導体装置。
(2)一主面に電子回路が形成された平面形状が四角形の半導体ペレットと、
前記半導体ペレットの一主面とは反対側の他の主面に接続されたタブと、
前記タブとは別体に形成され前記半導体ペレットに複数のワイヤによって電気的に接続された大電流用インナリードを含む複数のインナリードと、
これら複数のインナリードそれぞれに連結された複数のアウタリードと、
前記半導体ペレット、前記タブ、前記複数のインナリードおよび前記複数のワイヤを封止した封止体とを備えており、
前記大電流用インナリードの一部は前記タブの一辺に沿って長く配設され、該配設された部分と前記半導体ペレットの大電流用電極パッドとが前記タブの一辺を横切る複数のワイヤによって接続されており、
前記大電流用インナリード以外の他のインナリードの一部も前記タブの一辺に沿って配置され、
前記タブの一辺に沿って長く配設された前記大電流用インナリードの一部と、前記タブの一辺に沿って配置された前記大電流用インナリード以外の他のインナリードの一部は隣接していることを特徴とする半導体装置。
【0009】
前記した手段によれば、大電流用インナリードは半導体ペレットの大電流用電極パッドに複数本のワイヤによって接続されているため、外部抵抗分の大部分を占めるワイヤの抵抗分が大幅に低減されることになり、その結果、半導体装置の全体としての外部抵抗分を低減することができる。
【0010】
【発明の実施の形態】
図1は本発明の参考例であるトランジスタを示しており、(a)は一部省略斜視図、(b)は正面断面図、(c)は平面断面図である。
図2以降は本発明の参考例であるトランジスタの製造方法を説明するための各説明図である。
【0011】
本発明の参考例に係る半導体装置は、3端子ラジアルリード形樹脂封止パッケージを備えているパワーMOSFET(以下、トランジスタという。)として構成されている。すなわち、トランジスタ45はパワーMOSFET回路が作り込まれた半導体ペレット(以下、ペレットという。)10と、互いに平行に整列された3本のアウタリード33、34、35とを備えており、3本のアウタリード33、34、35は樹脂封止体44の下端面に整列されて外部に突出されている。中央に配置された第1アウタリード33には第1インナリード36が、一方の片側に配置された第2アウタリード34には第2インナリード37が、他方の片側に配置された第3アウタリード35には第3インナリード38がそれぞれ連結されており、第1インナリード36の先端には長方形のタブ40が支持されている。ペレット10はタブ40に小さめに相似する長方形に形成され、タブ40に相似形に配置されてボンディング層41によってボンディングされている。
【0012】
第2インナリード37はタブ40における最寄りの短辺近傍に配置されており、ペレット10における第2インナリード37に臨む短辺には、小電流用電極パッドであるゲート用電極パッド19が配置されている。第2インナリード37とゲート用電極パッド19との間にはゲート用ワイヤ42が橋絡されている。第3インナリード38はタブ40におけるアウタリード33、34、35の配列方向と直角をなす辺である一方の長辺に沿って長く配設されており、ペレット10における第3インナリード38に臨む長辺には、大電流用電極パッドであるソース用電極パッド20が配置されている。第3インナリード38とソース用電極パッド20との間にはソース用ワイヤ43が複数本、互いに平行に並べられ橋絡されている。そして、以上のように構成されたトランジスタ45は以下に述べるトランジスタの製造方法によって製造されている。
【0013】
以下、本発明の参考例であるトランジスタの製造方法を説明する。
この説明により、前記トランジスタの構成の詳細が共に明らかにされる。
【0014】
このトランジスタの製造方法においては、図2に示されているペレット10および図3に示されている多連リードフレームが、ペレット準備工程およびリードフレーム準備工程においてそれぞれ準備される。
【0015】
図2に示されているペレット10は、トランジスタの製造工程における所謂前工程においてウエハ状態にてパワーMOSFET回路を適宜作り込まれた後に、小さい長方形の薄板形状に分断(ダイシング)されることにより、製作されたトランジスタ構造体である。このペレット10はサブストレート11を備えており、サブストレート11の上にはポリシリコンによってゲート12が下敷きシリコン酸化膜13を介して形成されている。サブストレート11におけるゲート12の外側に対応するサブストレート11の内部には半導体拡散層部としてのソース14が形成されており、サブストレート11にはドレイン15が形成されている。
【0016】
サブストレート11の上にはCVD酸化膜等からなる絶縁膜16がゲート12およびチャンネル14aを有するソース14を被覆するように形成されており、この絶縁膜16におけるゲート12に対向する位置にはゲート用コンタクトホール17が1個、ゲート12に貫通するように開設されている。また、絶縁膜16におけるソース14に対向する領域にはソース用コンタクトホール18が複数個、ペレット10の一方の長辺において長辺に沿う方向に並べられてソース14にそれぞれ貫通するように開設されている。
【0017】
ゲート用コンタクトホール17の内部にはゲート用電極パッド19が形成されている。複数個のソース用コンタクトホール18の内部にはソース用電極パッド20が形成されており、ソース用電極パッド20は複数個のソース用コンタクトホール18が並んだ直線の真上において長方形に一連に連結された状態になっている。ゲート用電極パッド19およびソース用電極パッド20は、アルミニウム材料(アルミニウムまたはその合金)がスパッタリング蒸着等の適当な手段により絶縁膜16の上に被着された後に、写真食刻法によってパターンニングされて形成されている。つまり、絶縁膜16の上に被着されたアルミニウム材料は各コンタクトホール17、18の内部にそれぞれ充填されるため、この充填部によってそれぞれ形成された電極パッド19、20はゲート12およびソース14とにそれぞれ電気的に接続された状態になっている。
【0018】
ゲート用電極パッド19およびソース用電極パッド20の上には、リンシリケートガラスやポリイミド系樹脂等の絶縁材料からなる保護膜21が被着されている。保護膜21におけるゲート用電極パッド19に対応する位置にはゲート用電極パッドホール(以下、ゲート用ホールという。)22が正方形の窓孔形状に開設されており、ゲート用ホール22はゲート用電極パッド19よりも小さく形成され、かつ、その底においてゲート用電極パッド19の表面を露出させるように設定されている。保護膜21におけるソース用電極パッド20に対応する位置にはソース用電極パッドホール(以下、ソース用ホールという。)23が長方形の窓孔形状に開設されており、ソース用ホール23はソース用電極パッド20よりも小さく形成され、かつ、その底においてソース用電極パッド20の表面を露出させるように設定されている。
【0019】
他方、サブストレート11の下面にはドレイン用電極パッド24がアルミニウム材料を被着されて形成されており、ドレイン用電極パッド24はドレイン15に電気的に接続されている。
【0020】
図3に示されている多連リードフレーム30は、鉄−ニッケル合金や銅合金等の導電性が良好な材料からなる薄板が用いられて、打抜きプレス加工またはエッチング加工等の適当な手段により一体成形されている。多連リードフレーム30には複数の単位リードフレーム31が一方向に1列に並設されている。便宜上、図示および以下の説明は一単位について行われている。
【0021】
単位リードフレーム31は位置決め孔32aが開設された矩形の外枠(フレーム)32を備えており、多連リードフレーム30において、外枠32は隣合う単位リードフレーム31、31同士で一体的に連結された状態になっている。単位リードフレーム(以下、リードフレームという。)31において、外枠32の一端辺には第1アウタリード33、第2アウタリード34および第3アウタリード35が、長手方向に等間隔に配置されてそれぞれ直角方向に突設されている。第1アウタリード33、第2アウタリード34および第3アウタリード35の各先端には、第1インナリード36、第2インナリード37および第3インナリード38がそれぞれ一体的に連結されている。第1アウタリード33、第2アウタリード34および第3アウタリード35における各インナリードとの接続部よりも外枠32寄りの位置には、各タイバー39がそれぞれ直角に架設されており、各タイバー39によって隣合うアウタリード間が固定的に保持されている。
【0022】
中央に配置された第1インナリード36の先端にはタブ40が一体的に連結されており、タブ40はペレット10よりも大きい長方形の平板形状に形成されている。第1インナリード36の一方の片脇(以下、左脇とする。)に配置された第2インナリード37の先端部は、タブ40の最寄りの短辺に接近した位置に配されて、短く切断されている。第2インナリード37の先端部には抜け止め部片37aが、第1インナリード36側(右側)に向けて直角に突設されている。第1インナリード36の右脇に配置された第3インナリード38は、タブ40の最寄り側の長辺に接近した位置に配されており、タブ40の長辺に沿って長く延設されている。したがって、タブ40は第3インナリード38が片脇に配置された分だけ、第1インナリード36の中心に対して第2インナリード37の方へ片寄った状態になっている。第3インナリード38の基端部には抜け止め部片38aが第1インナリード36側(左側)に向けて直角に突設されている。
【0023】
以上のように構成されたリードフレーム31には前記構成に係るペレット10が、ペレット・ボンディング工程において、リードフレーム31のタブ40の上にボンディング層41によってペレット・ボンディングされる。続いて、ワイヤ・ボンディング工程において、超音波熱圧着式ワイヤボンディング装置等のワイヤボンディング装置(図示せず)が使用されて、ペレット10のゲート用電極パッド19およびソース用電極パッド20と、第2インナリード37および第3インナリード38との間にはゲート用ワイヤ42および大電流用ワイヤとしての複数本のソース用ワイヤ43が図4に示されているように橋絡される。
【0024】
ペレット・ボンディング工程において、ペレット10はタブ40にドレイン用電極パッド24を下に向けられて整合され、半田箔等によって形成されたボンディング層41によってボンディングされる。この状態において、ペレット10はタブ40に機械的に接続された状態になるとともに、ドレイン15がドレイン用電極パッド24、ボンディング層41およびタブ40を介して第1インナリード36および第1アウタリード33に電気的に接続された状態になる。
【0025】
ワイヤ・ボンディング工程において、ペレット10のゲート用電極パッド19にはゲート用ワイヤ42の一端がボール・ボンディングされるとともに、ゲート用ワイヤ42の他端が第2インナリード37に第2ボンディングされる。続いて、ペレット10のソース用電極パッド20にはソース用ワイヤ43の一端がボール・ボンディングされるとともに、ソース用ワイヤ43の他端が第3インナリード38に第2ボンディングされる。ソース用ワイヤ43は複数本(図示例では5本)が連続して、ソース用電極パッド20に順次ワイヤ・ボンディングされて行く。このとき、ソース用電極パッド20が一連の長方形に形成されているため、多少の位置ずれは吸収することができるし、ソース用ワイヤ43の本数や線径等の仕様の変更に対処することができる。
【0026】
なお、ワイヤ・ボンディング作業はゲート用ワイヤ42を先にボンディングするに限らず、ソース用ワイヤ43群を先にボンディングしてもよい。また、ゲート用ワイヤ42の橋絡方向と、ソース用ワイヤ43群の橋絡方向とが異なっているため、ゲート用ワイヤ42側のワイヤ・ボンディング作業と、ソース用ワイヤ43側のワイヤ・ボンディング作業は2箇所のステーションでそれぞれ実施してもよい。このように2箇所のステーションでゲート用ワイヤ42に対するワイヤ・ボンディング作業と、ソース用ワイヤ43に対するワイヤ・ボンディング作業が実施される場合でも、多連リードフレーム30の各リードフレーム31において両方のワイヤ・ボンディング作業が同時に進行するので、作業時間の増加は起きない。
【0027】
その後、樹脂封止体成形工程において、図5に示されているように、樹脂封止体44がトランスファ成形装置(図示せず)によって成形される。この樹脂封止体44によって、ペレット10、タブ40、ボンディング層41、ゲート用ワイヤ42、ソース用ワイヤ43群、第1インナリード36、第2インナリード37および第3インナリード38が樹脂封止され、樹脂封止体44の下端面から第1アウタリード33、第2アウタリード34および第3アウタリード35が平行に突出された状態になる。
【0028】
図示および詳細な説明は省略するが、その後、リード切断工程において、樹脂封止体44の外側におけるリードフレーム31の不要な部分が切断除去される。また、所望に応じて、第2アウタリード34および第3アウタリード35はリード成形工程において曲げ加工され、所望の形状に成形される。
【0029】
前記した参考例によれば、次の効果が得られる。
1) 大電流が流れるソース用電極パッドと大電流用インナリードである第3インナリードとの間に複数本のソース用ワイヤを橋絡することにより、大電流を複数本のソース用ワイヤを通じて流すことができるため、外部抵抗のうち殆どを占めるワイヤにおける電気抵抗を大幅に低減することができ、トランジスタ全体としての抵抗を低減させることができる。
【0030】
▲2▼ 複数本のソース用ワイヤは互いに平行に並べてボンディングすることができるため、製造コストの増加を回避することができる。
【0031】
▲3▼ ソース用ワイヤの本数を増加することによって外部抵抗の低減が実現されるため、ゲート用ワイヤとソース用ワイヤとは同一条件のものを使用することができ、製造コストの増加を回避することができる。
【0032】
図6は本発明の一実施形態であるトランジスタを示しており、(a)は正面断面図、(b)は(a)のb−b線に沿う断面図、(c)は(a)のc−c線に沿う断面図である。
【0033】
本実施形態が前記参考例と異なる点は、大電流用インナリードである第3インナリード38Aがタブ40におけるアウタリード33、34、35の配列方向の一辺に沿って長く配設されているとともに、ペレット10における大電流用電極パッドであるソース用電極パッド20Aが第3インナリード38Aに臨む一辺に沿って配置されており、この第3インナリード38Aとソース用電極パッド20Aとの間に大電流用インナリードであるソース用ワイヤ43が複数本、互いに平行に橋絡されている点にある。
なお、本実施の形態に係るトランジスタの製造方法には、前記参考例のトランジスタの製造方法を適用することができる。
【0034】
本実施形態においても、大電流が流れるソース用電極パッド20Aと第3インナリード38との間に複数本のソース用ワイヤ43が橋絡されているため、前記参考例と同様の作用および効果が奏される。
【0035】
図7は本発明の参考例2であるトランジスタを示しており、(a)は一部省略斜視図、(b)は正面断面図、(c)は平面断面図である。
【0036】
本参考例2が前記参考例1と異なる点は、複数本のソース用ワイヤの代わりに幅の広いワイヤ43Bが大電流用インナリードである第3インナリード38と大電流用電極パッドであるソース用電極パッド20との間に橋絡されている点にある。
【0037】
本参考例2においても、大電流が流れるソース用電極パッド20と、第3インナリード38との間に幅の広いワイヤ43Bが橋絡されているため、前記参考例1と同様の作用および効果が奏される。
【0038】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0039】
例えば、大電流用ワイヤはソース用ワイヤに設定するに限らず、ドレイン用ワイヤとして設定してもよい。
【0040】
ペレットやインナリード群およびワイヤ群を封止する封止体は樹脂封止体によって構成するに限らず、気密封止体によって構成してもよい。
【0041】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるパワーMOSFETに適用した場合について説明したが、それに限定されるものではなく、バイポーラ・トランジスタや高出力の半導体集積回路装置(パワーIC)等の半導体装置全般に適用することができる。
【0042】
なお、バイポーラ・トランジスタに本発明を適用する場合は、エミッタまたはコレクタの電極パッドとインナリードとの間に複数本のワイヤまたは幅の広いワイヤが橋絡されることになる。
【0043】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【0044】
大電流が流れる大電流用電極パッドと大電流用インナリードとの間に複数本のワイヤを橋絡することにより、大電流を複数本のワイヤを通じて流すことができるため、外部抵抗のうち殆どを占めるワイヤにおける電気抵抗を大幅に低減することができ、半導体装置全体としての抵抗を低減させることができる。
【図面の簡単な説明】
【図1】 本発明の参考例であるトランジスタを示しており、(a)は一部省略斜視図、(b)は正面断面図、(c)は平面断面図である。
【図2】 本発明の参考例であるトランジスタの製造方法に使用されるペレットを示しており、(a)は拡大正面図、(b)は(a)のb−b線に沿う拡大断面図、(c)は(a)のc−c線に沿う拡大断面図である。
【図3】その製造方法に使用されるリードフレームを示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図、(c)は(a)のc−c線に沿う断面図である。
【図4】その製造方法におけるペレット・ボンディング工程およびワイヤ・ボンディング工程後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図、(c)は(a)のc−c線に沿う断面図である。
【図5】同じく樹脂封止体成形工程後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図、(c)は(a)のc−c線に沿う断面図である。
【図6】 本発明の一実施形態であるトランジスタを示しており、(a)は正面断面図、(b)は(a)のb−b線に沿う断面図、(c)は(a)のc−c線に沿う断面図である。
【図7】 本発明の参考例2であるトランジスタを示しており、(a)は一部省略斜視図、(b)は正面断面図、(c)は平面断面図である。
【符号の説明】
10…ペレット、11…サブストレート、12…ゲート、13…シリコン酸化膜、14…ソース、14a…チャンネル、15…ドレイン、16…絶縁膜、17…ゲート用コンタクトホール、18…ソース用コンタクトホール、19…ゲート用電極パッド、20、20A…ソース用電極パッド、21…保護膜、22…ゲート用ホール、23…ソース用ホール、24…ドレイン用電極パッド、30…多連リードフレーム、31…単位リードフレーム、32…外枠、32a…位置決め孔、33…第1アウタリード、34…第2アウタリード、35…第3アウタリード、36…第1インナリード、37…第2インナリード、37a…抜け止め部片、38、38A…第3インナリード(大電流用インナリード)、38a…抜け止め部片、39…タイバー、40…タブ、41…ボンディング層、42…ゲート用ワイヤ、43…ソース用ワイヤ(大電流用ワイヤ)、43B…幅の広いワイヤ(大電流用ワイヤ)、44…樹脂封止体、45…トランジスタ。
Claims (5)
- 電子回路要素が作り込まれソース用電極パッドおよびゲート用電極パッドを有し平板形状に形成された半導体ペレットと、
該半導体ペレットの前記電子回路要素が作り込まれた面とは反対側の面に接続されたタブと、
前記タブとは別体で形成されて前記半導体ペレットの前記ソース用電極パッドと複数のワイヤによって電気的に接続された大電流用インナリードを含む複数のインナリードと、 これら複数のインナリードそれぞれに連結された複数のアウタリードと、前記半導体ペレット、前記タブ、前記複数のインナリードおよび前記複数のワイヤを封止した封止体とを備えており、
前記大電流用インナリードの一部は前記タブの一辺に沿って延設され、
該延設部分と前記半導体ペレットの前記ソース用電極パッドとが前記タブの一辺を横切る複数のワイヤにより接続され、
前記ゲート用電極パッドと接続される前記インナリードの一部も前記大電流用インナリードの一部が延在する前記タブの一辺に沿って設けられ、
該インナリードと前記ゲート用電極パッドとは前記タブの一辺を横切るワイヤによって接続され、
前記タブの一辺に沿って延設された前記大電流用インナリードの一部と、前記タブの一辺に沿って延設された前記ゲート用電極パッドと接続される前記インナリードの一部は隣接していることを特徴とする半導体装置。 - 前記タブは長方形状であり、前記大電流用インナリードの一部は前記タブの長辺に沿って延設されていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体ペレットのソース用電極パッドが前記大電流用インナリードの延設方向と平行に一連の長方形に形成されていることを特徴とする請求項1または2に記載の半導体装置。
- 一主面に電子回路が形成された平面形状が四角形の半導体ペレットと、
前記半導体ペレットの一主面とは反対側の他の主面に接続されたタブと、
前記タブとは別体に形成され前記半導体ペレットに複数のワイヤによって電気的に接続された大電流用インナリードを含む複数のインナリードと、
これら複数のインナリードそれぞれに連結された複数のアウタリードと、
前記半導体ペレット、前記タブ、前記複数のインナリードおよび前記複数のワイヤを封止した封止体とを備えており、
前記大電流用インナリードの一部は前記タブの一辺に沿って長く配設され、該配設された部分と前記半導体ペレットの大電流用電極パッドとが前記タブの一辺を横切る複数のワイヤによって接続されており、
前記大電流用インナリード以外の他のインナリードの一部も前記タブの一辺に沿って配置され、
前記タブの一辺に沿って長く配設された前記大電流用インナリードの一部と、前記タブの一辺に沿って配置された前記大電流用インナリード以外の他のインナリードの一部は隣接していることを特徴とする半導体装置。 - 前記半導体ペレットの大電流用電極パッドが前記大電流用インナリードの配設方向と平行に一連の長方形に形成されていることを特徴とする請求項4に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08586897A JP3675603B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08586897A JP3675603B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004301278A Division JP2005064532A (ja) | 2004-10-15 | 2004-10-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10261756A JPH10261756A (ja) | 1998-09-29 |
JP3675603B2 true JP3675603B2 (ja) | 2005-07-27 |
Family
ID=13870883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08586897A Expired - Fee Related JP3675603B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3675603B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6396127B1 (en) | 1998-09-25 | 2002-05-28 | International Rectifier Corporation | Semiconductor package |
JP3563387B2 (ja) * | 2001-01-23 | 2004-09-08 | Necエレクトロニクス株式会社 | 半導体装置用導電性硬化樹脂及び半導体装置 |
JP4112816B2 (ja) * | 2001-04-18 | 2008-07-02 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
JP4801278B2 (ja) | 2001-04-23 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 発光装置及びその作製方法 |
JP4248953B2 (ja) | 2003-06-30 | 2009-04-02 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
WO2006065007A1 (en) * | 2004-12-16 | 2006-06-22 | Seoul Semiconductor Co., Ltd. | Leadframe having a heat sink supporting ring, fabricating method of a light emitting diodepackage using the same and light emitting diodepackage fabbricated by the method |
US7375424B2 (en) * | 2005-05-03 | 2008-05-20 | International Rectifier Corporation | Wirebonded device packages for semiconductor devices having elongated electrodes |
JP2007067342A (ja) * | 2005-09-02 | 2007-03-15 | Ultrasonic Engineering Co Ltd | ワイヤボンディング方法およびワイヤボンディング装置 |
JP5151537B2 (ja) * | 2008-02-20 | 2013-02-27 | 三菱電機株式会社 | パワー半導体素子 |
JP2012190936A (ja) * | 2011-03-09 | 2012-10-04 | Sharp Corp | 半導体装置のデバイス実装構造 |
JPWO2013047533A1 (ja) * | 2011-09-29 | 2015-03-26 | シャープ株式会社 | 半導体装置 |
JP5448110B2 (ja) * | 2012-03-12 | 2014-03-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5387715B2 (ja) | 2012-04-06 | 2014-01-15 | 住友電気工業株式会社 | 半導体デバイス |
JP2013222781A (ja) * | 2012-04-16 | 2013-10-28 | Sharp Corp | 半導体装置のデバイス実装構造 |
US10263612B2 (en) | 2013-11-20 | 2019-04-16 | Rohm Co., Ltd. | Switching device and electronic circuit |
JP2015019115A (ja) * | 2014-10-28 | 2015-01-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-03-19 JP JP08586897A patent/JP3675603B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10261756A (ja) | 1998-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3675603B2 (ja) | 半導体装置 | |
US6992386B2 (en) | Semiconductor device and a method of manufacturing the same | |
US8629467B2 (en) | Semiconductor device | |
US7852651B2 (en) | Semiconductor device | |
US7955902B2 (en) | Manufacturing method of semiconductor device with surface mounting terminals | |
JP4248953B2 (ja) | 半導体装置およびその製造方法 | |
US7274092B2 (en) | Semiconductor component and method of assembling the same | |
US20070040254A1 (en) | Semiconductor die package | |
US20090224313A1 (en) | Semiconductor device having a gate contact on one surface electrically connected to a gate bus on an opposing surface | |
US11574855B2 (en) | Package with dies mounted on opposing surfaces of a leadframe | |
JP3737673B2 (ja) | 半導体装置 | |
JP2002203957A (ja) | トランジスタ | |
US20220102253A1 (en) | Semiconductor package and method of manufacturing a semiconductor package | |
JP2000058744A (ja) | 半導体装置 | |
JP2005064532A (ja) | 半導体装置 | |
JP3226082B2 (ja) | 半導体装置 | |
JPH11111750A (ja) | 半導体装置 | |
JP2008085369A (ja) | 半導体装置 | |
US20240170373A1 (en) | Semiconductor device | |
JPH08213420A (ja) | 半導体装置 | |
JPS62152135A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040707 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041015 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050401 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050426 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080513 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |