JPH10261756A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH10261756A
JPH10261756A JP9085868A JP8586897A JPH10261756A JP H10261756 A JPH10261756 A JP H10261756A JP 9085868 A JP9085868 A JP 9085868A JP 8586897 A JP8586897 A JP 8586897A JP H10261756 A JPH10261756 A JP H10261756A
Authority
JP
Japan
Prior art keywords
inner lead
lead
semiconductor pellet
pellet
large current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9085868A
Other languages
English (en)
Other versions
JP3675603B2 (ja
Inventor
Naoki Fujita
直樹 藤田
Kenichi Sato
佐藤　　賢一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Tohbu Semiconductor Ltd filed Critical Hitachi Ltd
Priority to JP08586897A priority Critical patent/JP3675603B2/ja
Publication of JPH10261756A publication Critical patent/JPH10261756A/ja
Application granted granted Critical
Publication of JP3675603B2 publication Critical patent/JP3675603B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 外部抵抗分を低減させる。 【解決手段】 ３端子ラジアルリード形樹脂封止パッケ
ージのパワーＭＯＳＦＥＴ４５は、ペレット１０と、樹
脂封止体４４の下端面に突出された３本のアウタリード
３３、３４、３５と、３本のインナリード３６、３７、
３８とを備え、中央の第１インナリード３６の先端に形
成されたタブ４０にペレット１０がボンディング層４１
でボンディングされている。第２インナリード３７とゲ
ート用電極パッド１９との間にはゲート用ワイヤ４２が
橋絡され、タブ４０の一方の長辺に沿って配設された第
３インナリード３８とソース用電極パッド２０との間に
は複数本のソース用ワイヤ４３が互いに平行に橋絡され
ている。 【効果】 大電流を複数本のソース用ワイヤで通電でき
るため、外部抵抗のうち殆どを占めるワイヤの電気抵抗
を大幅に低減でき、全体の抵抗を低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、パッケージにおける電気抵抗（外部抵抗）の低減技
術に関し、例えば、３端子ラジアルリード形樹脂封止パ
ッケージを備えているパワートランジスタに利用して有
効なものに関する。
【０００２】
【従来の技術】高出力の半導体装置であるパワートラン
ジスタは、電池駆動装置の電源やスイッチ、自動車電装
品、モータ駆動用制御装置等の電子機器や電気機器のあ
らゆる分野に使用されている。このような高出力のパワ
ートランジスタのパッケージとしても、３端子ラジアル
リード形樹脂封止パッケージが使用されている。すなわ
ち、３端子ラジアルリード形パッケージを備えているパ
ワートランジスタは、パワートランジスタ回路が作り込
まれ小形の平板形状に形成された半導体ペレットと、こ
の半導体ペレットに各ワイヤによって電気的に接続され
た３本のインナリードと、３本のインナリードにそれぞ
れ連結された３本のアウタリードと、前記半導体ペレッ
ト、前記インナリード群および前記ワイヤ群を樹脂封止
した樹脂封止体とを備えており、３本のアウタリードが
樹脂封止体の下端面に互いに平行に整列されている。
【０００３】なお、パワートランジスタを述べてある例
として、特開平７−１４２６７２号公報および特開平８
−４６０９６号公報がある。
【０００４】
【発明が解決しようとする課題】従来のパワートランジ
スタにおいては、ワイヤの電気抵抗分、インナリードお
よびアウタリードの電気抵抗分（以下、外部抵抗分とい
う。）と、ペレット内部の抵抗分（以下、内部抵抗分と
いう。）との合計がパワートランジスタ全体のオン抵抗
になる。ここで、内部抵抗分が大きい段階においては外
部抵抗分が問題になることは殆どなかった。ところが、
技術革新が進展し、内部抵抗分が小さく改善されて外部
抵抗分の大きさが全体の５０％程度を越える段階になる
と、外部抵抗分を無視することができない状況になる。
【０００５】本発明の目的は、外部抵抗分を低減するこ
とができる半導体装置を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【０００８】すなわち、電子回路要素が作り込まれた半
導体ペレットに各ワイヤによって電気的に接続された複
数本のインナリードのうち大電流用インナリードが、前
記半導体ペレットの一辺に沿って長く配設されており、
この大電流用インナリードには複数本のワイヤまたは幅
の広いワイヤの一端が接続されているとともに、このワ
イヤの他端は前記半導体ペレットの大電流用電極パッド
に接続されていることを特徴とする。
【０００９】前記した手段によれば、大電流用インナリ
ードは半導体ペレットの大電流用電極パッドに複数本の
ワイヤまたは幅の広いワイヤによって接続されているた
め、外部抵抗分の大部分を占めるワイヤの抵抗分が大幅
に低減されることになり、その結果、半導体装置の全体
としての外部抵抗分を低減することができる。
【００１０】
【発明の実施の形態】図１は本発明の一実施形態である
トランジスタを示しており、（ａ）は一部省略斜視図、
（ｂ）は正面断面図、（ｃ）は平面断面図である。図２
以降は本発明の一実施形態であるトランジスタの製造方
法を説明するための各説明図である。
【００１１】本実施形態において、本発明に係る半導体
装置は、３端子ラジアルリード形樹脂封止パッケージを
備えているパワーＭＯＳＦＥＴ（以下、トランジスタと
いう。）として構成されている。すなわち、トランジス
タ４５はパワーＭＯＳＦＥＴ回路が作り込まれた半導体
ペレット（以下、ペレットという。）１０と、互いに平
行に整列された３本のアウタリード３３、３４、３５と
を備えており、３本のアウタリード３３、３４、３５は
樹脂封止体４４の下端面に整列されて外部に突出されて
いる。中央に配置された第１アウタリード３３には第１
インナリード３６が、一方の片側に配置された第２アウ
タリード３４には第２インナリード３７が、他方の片側
に配置された第３アウタリード３５には第３インナリー
ド３８がそれぞれ連結されており、第１インナリード３
６の先端には長方形のタブ４０が支持されている。ペレ
ット１０はタブ４０に小さめに相似する長方形に形成さ
れ、タブ４０に相似形に配置されてボンディング層４１
によってボンディングされている。
【００１２】第２インナリード３７はタブ４０における
最寄りの短辺近傍に配置されており、ペレット１０にお
ける第２インナリード３７に臨む短辺には、小電流用電
極パッドであるゲート用電極パッド１９が配置されてい
る。第２インナリード３７とゲート用電極パッド１９と
の間にはゲート用ワイヤ４２が橋絡されている。第３イ
ンナリード３８はタブ４０におけるアウタリード３３、
３４、３５の配列方向と直角をなす辺である一方の長辺
に沿って長く配設されており、ペレット１０における第
３インナリード３８に臨む長辺には、大電流用電極パッ
ドであるソース用電極パッド２０が配置されている。第
３インナリード３８とソース用電極パッド２０との間に
はソース用ワイヤ４３が複数本、互いに平行に並べられ
橋絡されている。そして、以上のように構成されたトラ
ンジスタ４５は以下に述べるトランジスタの製造方法に
よって製造されている。
【００１３】以下、本発明の一実施形態であるトランジ
スタの製造方法を説明する。この説明により、前記トラ
ンジスタの構成の詳細が共に明らかにされる。
【００１４】このトランジスタの製造方法においては、
図２に示されているペレット１０および図３に示されて
いる多連リードフレームが、ペレット準備工程およびリ
ードフレーム準備工程においてそれぞれ準備される。
【００１５】図２に示されているペレット１０は、トラ
ンジスタの製造工程における所謂前工程においてウエハ
状態にてパワーＭＯＳＦＥＴ回路を適宜作り込まれた後
に、小さい長方形の薄板形状に分断（ダイシング）され
ることにより、製作されたトランジスタ構造体である。
このペレット１０はサブストレート１１を備えており、
サブストレート１１の上にはポリシリコンによってゲー
ト１２が下敷きシリコン酸化膜１３を介して形成されて
いる。サブストレート１１におけるゲート１２の外側に
対応するサブストレート１１の内部には半導体拡散層部
としてのソース１４が形成されており、サブストレート
１１にはドレイン１５が形成されている。
【００１６】サブストレート１１の上にはＣＶＤ酸化膜
等からなる絶縁膜１６がゲート１２およびチャンネル１
４ａを有するソース１４を被覆するように形成されてお
り、この絶縁膜１６におけるゲート１２に対向する位置
にはゲート用コンタクトホール１７が１個、ゲート１２
に貫通するように開設されている。また、絶縁膜１６に
おけるソース１４に対向する領域にはソース用コンタク
トホール１８が複数個、ペレット１０の一方の長辺にお
いて長辺に沿う方向に並べられてソース１４にそれぞれ
貫通するように開設されている。
【００１７】ゲート用コンタクトホール１７の内部には
ゲート用電極パッド１９が形成されている。複数個のソ
ース用コンタクトホール１８の内部にはソース用電極パ
ッド２０が形成されており、ソース用電極パッド２０は
複数個のソース用コンタクトホール１８が並んだ直線の
真上において長方形に一連に連結された状態になってい
る。ゲート用電極パッド１９およびソース用電極パッド
２０は、アルミニウム材料（アルミニウムまたはその合
金）がスパッタリング蒸着等の適当な手段により絶縁膜
１６の上に被着された後に、写真食刻法によってパター
ンニングされて形成されている。つまり、絶縁膜１６の
上に被着されたアルミニウム材料は各コンタクトホール
１７、１８の内部にそれぞれ充填されるため、この充填
部によってそれぞれ形成された電極パッド１９、２０は
ゲート１２およびソース１４とにそれぞれ電気的に接続
された状態になっている。
【００１８】ゲート用電極パッド１９およびソース用電
極パッド２０の上には、リンシリケートガラスやポリイ
ミド系樹脂等の絶縁材料からなる保護膜２１が被着され
ている。保護膜２１におけるゲート用電極パッド１９に
対応する位置にはゲート用電極パッドホール（以下、ゲ
ート用ホールという。）２２が正方形の窓孔形状に開設
されており、ゲート用ホール２２はゲート用電極パッド
１９よりも小さく形成され、かつ、その底においてゲー
ト用電極パッド１９の表面を露出させるように設定され
ている。保護膜２１におけるソース用電極パッド２０に
対応する位置にはソース用電極パッドホール（以下、ソ
ース用ホールという。）２３が長方形の窓孔形状に開設
されており、ソース用ホール２３はソース用電極パッド
２０よりも小さく形成され、かつ、その底においてソー
ス用電極パッド２０の表面を露出させるように設定され
ている。
【００１９】他方、サブストレート１１の下面にはドレ
イン用電極パッド２４がアルミニウム材料を被着されて
形成されており、ドレイン用電極パッド２４はドレイン
１５に電気的に接続されている。
【００２０】図３に示されている多連リードフレーム３
０は、鉄−ニッケル合金や銅合金等の導電性が良好な材
料からなる薄板が用いられて、打抜きプレス加工または
エッチング加工等の適当な手段により一体成形されてい
る。多連リードフレーム３０には複数の単位リードフレ
ーム３１が一方向に１列に並設されている。便宜上、図
示および以下の説明は一単位について行われている。
【００２１】単位リードフレーム３１は位置決め孔３２
ａが開設された矩形の外枠（フレーム）３２を備えてお
り、多連リードフレーム３０において、外枠３２は隣合
う単位リードフレーム３１、３１同士で一体的に連結さ
れた状態になっている。単位リードフレーム（以下、リ
ードフレームという。）３１において、外枠３２の一端
辺には第１アウタリード３３、第２アウタリード３４お
よび第３アウタリード３５が、長手方向に等間隔に配置
されてそれぞれ直角方向に突設されている。第１アウタ
リード３３、第２アウタリード３４および第３アウタリ
ード３５の各先端には、第１インナリード３６、第２イ
ンナリード３７および第３インナリード３８がそれぞれ
一体的に連結されている。第１アウタリード３３、第２
アウタリード３４および第３アウタリード３５における
各インナリードとの接続部よりも外枠３２寄りの位置に
は、各タイバー３９がそれぞれ直角に架設されており、
各タイバー３９によって隣合うアウタリード間が固定的
に保持されている。
【００２２】中央に配置された第１インナリード３６の
先端にはタブ４０が一体的に連結されており、タブ４０
はペレット１０よりも大きい長方形の平板形状に形成さ
れている。第１インナリード３６の一方の片脇（以下、
左脇とする。）に配置された第２インナリード３７の先
端部は、タブ４０の最寄りの短辺に接近した位置に配さ
れて、短く切断されている。第２インナリード３７の先
端部には抜け止め部片３７ａが、第１インナリード３６
側（右側）に向けて直角に突設されている。第１インナ
リード３６の右脇に配置された第３インナリード３８
は、タブ４０の最寄り側の長辺に接近した位置に配され
ており、タブ４０の長辺に沿って長く延設されている。
したがって、タブ４０は第３インナリード３８が片脇に
配置された分だけ、第１インナリード３６の中心に対し
て第２インナリード３７の方へ片寄った状態になってい
る。第３インナリード３８の基端部には抜け止め部片３
８ａが第１インナリード３６側（左側）に向けて直角に
突設されている。
【００２３】以上のように構成されたリードフレーム３
１には前記構成に係るペレット１０が、ペレット・ボン
ディング工程において、リードフレーム３１のタブ４０
の上にボンディング層４１によってペレット・ボンディ
ングされる。続いて、ワイヤ・ボンディング工程におい
て、超音波熱圧着式ワイヤボンディング装置等のワイヤ
ボンディング装置（図示せず）が使用されて、ペレット
１０のゲート用電極パッド１９およびソース用電極パッ
ド２０と、第２インナリード３７および第３インナリー
ド３８との間にはゲート用ワイヤ４２および大電流用ワ
イヤとしての複数本のソース用ワイヤ４３が図４に示さ
れているように橋絡される。
【００２４】ペレット・ボンディング工程において、ペ
レット１０はタブ４０にドレイン用電極パッド２４を下
に向けられて整合され、半田箔等によって形成されたボ
ンディング層４１によってボンディングされる。この状
態において、ペレット１０はタブ４０に機械的に接続さ
れた状態になるとともに、ドレイン１５がドレイン用電
極パッド２４、ボンディング層４１およびタブ４０を介
して第１インナリード３６および第１アウタリード３３
に電気的に接続された状態になる。
【００２５】ワイヤ・ボンディング工程において、ペレ
ット１０のゲート用電極パッド１９にはゲート用ワイヤ
４２の一端がボール・ボンディングされるとともに、ゲ
ート用ワイヤ４２の他端が第２インナリード３７に第２
ボンディングされる。続いて、ペレット１０のソース用
電極パッド２０にはソース用ワイヤ４３の一端がボール
・ボンディングされるとともに、ソース用ワイヤ４３の
他端が第３インナリード３８に第２ボンディングされ
る。ソース用ワイヤ４３は複数本（図示例では５本）が
連続して、ソース用電極パッド２０に順次ワイヤ・ボン
ディングされて行く。このとき、ソース用電極パッド２
０が一連の長方形に形成されているため、多少の位置ず
れは吸収することができるし、ソース用ワイヤ４３の本
数や線径等の仕様の変更に対処することができる。
【００２６】なお、ワイヤ・ボンディング作業はゲート
用ワイヤ４２を先にボンディングするに限らず、ソース
用ワイヤ４３群を先にボンディングしてもよい。また、
ゲート用ワイヤ４２の橋絡方向と、ソース用ワイヤ４３
群の橋絡方向とが異なっているため、ゲート用ワイヤ４
２側のワイヤ・ボンディング作業と、ソース用ワイヤ４
３側のワイヤ・ボンディング作業は２箇所のステーショ
ンでそれぞれ実施してもよい。このように２箇所のステ
ーションでゲート用ワイヤ４２に対するワイヤ・ボンデ
ィング作業と、ソース用ワイヤ４３に対するワイヤ・ボ
ンディング作業が実施される場合でも、多連リードフレ
ーム３０の各リードフレーム３１において両方のワイヤ
・ボンディング作業が同時に進行するので、作業時間の
増加は起きない。
【００２７】その後、樹脂封止体成形工程において、図
５に示されているように、樹脂封止体４４がトランスフ
ァ成形装置（図示せず）によって成形される。この樹脂
封止体４４によって、ペレット１０、タブ４０、ボンデ
ィング層４１、ゲート用ワイヤ４２、ソース用ワイヤ４
３群、第１インナリード３６、第２インナリード３７お
よび第３インナリード３８が樹脂封止され、樹脂封止体
４４の下端面から第１アウタリード３３、第２アウタリ
ード３４および第３アウタリード３５が平行に突出され
た状態になる。
【００２８】図示および詳細な説明は省略するが、その
後、リード切断工程において、樹脂封止体４４の外側に
おけるリードフレーム３１の不要な部分が切断除去され
る。また、所望に応じて、第２アウタリード３４および
第３アウタリード３５はリード成形工程において曲げ加
工され、所望の形状に成形される。
【００２９】前記実施形態によれば次の効果が得られ
る。 大電流が流れるソース用電極パッドと大電流用イン
ナリードである第３インナリードとの間に複数本のソー
ス用ワイヤを橋絡することにより、大電流を複数本のソ
ース用ワイヤを通じて流すことができるため、外部抵抗
のうち殆どを占めるワイヤにおける電気抵抗を大幅に低
減することができ、トランジスタ全体としての抵抗を低
減させることができる。
【００３０】 複数本のソース用ワイヤは互いに平行
に並べてボンディングすることができるため、製造コス
トの増加を回避することができる。
【００３１】 ソース用ワイヤの本数を増加すること
によって外部抵抗の低減が実現されるため、ゲート用ワ
イヤとソース用ワイヤとは同一条件のものを使用するこ
とができ、製造コストの増加を回避することができる。
【００３２】図６は本発明の実施形態２であるトランジ
スタを示しており、（ａ）は正面断面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う断面図、（ｃ）は（ａ）のｃ−
ｃ線に沿う断面図である。
【００３３】本実施形態２が前記実施形態１と異なる点
は、大電流用インナリードである第３インナリード３８
Ａがタブ４０におけるアウタリード３３、３４、３５の
配列方向の一辺に沿って長く配設されているとともに、
ペレット１０における大電流用電極パッドであるソース
用電極パッド２０Ａが第３インナリード３８Ａに臨む一
辺に沿って配置されており、この第３インナリード３８
Ａとソース用電極パッド２０Ａとの間に大電流用インナ
リードであるソース用ワイヤ４３が複数本、互いに平行
に橋絡されている点にある。
【００３４】本実施形態２においても、大電流が流れる
ソース用電極パッド２０Ａと第３インナリード３８との
間に複数本のソース用ワイヤ４３が橋絡されているた
め、前記実施形態１と同様の作用および効果が奏され
る。
【００３５】図７は本発明の実施形態３であるトランジ
スタを示しており、（ａ）は一部省略斜視図、（ｂ）は
正面断面図、（ｃ）は平面断面図である。
【００３６】本実施形態３が前記実施形態１と異なる点
は、複数本のソース用ワイヤの代わりに幅の広いワイヤ
４３Ｂが大電流用インナリードである第３インナリード
３８と大電流用電極パッドであるソース用電極パッド２
０との間に橋絡されている点にある。
【００３７】本実施形態３においても、大電流が流れる
ソース用電極パッド２０と第３インナリード３８との間
に幅の広いワイヤ４３Ｂが橋絡されているため、前記実
施形態１と同様の作用および効果が奏される。
【００３８】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３９】例えば、大電流用ワイヤはソース用ワイヤ
に設定するに限らず、ドレイン用ワイヤとして設定して
もよい。
【００４０】ペレットやインナリード群およびワイヤ群
を封止する封止体は樹脂封止体によって構成するに限ら
ず、気密封止体によって構成してもよい。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるパワー
ＭＯＳＦＥＴに適用した場合について説明したが、それ
に限定されるものではなく、バイポーラ・トランジスタ
や高出力の半導体集積回路装置（パワーＩＣ）等の半導
体装置全般に適用することができる。
【００４２】なお、バイポーラ・トランジスタに本発明
を適用する場合は、エミッタまたはコレクタの電極パッ
ドとインナリードとの間に複数本のワイヤまたは幅の広
いワイヤが橋絡されることになる。
【００４３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００４４】大電流が流れる大電流用電極パッドと大電
流用インナリードとの間に複数本のワイヤまたは幅の広
いワイヤを橋絡することにより、大電流を複数本のワイ
ヤまたは幅の広いワイヤを通じて流すことができるた
め、外部抵抗のうち殆どを占めるワイヤにおける電気抵
抗を大幅に低減することができ、半導体装置全体として
の抵抗を低減させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるトランジスタを示し
ており、（ａ）は一部省略斜視図、（ｂ）は正面断面
図、（ｃ）は平面断面図である。
【図２】本発明の一実施形態であるトランジスタの製造
方法に使用されるペレットを示しており、（ａ）は拡大
正面図、（ｂ）は（ａ）のｂ−ｂ線に沿う拡大断面図、
（ｃ）は（ａ）のｃ−ｃ線に沿う拡大断面図である。
【図３】その製造方法に使用されるリードフレームを示
しており、（ａ）は一部省略平面図、（ｂ）は（ａ）の
ｂ−ｂ線に沿う断面図、（ｃ）は（ａ）のｃ−ｃ線に沿
う断面図である。
【図４】その製造方法におけるペレット・ボンディング
工程およびワイヤ・ボンディング工程後を示しており、
（ａ）は一部省略平面図、（ｂ）は（ａ）のｂ−ｂ線に
沿う断面図、（ｃ）は（ａ）のｃ−ｃ線に沿う断面図で
ある。
【図５】同じく樹脂封止体成形工程後を示しており、
（ａ）は一部省略平面図、（ｂ）は（ａ）のｂ−ｂ線に
沿う断面図、（ｃ）は（ａ）のｃ−ｃ線に沿う断面図で
ある。
【図６】本発明の実施形態２であるトランジスタを示し
ており、（ａ）は正面断面図、（ｂ）は（ａ）のｂ−ｂ
線に沿う断面図、（ｃ）は（ａ）のｃ−ｃ線に沿う断面
図である。
【図７】本発明の実施形態３であるトランジスタを示し
ており、（ａ）は一部省略斜視図、（ｂ）は正面断面
図、（ｃ）は平面断面図である。
【符合の説明】
１０…ペレット、１１…サブストレート、１２…ゲー
ト、１３…シリコン酸化膜、１４…ソース、１４ａ…チ
ャンネル、１５…ドレイン、１６…絶縁膜、１７…ゲー
ト用コンタクトホール、１８…ソース用コンタクトホー
ル、１９…ゲート用電極パッド、２０、２０Ａ…ソース
用電極パッド、２１…保護膜、２２…ゲート用ホール、
２３…ソース用ホール、２４…ドレイン用電極パッド、
３０…多連リードフレーム、３１…単位リードフレー
ム、３２…外枠、３２ａ…位置決め孔、３３…第１アウ
タリード、３４…第２アウタリード、３５…第３アウタ
リード、３６…第１インナリード、３７…第２インナリ
ード、３７ａ…抜け止め部片、３８、３８Ａ…第３イン
ナリード（大電流用インナリード）、３８ａ…抜け止め
部片、３９…タイバー、４０…タブ、４１…ボンディン
グ層、４２…ゲート用ワイヤ、４３…ソース用ワイヤ
（大電流用ワイヤ）、４３Ｂ…幅の広いワイヤ（大電流
用ワイヤ）、４４…樹脂封止体、４５…トランジスタ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電子回路要素が作り込まれ小形の平板形
    状に形成された半導体ペレットと、この半導体ペレット
    に各ワイヤによって電気的に接続された複数本のインナ
    リードと、これらインナリードにそれぞれ連結された複
    数本のアウタリードと、前記半導体ペレット、前記イン
    ナリード群および前記ワイヤ群を封止した封止体とを備
    えており、前記アウタリード群が前記封止体の一辺に配
    列されている半導体装置において、 前記インナリード群のうち大電流用インナリードが前記
    半導体ペレットの一辺に沿って長く配設されており、こ
    の大電流用インナリードには複数本のワイヤまたは幅の
    広いワイヤの一端が接続されているとともに、このワイ
    ヤの他端は前記半導体ペレットの大電流用電極パッドに
    接続されていることを特徴とする半導体装置。
  2. 【請求項２】 前記大電流用インナリードが前記半導体
    ペレットの前記アウタリード群が配列された辺と直角を
    なす一辺に沿って長く配設されており、前記半導体ペレ
    ットにおける大電流用電極パッドがこの大電流用インナ
    リードに臨む一辺に沿って配置されていることを特徴と
    する請求項１に記載の半導体装置。
  3. 【請求項３】 前記半導体ペレットが長方形の平板形状
    に形成されており、前記大電流用インナリードが前記半
    導体ペレットの一方の長辺に沿って長く配設されてお
    り、前記半導体ペレットにおける大電流用電極パッドが
    この大電流用インナリードに臨む長辺に沿って配置され
    ていることを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記大電流用インナリードが前記半導体
    ペレットの前記アウタリード群が配列された辺に沿って
    長く配設されており、前記半導体ペレットにおける大電
    流用電極パッドがこの大電流用インナリードに臨む一辺
    に沿って配置されていることを特徴とする請求項１に記
    載の半導体装置。
  5. 【請求項５】 前記半導体ペレットにおける大電流用電
    極パッドが前記大電流用インナリードの長手方向に平行
    に一連の長方形に形成されていることを特徴とする請求
    項１、２、３または４に記載の半導体装置。
  6. 【請求項６】 大電流用インナリードに一端が接続され
    た前記ワイヤの他端が、パワーＭＯＳＦＥＴが作り込ま
    れた半導体ペレットにおけるソースまたはドレインに接
    続されていることを特徴とする請求項１、２、３、４ま
    たは５に記載の半導体装置。
  7. 【請求項７】 請求項１に記載の半導体装置の製造方法
    であって、 電子回路要素が作り込まれて小形の平板形状に形成され
    た前記半導体ペレットが準備される半導体ペレット準備
    工程と、 前記アウタリード群の一端が外枠に一体的に支持されて
    おり、前記インナリードのうち大電流用インナリードが
    前記半導体ペレットの一辺に沿って長く延在するように
    配設されたリードフレームが準備されるリードフレーム
    準備工程と、 前記半導体ペレットが前記リードフレームに固着され、
    前記各インナリードと前記半導体ペレットの各電極パッ
    ドとの間に前記各ワイヤの両端がそれぞれ接続され、か
    つ、前記大電流用インナリードに複数本のワイヤまたは
    幅の広いワイヤの一端が接続されるとともに、これらワ
    イヤの他端が前記半導体ペレットの大電流用電極パッド
    に接続されるボンディング工程と、 前記半導体ペレット、前記インナリード群および前記ワ
    イヤ群を封止する封止体が形成される封止体形成工程
    と、 を備えていることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記リードフレームは３本のインナリー
    ドが互いに平行に配列されているとともに、中央部のイ
    ンナリードには前記半導体ペレットが固着されるタブが
    形成されており、このタブにおける前記インナリードの
    配列方向と直角をなす一辺に沿って前記大電流用インナ
    リードが配設されていることを特徴とする請求項７に記
    載の半導体装置の製造方法。
  9. 【請求項９】 前記リードフレームは３本のインナリー
    ドが互いに平行に配列されているとともに、中央部のイ
    ンナリードには前記半導体ペレットが固着されるタブが
    形成されており、このタブにおける前記インナリードの
    配列方向と平行をなす一辺に沿って前記大電流用インナ
    リードが配設されていることを特徴とする請求項７に記
    載の半導体装置の製造方法。
  10. 【請求項１０】 前記複数本のワイヤが前記大電流用電
    極パッドと前記大電流用インナリード群との間に、互い
    に平行にワイヤボンディングされて行くことを特徴とす
    る請求項７、８または９に記載の半導体装置の製造方
    法。
JP08586897A 1997-03-19 1997-03-19 半導体装置 Expired - Fee Related JP3675603B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP08586897A JP3675603B2 (ja) 1997-03-19 1997-03-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP08586897A JP3675603B2 (ja) 1997-03-19 1997-03-19 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004301278A Division JP2005064532A (ja) 2004-10-15 2004-10-15 半導体装置

Publications (2)

Publication Number Publication Date
JPH10261756A true JPH10261756A (ja) 1998-09-29
JP3675603B2 JP3675603B2 (ja) 2005-07-27

Family

ID=13870883

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08586897A Expired - Fee Related JP3675603B2 (ja) 1997-03-19 1997-03-19 半導体装置

Country Status (1)

Country Link
JP (1) JP3675603B2 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396127B1 (en) 1998-09-25 2002-05-28 International Rectifier Corporation Semiconductor package
JP2002299393A (ja) * 2001-01-23 2002-10-11 Nec Corp 半導体装置用導電性硬化樹脂及び半導体装置
WO2002086970A3 (en) * 2001-04-18 2003-05-30 Toshiba Kk Semiconductor device and method of manufacturing the same
JP2007067342A (ja) * 2005-09-02 2007-03-15 Ultrasonic Engineering Co Ltd ワイヤボンディング方法およびワイヤボンディング装置
JP2008541435A (ja) * 2005-05-03 2008-11-20 インターナショナル レクティファイアー コーポレイション 細長い電極を有する半導体デバイス用のワイヤボンドデバイスパッケージ
JP2009200148A (ja) * 2008-02-20 2009-09-03 Mitsubishi Electric Corp パワー半導体素子
JP2009206529A (ja) * 2004-12-16 2009-09-10 Seoul Semiconductor Co Ltd ヒートシンク支持リングを有するリードフレーム、それを使用した発光ダイオードパッケージ製造方法及びそれを用いて製造した発光ダイオードパッケージ
JP2012146998A (ja) * 2012-03-12 2012-08-02 Renesas Electronics Corp 半導体装置
WO2012120930A1 (ja) * 2011-03-09 2012-09-13 シャープ株式会社 半導体装置のデバイス実装構造
WO2013157300A1 (ja) * 2012-04-16 2013-10-24 シャープ株式会社 半導体装置のデバイス実装構造
JP2013219132A (ja) * 2012-04-06 2013-10-24 Sumitomo Electric Ind Ltd 半導体デバイス
US8853940B2 (en) 2001-04-23 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Display device with seal member
JP2015019115A (ja) * 2014-10-28 2015-01-29 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2013047533A1 (ja) * 2011-09-29 2015-03-26 シャープ株式会社 半導体装置
US9165901B2 (en) 2003-06-30 2015-10-20 Renesas Electronics Corporation Semiconductor device
JP2016040839A (ja) * 2015-10-27 2016-03-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2020074438A (ja) * 2013-11-20 2020-05-14 ローム株式会社 スイッチングデバイス

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396127B1 (en) 1998-09-25 2002-05-28 International Rectifier Corporation Semiconductor package
JP2002299393A (ja) * 2001-01-23 2002-10-11 Nec Corp 半導体装置用導電性硬化樹脂及び半導体装置
WO2002086970A3 (en) * 2001-04-18 2003-05-30 Toshiba Kk Semiconductor device and method of manufacturing the same
US6903450B2 (en) 2001-04-18 2005-06-07 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7230322B2 (en) 2001-04-18 2007-06-12 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7364950B2 (en) 2001-04-18 2008-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN100418217C (zh) * 2001-04-18 2008-09-10 株式会社东芝 半导体器件及其制造方法
US8853940B2 (en) 2001-04-23 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Display device with seal member
US9165901B2 (en) 2003-06-30 2015-10-20 Renesas Electronics Corporation Semiconductor device
US9824996B2 (en) 2003-06-30 2017-11-21 Renesas Electronics Corporation Semiconductor device having low on resistance
JP2009206529A (ja) * 2004-12-16 2009-09-10 Seoul Semiconductor Co Ltd ヒートシンク支持リングを有するリードフレーム、それを使用した発光ダイオードパッケージ製造方法及びそれを用いて製造した発光ダイオードパッケージ
JP2008541435A (ja) * 2005-05-03 2008-11-20 インターナショナル レクティファイアー コーポレイション 細長い電極を有する半導体デバイス用のワイヤボンドデバイスパッケージ
JP2007067342A (ja) * 2005-09-02 2007-03-15 Ultrasonic Engineering Co Ltd ワイヤボンディング方法およびワイヤボンディング装置
JP2009200148A (ja) * 2008-02-20 2009-09-03 Mitsubishi Electric Corp パワー半導体素子
WO2012120930A1 (ja) * 2011-03-09 2012-09-13 シャープ株式会社 半導体装置のデバイス実装構造
JP2012190936A (ja) * 2011-03-09 2012-10-04 Sharp Corp 半導体装置のデバイス実装構造
JPWO2013047533A1 (ja) * 2011-09-29 2015-03-26 シャープ株式会社 半導体装置
JP2012146998A (ja) * 2012-03-12 2012-08-02 Renesas Electronics Corp 半導体装置
JP2013219132A (ja) * 2012-04-06 2013-10-24 Sumitomo Electric Ind Ltd 半導体デバイス
US8896114B2 (en) 2012-04-06 2014-11-25 Sumitomo Electric Industries, Ltd. Semiconductor device
JP2013222781A (ja) * 2012-04-16 2013-10-28 Sharp Corp 半導体装置のデバイス実装構造
WO2013157300A1 (ja) * 2012-04-16 2013-10-24 シャープ株式会社 半導体装置のデバイス実装構造
US11728801B2 (en) 2013-11-20 2023-08-15 Rohm Co., Ltd. Switching device and electronic circuit
US11936369B2 (en) 2013-11-20 2024-03-19 Rohm Co., Ltd. Switching device and electronic circuit
JP2020074438A (ja) * 2013-11-20 2020-05-14 ローム株式会社 スイッチングデバイス
US11336275B2 (en) 2013-11-20 2022-05-17 Rohm Co., Ltd. Switching device and electronic circuit
JP2015019115A (ja) * 2014-10-28 2015-01-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2016040839A (ja) * 2015-10-27 2016-03-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP3675603B2 (ja) 2005-07-27

Similar Documents

Publication Publication Date Title
US7504733B2 (en) Semiconductor die package
JP3877401B2 (ja) 半導体装置の製造方法
US7443014B2 (en) Electronic module and method of assembling the same
US8629467B2 (en) Semiconductor device
US8796827B2 (en) Semiconductor device including a DC-DC converter
JP4698225B2 (ja) ドレインクリップを備えた半導体ダイパッケージ
US7586180B2 (en) Semiconductor packaging device comprising a semiconductor chip including a MOSFET
US7598603B2 (en) Electronic component having a power switch with an anode thereof mounted on a die attach region of a heat sink
US7274092B2 (en) Semiconductor component and method of assembling the same
JP6509885B2 (ja) 半導体チップの端子を有するｄｃ−ｄｃコンバータ
JPH10261756A (ja) 半導体装置およびその製造方法
JP3737673B2 (ja) 半導体装置
US20120181676A1 (en) Power semiconductor device packaging
CN108933116B (zh) 具有引线框的半导体封装
JP2007012857A (ja) 半導体装置
WO2007027790A2 (en) Reversible-multiple footprint package and method of manufacturing
JPH07118514B2 (ja) 半田バンプ型半導体装置
JP2002203957A (ja) トランジスタ
JP3877402B2 (ja) 半導体装置の製造方法
US20200294896A1 (en) Lead Frame Stabilizer for Improved Lead Planarity
EP3975244A1 (en) Semiconductor package and method of manufacturing a semiconductor package
JPH11176856A (ja) 半導体装置の製造方法
JP2005064532A (ja) 半導体装置
JP2005051109A (ja) パワー半導体モジュール
JPH11111750A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050426

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080513

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130513

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees