JP3877401B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置のチップ面積と、半導体装置をプリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させた半導体装置に関する。
【０００２】
【従来の技術】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図１０Ａに示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
トランジスタ素子が形成されたシリコン基板１は、同図に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤーボンディングによってワイヤー６で電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。
図１０Ｂを参照して、上記のトランスファーモールドでは、上下金型７、８で形成したキャビティ９の内部にダイボンド及びワイヤボンドを施したリードフレーム１０を設置し、この状態でキャビティ９内に樹脂を注入することにより行われる。
【０００３】
【発明が解決しようとする課題】
第１の課題：
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の実装基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
【０００４】
図１１は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
【０００５】
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を実装基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
【０００６】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格であるＳＣ−７５Ａ外形に搭載される半導体チップの最大サイズは、図１２に示すように、０．４０mm×０．４０mmが最大である。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６mm×１．６mmとなる。この半導体装置のチップ面積は０．１６mmで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６mmであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００７】
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さく、チップサイズが大きい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤー接続し、樹脂モールドする、樹脂封止型の半導体装置であれば同様に問題となる。
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる実装基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【０００８】
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
第２の課題：
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図１３にもとづいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。
【０００９】
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできる。
しかし、上記の半導体装置では、半導体チップと接続されるリード端子の先端部分は樹脂モールド４４の底面部のコーナー部で折り曲げ加工されるために、その折り曲げ工程時の応力に十分耐えられる構造することから、樹脂モールド内に埋め込まれた各リード端子の長さを十分にしなければならず、結果的に樹脂モールドサイズが実装する半導体チップサイズに比べて大きくなり有効面積率の低下には至らない。さらに、半導体チップと接続される各リード端子を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
【００１０】
第３の課題：
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７にフェイスダウンボンディングする技術が知られている（図１４参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
【００１１】
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
第４の課題：
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に記載されている示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図１５参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。
【００１２】
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると実装基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。
【００１３】
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の封止用樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。
第５の課題：
金型内に設置したときのリードフレーム１０とキャビティ９との位置合わせ精度はプラス・マイナス５０μ程度が限界である。このため、アイランド２の大きさは前記合わせ精度を考慮した大きさに設計しなければならない。従って、合わせ精度の問題は、パッケージの外形寸法に対するアイランド２の寸法を小さくし、これがパッケージの外形寸法に対して収納可能な半導体チップ１の最大寸法に制限を与えていた。
【００１４】
本発明は、上述した事情に鑑みて成されたものであり、本発明は、半導体装置のベース、エミッタ及びコレクタ用の外部接続電極を同一平面上に配置し、半導体チップ面積と実装基板上に実装される半導体装置の実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペースを最小限小さくできる半導体装置の製造方法を提供する。
【００１５】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、以下の特徴を持つものでる。
第１に、アイランド上に半導体チップを設置し、チップとリード端子とを電気的に接続し、全体を封止して、パッケージ外形の少なくとも一部を前記絶縁材料に切断した面によって構成したものである。
【００１６】
第２に、樹脂と共にリード端子を切断し、切断面を用いて外部接続端子を構成するものである。
第３に、半導体チップを固着するアイランドと前記アイランドから延在形成され隣接する前記アイランド上に固着した前記半導体チップの外部接続用電極となる複数のリード端子とからなるフレームが連結バーによって複数の列方向（又は行方向）に配置されたリードフレームを準備する工程と、前記アイランドの一主面上に半導体チップを固着し、前記半導体チップが固着された前記アイランドと前記列方向（又は行方向）に隣接する前記リード端子とを電気的に接続する工程と、少なくとも前記半導体チップ、及び前記リード端子の表面を被覆し前記アイランド及び前記リード端子の反主面を露出するように前記リードフレーム上に樹脂層を形成する工程と、前記半導体チップが固着された前記アイランドと前記半導体チップと電気的に接続された前記リード端子とを囲む領域で個々に分割する工程とを具備することを特徴としている。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
図１は本発明の半導体装置を示す（Ａ）断面図、（Ｂ）上面図、（Ｃ）側面図で、図２（Ａ）は裏面図、図２（Ｂ）はその概略斜視図である。所望の能動素子を形成したシリコン半導体チップ７２が導電性の接着剤やＡｕ−Ｓｉ共晶によってアイランド６１の一主面上に接着されている。アイランド６１は外部接続電極の一部１００として使用される。リード端子６２、６３がアイランド６１とは離れた位置に複数本設けられている。半導体チップ７２の表面部分に形成した電極パッドとリード端子６２、６３の表面とがボンディングワイヤ７３によって電気的に接続される。半導体チップ７２とボンディングワイヤ７３を含めて、アイランド６１とリード端子６２、６３が樹脂８１でモールドされて、大略直方体のパッケージ形状を形成する。樹脂８１は熱硬化性エポキシ樹脂である。アイランド６１とリード端子６２、６３は、厚さが約０．２ｍｍの銅系の金属材料から成る。樹脂８１の外形寸法は、縦×横×高さが、約０．７ｍｍ×１．０ｍｍ×０．６ｍｍである。アイランド６１の裏面側と、リード端子６２、６３の裏面側は樹脂８１の表面に露出する。アイランド６１とリード端子６２、６３の露出した表面には金属メッキ層８２が形成される。そして、アイランド６１とリード端子６２、６３はそれぞれ、外部接続端子１００、１０１、１０２を構成する。
【００１８】
直方体のパッケージ外形を形成する６面のうち、少なくとも上面８１ａはモールド金型等によって形成された面で構成される。前記６面の内、側面８１ｃ、８１ｄ、８１ｅ、８１ｆは樹脂８１を切断した切断面で構成される。該切断面に沿ってリード端子６２、６３の切断面が露出する。アイランド６１は複数の突起部６１ａを有し、これらの突起部６１ａの切断面も露出する。そして、プリント基板に対してアイランド６１及びリード端子６２、６３の、裏面８１ｂと側面８１ｃ、８１ｅに露出した部分を外部接続電極１００、１０１、１０２として半田付けし、この装置を実装する。
【００１９】
以上に説明した半導体装置は、以下の方法によって得ることができる。
第１工程：（図３）
先ず、図３に示すようなリードフレーム６０を準備する。図３Ａはリードフレーム６０の平面図であり、図３Ｂは図３ＡのＸ−Ｘ断面図である。本発明で用いられるリードフレーム６０は、多数のフレーム６４が行方向（又は列方向）に複数個配置されており、複数のフレーム６４は連結バー６５によって互いに連結されている。該フレーム６４は、半導体チップの搭載部となるアイランド６１と、外部接続用電極となる複数のリード端子６２、６３を有する。そして、互いに連結された複数のフレーム６４が同じく連結バー６５によって外枠６６、６６の間に連結される。更に、フレーム６４に隣接して他のフレーム６４Ａが連結バー６５Ａによって同様に連結される。フレーム６４のアイランド６１に対して、隣のフレーム６４Ａのアイランド６１Ａに保持されたリード端子６２Ａ、６３Ａが対応する。この様にフレーム６４を行・列方向に複数配置することで、１本の短冊状のリードフレーム６０に例えば１００個のフレーム６４を配置する。各アイランド６１、６１Ａから延在される各リード端子６２、６３、６２Ａ、６３Ａは、その中間部分の両側がくさび状に形成され、部分的に細く形成されている。
また、このリードフレーム６０内には、アイランド６１、６１Ａ．．及びリード端子６２、６３、６２Ａ、６３Ａの表面より凹んだ底板６７が形成される。この底板６７はアイランド６１、６１Ａ．．及びリード端子６２、６３、６２Ａ、６３Ａの裏面側と連続している。
【００２０】
上記の底板６７を有するリードフレーム６０は、例えば、約０．２ｍｍ厚の銅系の金属材料で形成された帯状あるいは矩形状のリードフレーム用金属薄板を用意し、このリードフレーム用金属薄板の一主面上に、上記したアイランド６１、６１Ａ．．及び６２、６３、６２Ａ、６３Ａからなるフレーム６４、６４Ａ、連結バー６５、６５Ａ及び外枠部６６、６６のパターンに合致したハードマスクまたホトレジストマスクを形成し、該マスクで被覆されない前記金属薄板の露出表面を約０．１５ｍｍ程度エッチングする事によって得ることができる。この様なハーフエッチング処理によって、アイランド６１、６１Ａ．．等の周囲（図３Ａ内でハッチングした領域）に板厚約０．０５ｍｍの底板６７を選択的に設けることができる。ここでは、リードフレーム６０の板厚及び底板６７の板厚は必要に応じて適宜に設定することができる。また、板厚が一様な底板６７だけを別に用意し、フレーム６４を形成したリードフレーム６０と張り合わせることによっても形成することができる。
【００２１】
第２工程：（図４）
次に、リードフレーム６０に対してダイボンド工程とワイヤボンド工程を行う。図４Ａ及び図４Ｂに示すように、各アイランド６１、６１Ａの一主面上にＡｇペースト、半田等の導電ペースト７１を塗布し、その導電ペースト７１を介して各アイランド６１、６１Ａ上に半導体チップ７２を固着する。ここでは、導電ペースト７１で各アイランド上に半導体チップを固着したが、各アイランド表面に金メッキを行い、そのメッキ上に半導体チップを共晶接続することも可能である。
【００２２】
更に、半導体チップ７２の表面に形成されたボンディングパッドと、これに対応するリード端子６２、６３とをワイヤ７３でワイヤボンディングする。ワイヤ７３は例えば直径が２０μの金線から成る。ここで、ワイヤ７３は各アイランド６１上に固着した半導体チップ７２の表面電極と、その隣に隣接した他のアイランド６１Ａから延在するリード端子６２Ａ、６３Ａとを接続する。
半導体チップ７２が固着された各アイランド６１、６１Ａの裏面は、係る半導体チップ７２の一つの外部接続用電極１００となり、ワイヤで電気的に接続されたリード６２Ａ、６３Ａ、６２、６３は他の外部接続用電極１０１、１０２となる。アイランド６１、６１Ａの裏面を接続用端子の１つとして用いる形態は、半導体チップ７２として例えばトランジスタ、パワーＭＯＳＦＥＴ等の、電流経路が垂直方向になる半導体デバイス素子に適している。
【００２３】
半導体チップ７２を固着するために塗布された導電性ペースト７１は、図４から明らかなように、半導体チップ７２が固着されるアイランド６１、６１Ａ上に選択的に塗布形成する。リード端子６２，６３．．．上に導電性ペースト７１が付着すると、ワイヤボンディングを行う場合に、ボンディング装置のキャピラリーの先端部分に導電性ペーストがつまりボンディング不良が生じ生産性が低下する恐れがあるためである。この様な問題がない場合には、導電性ペーストをフレーム６４、６４Ａ全面に塗布しても良い。
【００２４】
第３工程：（図５）
次に、全体を樹脂モールドする。図５Ａに示すように、リードフレーム６０上にエポキシ樹脂等の熱硬化性の封止用樹脂層８１を形成し、各フレーム６４、６４Ａ．．、半導体チップ７２及びワイヤ７２を封止保護する。樹脂層８１は、素子Ａ、素子Ｂ、素子Ｃ……を個別にパッケージングするものではなく、半導体チップ７２の全部を被うように形成する。モールド後のリードフレーム６０の状態を図５Ｂに示す。
この樹脂層８１は、リードフレーム６０の外周に高さ数ｍｍの枠材（図示しない）を配置し、その枠材で囲まれた領域内にエポキシ樹脂等の熱硬化性の樹脂を充填し、約１５０℃〜約２００℃の温度で加熱処理を行い形成する。あるいは別の方法として、リードフレーム６０を射出成形用の金型内に配置し、該金型内にエポキシ樹脂を充填、成形するトランスファーモールド技術によっても形成することもできる。
【００２５】
第４工程：（図６）
次に、リードフレーム６０の裏面側にスリット孔９１を形成する。このスリット孔９１は、ダイシング装置のブレードによってリードフレーム６０の裏面側をハーフカットすることにより形成したものであり、ハーフカットしたスリット孔９１の深さは、少なくとも底板６７の板厚を超えるものとする。そして、このスリット孔９１は、各リード端子６２、６３．．．の中間に形成されたくさび状部分の付近に一本あるいは複数本形成する。
【００２６】
第５工程：（図７Ａ）
次に、図７Ａに示すように、リードフレーム６０の裏面側表面を機械的あるいは化学的に削り、底板６７を除去する。底板６７の厚みは比較的薄いためにバフ等の研磨でリードフレーム６０の裏面を削ることで容易に除去することができる。この工程により、各アイランド６１、各リード端子６２、６３のパターンが裏面側に露出し、これらが連結バー６５によって連結された状態になる。
【００２７】
第６工程：（図７Ｂ）
底板６７を除去した後、同図に示すように、外部接続電極となる露出したアイランド６１、６１Ａ．．、リード端子６２、６３、６２Ａ、６３Ａ．．及びスリット孔９１の表面に半田メッキ等のメッキ層８２を形成する。このメッキ層８２は、リードフレーム６０を電極の一方とする電解メッキ法により行われる。スリット孔９１はリード端子６２、６３の板厚の全部を切断していないので、アイランド６１とリード端子６２、６３はまだ電気的な導通が保たれている。更に各アイランド６１、６１Ａ．．等を形成するフレーム６４、６４Ａ．．が連結バー６５、６５Ａによって共通接続されている。このように露出した金属表面のすべてが電気的に導通しているので、一回のメッキ工程でメッキ層８２を形成することができる。
【００２８】
第７工程：（図８）
次に、樹脂層８１を切断して各々の素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。即ち、半導体チップ７２を固着したアイランド６１と半導体チップ７２と電気的に接続されたリード端子６２Ａ、６３Ａとを囲む領域（同図の矢印８３、及び図４Ａの一点鎖線８３）で切断することにより、図１に示した半導体装置を形成する。切断にはダイシング装置が用いられ、ダイシング装置のブレードによって樹脂層８１とリードフレーム６０とを同時に切断する。切断する際には裏面側（スリット孔９１を設けた側）にブルーシート（例えば、商品名：ＵＶシート、リンテック株式会社製）を貼り付けた状態で、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで行う。スリット孔９１が位置する箇所では、少なくともスリット孔９１の側壁に付着したメッキ層８２を残すように形成する。この様に残存させたメッキ層８２は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子の他方はアイランドに連続する突起部６１ａとして残存し、切断した連結バー６５、６５Ａは突起部６１ｂ（図１Ｂに示した）として残存する。切断されたリード端子６２、６３及び突起部６１ａ、６１ｂの切断面は、樹脂層８１の切断面と同一平面を形成し、該同一平面に露出する。
【００２９】
以上の方法によって製造された半導体装置は、以下のメリットを有する。
分割された半導体装置の各外部接続用電極の側面にはメッキ層８２が形成されるので、実装基板上に半田固着した際に該半田が切断面の上部まで（スリット孔９１の側壁に相当する部分）容易に盛り上がって半田フィレットを形成する。従って半田接合力が向上し熱ストレス等の応力による劣化を防止することができる。
【００３０】
また、分割された半導体装置の各外部接続用電極１００、１０１、１０２の終端は、図２Ａに示すように、半導体装置の終端部分でくさび状に形成されるために各接続用電極１００、１０１、１０２が樹脂層８１の側面から抜け落ちることを防止している。
本願発明者は、チップサイズが０．４０ｍｍ×０．４０ｍｍのトランジスタチップをアイランド６１上に設置し、上述の製造方法によってパッケージサイズが１．０ｍｍ×０．７ｍｍの半導体装置（図１（Ｂ）参照）を実現した。この時の、アイランドから形成された外部接続用電極１００のサイズは０．６ｍｍ×０．６ｍｍ,リード端子６２、６３から形成された外部接続用電極１０１、１０２のサイズは０．２５ｍｍ×０．１５ｍｍとすることができた。これら各外部接続用電極１００、１０１、１０２及び半導体装置自体のサイズは実装される半導体チップサイズに応じて任意に設定することができる。
ここで、上述した本発明の半導体装置の製造方法によって製造された半導体装置の有効面積率を、図１２に示した従来の半導体装置と比較してみると、従来例で説明した半導体装置のチップサイズは、０．４０ｍｍ×０．４０ｍｍで、この半導体チップ６１を金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズが１．６ｍｍ×１．６ｍｍとなる。従って、半導体装置の面積は２．５６ｍｍ2となり、チップ面積が０．１６ｍｍ2になる。
一方、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて２．５６ｍｍ2であるため、従来の半導体装置の有効面積率は約６．２５％であった。
【００３１】
それに対して、本発明の製造方法によって製造された半導体装置は、チップサイズを同様にしても、金属製リード端子がパッケージから導出しないため、半導体装置サイズを１．０ｍｍ×０．７ｍｍとすることができ、その面積が０．７ｍｍ2となる。従って、有効面積率は２２．８５％と従来と比べて約３．６倍向上する事ができ、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００３２】
そして、多数個の素子をまとめてパッケージングするので、個々にパッケージングする場合に比べて無駄にする材料を少なくでき。材料費の低減につながる 更に、パッケージの外形をダイシング装置のブレードで切断することにより構成したので、あらかじめリードフレーム６０の外枠６６、６６に位置あわせマークを形成しておき、該マークを使用してダイシングを行うことにより、リードフレーム６０のパターンに対する樹脂外形の精度を向上できる。即ち、モールド金型による合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置によって切断した樹脂外形はプラス・マイナス１０μ程度に小さくできる。合わせ精度を小さくできることは、アイランド６１の面積を増大して、搭載可能な半導体チップ７２のチップ面積を増大できることを意味する。
【００３３】
尚、上述した実施形態では、３端子用のリードフレームを用いて説明をしたが、４端子用にする場合には、図９に示すように、アイランド６１から３本のリード端子６２、６３、６８を延在させて上述した方法で製造を行えば４端子用の半導体装置を提供することができる。
また、上述した実施形態では、各アイランドに１つの半導体チップを固着したが、１つのアイランドに、例えばトランジスタを複数個固着すること、及び、トタンジスタと縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も可能である。この様な場合には、リードフレームは図９に示すような多数のリード端子を有するものが使用される。
【００３４】
さらに、本実施形態では、半導体チップ７２にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導体チップであっても、本発明に応用ができることは説明するまでもない。加えて、リード端子の本数を増大することでＢＩＰ、ＭＯＳ型等の集積回路等にも応用することができる。
【００３５】
【発明の効果】
以上に説明したように、本発明によれば、少なくとも一つの樹脂面をダイシングブレードによる切断面で構成することにより、アイランド６１と樹脂面との寸法精度を向上できる。従って、アイランド６１の面積を増大して、収納可能な半導体チップ７２のチップサイズを増大できる。
【００３６】
更に、本発明の半導体装置の製造方法によれば、半導体チップを固着し外部接続用電極となるアイランドとそのアイランドから延在形成され隣接するアイランド上に固着した半導体チップの他の外部接続用電極となる複数のリード端子とからなるフレームが連結バーによって複数の列方向（又は行方向）に配置されたリードフレームの各アイランド上に導電ペーストを付着して半導体チップを固着し、列方向（又は行方向）に隣接するリード端子と電気的に接続して、半導体チップ、及びリード端子の表面を被覆しアイランド及びリード端子の反主面を露出するようにリードフレーム上に樹脂層を形成し、半導体チップが固着されたアイランドと半導体チップと電気的に接続されたリード端子とを囲む領域で個々に分割することにより、外部接続用電極となるアイランド及びリード端子とが封止用の樹脂層の側面から導出せずに同一平面上に形成し外観寸法を著しく小型化にした半導体装置を容易に形成することができる。その結果、半導体装置の外観寸法を著しく小型化にすることができ、実装基板上に実装したときの不必要なデットスペースを無くすことができ、実装基板の小型化に大きく寄与することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す図。
【図２】本発明の半導体装置を示す図。
【図３】本発明の半導体装置の製造方法を説明する図。
【図４】本発明の半導体装置の製造方法を説明する図。
【図５】本発明の半導体装置の製造方法を説明する図。
【図６】本発明の半導体装置の製造方法を説明する図。
【図７】本発明の半導体装置の製造方法を説明する図。
【図８】本発明の半導体装置の製造方法を説明する図。
【図９】他の実施の形態を説明する図。
【図１０】従来の半導体装置を説明する断面図。
【図１１】従来の半導体装置を説明する断面図。
【図１２】従来の半導体装置を説明する平面図。
【図１３】従来の半導体装置を説明する平面図。
【図１４】従来の半導体装置を実装基板上に実装した断面図。
【図１５】従来の半導体装置を実装基板上に実装した断面図。

Claims (5)

  1. 半導体チップを固着するアイランドと、前記アイランドに近接する複数のリード端子と、前記アイランドおよび前記リード端子表面より凹み、且つ、前記アイランドおよび前記リード端子の裏面側と連続した底板とで形成されたリードフレームを準備する工程と、
    前記アイランドの表面に半導体チップを固着し、前記半導体チップと前記リード端子とを電気的に接続する工程と、
    少なくとも前記半導体チップ及び前記リード端子を含む前記リードフレームの表面全体を被覆し、前記リードフレームの裏面の前記底板を露出するように樹脂層で封止する工程と、
    前記リードフレームの前記底板を除去して前記アイランドと前記リード端子の裏面を前記樹脂層から露出させる工程と、
    前記樹脂層を切断して前記半導体チップを含む個々の素子に分離する工程とを具備することを特徴とする半導体装置の製造方法。
  2. 前記リードフレームは帯状あるいは矩形状の金属薄板をその表面からハーフエッチングして前記アイランドおよび前記リード端子を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記リードフレームは予め前記アイランドおよびリード端子を形成したフレームに板厚が一様の底板を張り合わせて形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記樹脂層を形成する工程の後、前記リード端子を裏面からハーフカットしスリット孔を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記スリット孔を形成して前記底板を除去した後、前記アイランド、前記リード端子及び前記スリット孔の表面にメッキ層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
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