JP3877405B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3877405B2 JP3877405B2 JP34629997A JP34629997A JP3877405B2 JP 3877405 B2 JP3877405 B2 JP 3877405B2 JP 34629997 A JP34629997 A JP 34629997A JP 34629997 A JP34629997 A JP 34629997A JP 3877405 B2 JP3877405 B2 JP 3877405B2
- Authority
- JP
- Japan
- Prior art keywords
- island
- semiconductor chip
- semiconductor device
- lead
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、実装面積を縮小して実装効率を向上できる半導体装置に関する。
【０００２】
【従来の技術】
ＩＣ、ディスクリート素子等の半導体素子を製造する際には、図９（Ａ）に示すような封止技術が主に用いられる。即ち、半導体チップ１をアイランド２上に実装（ダイボンド）し、半導体チップ１の周辺に配置したリード端子３とトランジスタ素子のベース電極、エミッタ電極とをそれぞれボンディングワイヤー４で電気的に接続（ワイヤボンド）し、半導体チップ１をエポキシ樹脂等の熱硬化型樹脂４によるトランスファーモールドによって、半導体チップ１とリード端子３の一部を完全に被覆保護したものである。樹脂５の外部に導出されたリード端子３はＺ字型に折り曲げられて表面実装用途に適したものとしてある。
【０００３】
例えばＮＰＮ型トランジスタ素子を形成した半導体チップ１を封止した場合は、アイランド２をコレクタ電極として３端子構造の半導体装置が提供される。尚、６は半導体チップ１を固着するための半田などの接着剤である。
上記の半導体装置の製造工程にあっては、アイランド２とリード端子３は、銅素材または鉄素材からなるフープ状あるいは短冊状のリードフレームの状態で供給され、該リードフレームには例えば半導体装置２０個分のアイランド２とリード端子３が形成されている。
【０００４】
また、上記の製造工程のトランスファーモールドにあっては、図９（Ｂ）を参照して、上金型７及び下金型８によって個々の半導体装置の外形形状に合致した空間であるキャビティ９を構成し、該キャビティの内部にダイボンド及びワイヤボンドを施したリードフレームを設置し、この状態でキャビティ９内に樹脂を注入することによりトランスファーモールドが行われる。更に、樹脂封止した後に前記リードフレームからリード部分他を切断することで半導体装置を個々の素子に分離している。
【０００５】
【発明が解決しようとする課題】
第１の課題：
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等のプリント基板に実装され、同じくプリント基板上に実装された他の素子と電気的に接続することにより、所望の回路網を構成する。この時、リード端子３が樹脂５の外部に導出された半導体装置では、リード端子３の先端から先端までの距離１０を実装面積として占有するので、実装面積が大きいという欠点がある。
【０００６】
第２の課題：
金型内に設置したときのリードフレームとキャビティ９との位置合わせ精度はプラス・マイナス５０μ程度が限界である。このため、アイランド２の大きさは前記合わせ精度を考慮した大きさに設計しなければならない。従って、合わせ精度の問題は、パッケージの外形寸法に対するアイランド２の寸法を小さくし、これがパッケージの外形寸法に対して収納可能な半導体チップ１の最大寸法に制限を与えていた。
【０００７】
【課題を解決するための手段】
本発明は、半導体チップを固着する為の複数個の素子搭載部と、それらの周辺部に配置され前記複数個の素子搭載部を保持する枠体部と、該枠体部に形成した複数個の位置合わせマークと、を少なくとも具備する基板を準備する工程と、
前記基板のアイランド上に前記半導体チップを搭載する工程と、
前記半導体チップを含め、前記複数個の素子搭載部を連続した樹脂層で被覆する工程と、
前記枠体部に形成した位置合わせマークを基準として、前記樹脂層と前記基板とをダイシングし、前記素子搭載部に搭載された半導体チップを個々に分離して個別半導体素子を形成するものである。
【０００８】
【発明の実施の形態】
以下に本発明の製造方法を詳細に説明する。
第１工程：（図１）
先ず、リードフレーム３０を準備する。図１（Ａ）はリードフレーム３０の平面図であり、図１（Ｂ）は図１（Ａ）のＡＡ断面図である。
【０００９】
本発明で用いられるリードフレーム３０は、半導体チップを搭載するための多数の素子搭載部３１、３１Ａ．．．．が行・列方向（又はそれらの一方方向にのみ）に複数個繰り返しパターンで配置されており、該多数個の素子搭載部３１は、それらの周囲を取り囲む様に配置した枠体部３２によって保持されている。
素子搭載部３１は、半導体チップを固着するアイランド３３と、外部接続用電極となる複数のリード端子３４を少なくとも具備する。アイランド３３は連結バー３５によって互いに連結され、同じく連結バー３５によって枠体部３２に連結されている。リード端子３４はアイランド３３に連結されている。この時、特定のアイランド３３に対しては、その隣に隣接するアイランド３３Ａに連結保持されたリード端子３４が対応して１つの素子搭載部３１を構成する。アイランド３３とリード端子３４との連結部分近傍のリード端子３４には、部分的に線幅を細く加工した凹部３６を形成している。この様に素子搭載部３１を行・列方向に複数配置することで、１本の短冊状のリードフレーム３０に例えば１００個の素子搭載部３１を配置する。
【００１０】
素子搭載部３１群を取り囲む枠体部３２には、複数個の合わせマーク３７を形成する。合わせマーク３７は、貫通孔またはスタンピングによって部分的に凹ませたもの等、製造工程における自動認識機能が働くものであればよい。また、形状も正方形、長方形、矩形、円形等があげられる。そして、素子搭載部３１毎に１個、または複数個毎に１個等間隔で配置する。
【００１１】
上記のリードフレーム３０は、例えば、約０．２ｍｍ厚の銅系の金属材料で形成された帯状あるいは矩形状のリードフレーム用金属薄板を用意し、このリードフレーム用金属薄板をエッチング加工またはスタンピング加工によって図示したパターンに開口することにより得ることができる。尚、リードフレーム３０の板厚は必要に応じて適宜に設定することができる。
【００１２】
第２工程：（図２）
次に、リードフレーム３０に対してダイボンド工程とワイヤボンド工程を行う。図２（Ｂ）は図２（Ａ）のＡＡ線断面図である。
各アイランド３３、３３Ａの一主面上にＡｇペースト、半田等の導電ペースト３８を塗布し、その導電ペースト３８を介して各アイランド３３、３３Ａ上に半導体チップ３９を固着する。各アイランド表面に金メッキを行い、そのメッキ上に半導体チップを共晶接続することも可能である。
【００１３】
更に、半導体チップ３９の表面に形成されたボンディングパッドと、これに対応するリード端子３４とをワイヤ４０でワイヤボンディングする。ワイヤ４０は例えば直径が２０μの金線から成る。ここで、ワイヤ４０は各アイランド３３上に固着した半導体チップ３９の表面電極と、その隣に隣接した他のアイランド３３Ａから延在するリード端子３４とを接続する。
半導体チップ３９が固着されたアイランド３３の裏面は、係る半導体チップ３９の外部接続用の電極として用いることができる。アイランド３３の裏面を接続用端子の１つとして用いる形態は、半導体チップ３９として例えばトランジスタ、パワーＭＯＳＦＥＴ等の、電流経路が垂直方向になる半導体デバイス素子に適している。
【００１４】
半導体チップ３９を固着するために塗布した導電性ペースト３８は、図２（Ａ）から明らかなように、半導体チップ３９が固着されるアイランド３３上に選択的に塗布形成する。リード端子３４上に導電性ペースト３８が付着すると、ワイヤボンディングを行う場合に、ボンディング装置のキャピラリーの先端部分に導電性ペーストがつまりボンディング不良が生じ生産性が低下する恐れがあるためである。この様な問題がない場合には、導電性ペーストを素子搭載部３１全面に塗布しても良い。
【００１５】
第３工程：（図３）
次に、全体を樹脂モールドする。図３（Ｂ）は図３（Ａ）のＡＡ線断面図である。
リードフレーム３０上にエポキシ樹脂等の熱硬化性の封止用樹脂層４１を形成し、各素子搭載部３１、３１Ａ．．、半導体チップ３９及びワイヤ４０を封止保護する。樹脂４１は、各半導体チップ３９．．．を個別にパッケージングするものではなく、全ての半導体チップ３９を共通に被うように形成する。また、リードフレーム３０の裏面側にも０．０５ｍｍ程度の厚みで樹脂４１を被着する。これで、アイランド３３とリード端子３４は完全に樹脂４１内部に埋設されることになる。
【００１６】
この樹脂層４１は、射出成形用の上下金型が形成する空間（キャビティ）内にリードフレーム３０を設置し、該空間内にエポキシ樹脂を充填、成形する事によって形成する。あるいは、枠体３２に高さ数ｍｍ、幅数ｍｍの環状のダムを形成しておき、該ダムで囲まれた領域を満たすように液状の樹脂を充填し、これを熱処理で硬化したものであっても良い。
【００１７】
第４工程：（図４）
次に、リードフレーム３０の裏面側の樹脂４１を部分的に除去してスリット孔４２を形成する。図４（Ｂ）は図４（Ａ）のＡＡ線断面図である。
スリット孔４１は、後で外部接続端子を構成する為に形成するものである。約０．５ｍｍの幅を有し、ダイシング装置のブレードによって樹脂４２を切削することにより形成した。前記ブレードには様々な板厚のものが準備されており、用いるブレードの板厚に応じて、１回であるいは複数回繰り返すことで所望の幅に形成する。この時、樹脂４１を切削すると同時にリード端子３４の裏面側も約０．１ｍｍ程切削して、リードフレーム３０の金属表面を露出させる。このスリット孔４２は、各リード端子３４にくさび状に形成した「凹部３６」の付近に形成する。この時、凹部３６は樹脂４１で被覆されて目視できないので、あらかじめ形成した合わせマーク３７を位置基準として用いる。
そして、スリット孔４２の内部に露出したリード端子３４の表面に半田メッキ等のメッキ層４３を形成する。このメッキ層４３は、リードフレーム３０を電極の一方とする電解メッキ法により行われる。スリット孔４２はリード端子３４の板厚の全部を切断していないので、アイランド３３とリード端子３４は未だ電気的な導通が保たれている。更に各アイランド３３が連結バー３５によって共通接続されている。このように露出した金属表面のすべてが電気的に導通しているので、一回のメッキ工程でメッキ層４３を形成することができる。
【００１８】
第５工程：（図５）
次に、素子搭載部３１毎に樹脂層４１を切断して各々の素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。即ち、アイランド３３とこの上に固着された半導体チップ３９に接続されたリード端子３４を囲む領域（同図の切断ライン４４）で切断することにより、素子搭載部３１毎に分割した半導体装置を形成する。切断にはダイシング装置が用いられ、ダイシング装置のブレードによって樹脂層４１とリードフレーム３０とを同時に切断する。スリット孔４２が位置する箇所では、少なくともスリット孔４２の側壁に付着したメッキ層４３を残すように形成する。この様に残存させたメッキ層４３は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子３４の他方はアイランド３３に連続する突起部３３ａとして残存し、切断した連結バー３５はアイランド３３に連続する突起部３３ｂとして残存する。切断されたリード端子３４及び突起部３３ａ、３３ｂの切断面は、樹脂層４１の切断面と同一平面を形成し、該同一平面に露出する。ダイシング工程においては裏面側（スリット孔４２を設けた側）にブルーシート（たとえば、商品名：ＵＶシート、リンテック株式会社製）を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。この時に、あらかじめ形成した合わせマーク３７をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。本実施の形態では、合わせマーク３７を長方形の形状とし、該長方形の長辺を基準位置とした。更に、ダイシングブレードの板厚はスリット孔４２の幅よりも薄い（例えば、幅０．１ｍｍ）ものを用い、スリット孔４２の中心線に沿って、ダイシングブレードがリード端子３３の凹部３６上を通過するようにダイシングした。これで、切断後のリード端子３３の先端部が先細りの形状となり、樹脂４１から容易には抜け落ちない形状に加工できる。
【００１９】
図６は斯かる製造方法によって形成した完成後の半導体装置を示す、（Ａ）断面図、（Ｂ）裏面図、（Ｃ）側面図である。更に図７は、装置を裏面側からみたときの斜視図である。
所望の能動素子を形成したシリコン半導体チップ３９が導電性の接着剤によってアイランド３３の一主面上に接着されている。リード端子３４がアイランド３３とは離れた位置に複数本設けられている。半導体チップ３９の表面部分に形成した電極パッドとリード端子３４の表面とがボンディングワイヤ４０によって電気的に接続される。半導体チップ３９とボンディングワイヤ４０を含めて、アイランド３３とリード端子３４が樹脂４１でモールドされて、大略直方体のパッケージ形状を形成する。樹脂４１は熱硬化性エポキシ樹脂である。アイランド３３とリード端子３４は、厚さが約０．２ｍｍの銅系の金属材料から成る。樹脂４１の外形寸法は、縦×横×高さが、約０．７ｍｍ×１．０ｍｍ×０．６ｍｍである。
直方体のパッケージ外形を形成する６面のうち、少なくとも側面４１ａ、４１ｂ、４１ｃ、４１ｄは樹脂４１を切断した（第５工程参照）切断面で構成される。該切断面に沿ってリード端子３４の切断面が露出する。アイランド３３には切断されたリード端子３４の名残である突起部３３ａと連結部３５の名残である突起部３３ｂを有し、これらの突起部３３ａ、３３ｂの切断面も露出する。
【００２０】
図７を参照して、側面４１ｂ、４１ｄの裏面側には第４工程で形成したスリット孔４２の名残である段差部４５を有し、該段差部４５の表面にアイランド３３の突出部３３ａの裏面側と、リード端子３４の裏面側の一部が露出する。アイランド３３とリード端子３４の露出した表面には半田メッキなどの金属メッキ層４３が形成される。リード端子３４の露出部分とアイランド３３の露出部との間は、樹脂４１で被覆される。
【００２１】
この装置をプリント基板上に実装した状態を図８に示す。実装基板２４上に形成した素子間接続用のプリント配線２５に対して段差部４５に露出したリード端子３４とアイランド３３の突起部３３ａを位置合わせし、半田２６等によって両者を接続する。この時、上記の第５工程で形成した金属メッキ層４３が半田の塗れ性を良好にする。
【００２２】
以上の方法によって製造された半導体装置は、以下のメリットを有する。
本発明の製造方法によって製造した半導体装置は、金属製リード端子がパッケージから突出しないので、実装面積を半導体装置の大きさと同じ程度の大きさにすることができる。従って、半導体装置の実装面積に対する能動部分（半導体チップ３９のチップサイズを意味する）の比である実装有効面積を、図９に示したものに比べて大幅に向上できる。これにより、実装基板上に実装したときのデッドスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００２３】
分割された半導体装置の各外部接続用電極の表面にはメッキ層４３が形成されているので、実装基板上に半田固着した際に該半田が切断面の上部まで（スリット孔４２の側壁に相当する部分）容易に盛り上がって半田フィレットを形成する。従って半田接合力が向上し熱ストレス等の応力による劣化を防止することができる。
【００２４】
この装置の外部接続端子は、段差部４５に露出し、段差部４５と段差部４５との間の領域は樹脂４１によって被覆されるので露出しない。従って実装基板２４上に実装した際に半田２６と半田２６との距離を比較的大きく設計でき、半田ブリッジによる外部接続端子間の短絡事故を防止できる。
分割された半導体装置のリード端子３４の終端は、図６（Ｂ）に示すように、半導体装置の終端部分でくさび状に形成されるために、リード端子３４が樹脂層４１の側面から抜け落ちることを防止している。尚くさび形状以外にも、コの字型に凹ませた形状でも良い。
【００２５】
多数個の素子をまとめてパッケージングするので、個々にパッケージングする場合に比べて無駄にする材料を少なくでき。材料費の低減につながる
パッケージの外形をダイシング装置のブレードで切断することにより構成したので、リードフレーム３０のパターンに対する樹脂４１外形の位置あわせ精度を向上できる。即ち、トランスファーモールド技術によるモールド金型とリードフレーム３０との合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置によるダイシングブレードとリードフレーム３０との合わせ精度はプラス・マイナス１０μ程度に小さくできる。合わせ精度を小さくできることは、アイランド３３の面積を増大して、搭載可能な半導体チップ３９のチップ面積を増大できることを意味し、これも上記有効実装面積効率を向上させる。この時、あらかじめリードフレーム３０の外枠３２に位置あわせマーク３７を形成しておき、該マーク３７を使用してダイシングを行うことにより、上記ダイシング装置の合わせ精度を活用でき、樹脂４１外形とアイランド３３などとの間隔を狭めることができるのである。
【００２６】
尚、上述した実施形態では、３端子用のリードフレームを用いて説明をしたが、リード端子を３本以上具備するような装置にも適用が可能である。
また、上述した実施形態では、各アイランドに１つの半導体チップ３９を固着したが、１つのアイランドに、例えばトランジスタを複数個固着すること、及び、トタンジスタと縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も可能である。
【００２７】
さらに、本実施形態では、半導体チップ３９にトランジスタを形成したが、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導体チップであっても、本発明に応用できることは説明するまでもない。加えて、リード端子の本数を増大することでＢＩＰ、ＭＯＳ型等の集積回路等にも応用することができる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、リード端子３４がパッケージから突出しない半導体装置を得ることができる。従って、半導体装置を実装したときのデッドスペースを削減し、高密度実装に適した半導体装置を得ることができる。
外部接続端子と外部接続端子との間を樹脂層４１で被覆した構造にできるので、装置を実装したときの半田ブリッジ等による端子間短絡の事故を防止できる。
【００２９】
パッケージの外形をダイシングブレードによる切断面で構成することにより、アイランド３３と樹脂４１の端面との寸法精度を向上できる。従って、アイランド３３の面積を増大して、収納可能な半導体チップ３９のチップサイズを増大できる。
リードフレーム３０のパターン全体を樹脂４１で埋設したにもかかわらず、あらかじめ枠体３２に合わせマーク３７を形成しておき、これを位置基準としてダイシングするようにしたので、ダイシング装置の合わせ精度を最大限に活用することができる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図６】本発明の半導体装置を説明する為の（Ａ）断面図、（Ｂ）裏面図、（Ｃ）側面図である。
【図７】本発明の半導体装置を裏面側からみた斜視図である。
【図８】本発明の半導体装置を実装したときの状態を説明する断面図である。
【図９】従来の半導体装置を説明する図である。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、実装面積を縮小して実装効率を向上できる半導体装置に関する。
【０００２】
【従来の技術】
ＩＣ、ディスクリート素子等の半導体素子を製造する際には、図９（Ａ）に示すような封止技術が主に用いられる。即ち、半導体チップ１をアイランド２上に実装（ダイボンド）し、半導体チップ１の周辺に配置したリード端子３とトランジスタ素子のベース電極、エミッタ電極とをそれぞれボンディングワイヤー４で電気的に接続（ワイヤボンド）し、半導体チップ１をエポキシ樹脂等の熱硬化型樹脂４によるトランスファーモールドによって、半導体チップ１とリード端子３の一部を完全に被覆保護したものである。樹脂５の外部に導出されたリード端子３はＺ字型に折り曲げられて表面実装用途に適したものとしてある。
【０００３】
例えばＮＰＮ型トランジスタ素子を形成した半導体チップ１を封止した場合は、アイランド２をコレクタ電極として３端子構造の半導体装置が提供される。尚、６は半導体チップ１を固着するための半田などの接着剤である。
上記の半導体装置の製造工程にあっては、アイランド２とリード端子３は、銅素材または鉄素材からなるフープ状あるいは短冊状のリードフレームの状態で供給され、該リードフレームには例えば半導体装置２０個分のアイランド２とリード端子３が形成されている。
【０００４】
また、上記の製造工程のトランスファーモールドにあっては、図９（Ｂ）を参照して、上金型７及び下金型８によって個々の半導体装置の外形形状に合致した空間であるキャビティ９を構成し、該キャビティの内部にダイボンド及びワイヤボンドを施したリードフレームを設置し、この状態でキャビティ９内に樹脂を注入することによりトランスファーモールドが行われる。更に、樹脂封止した後に前記リードフレームからリード部分他を切断することで半導体装置を個々の素子に分離している。
【０００５】
【発明が解決しようとする課題】
第１の課題：
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等のプリント基板に実装され、同じくプリント基板上に実装された他の素子と電気的に接続することにより、所望の回路網を構成する。この時、リード端子３が樹脂５の外部に導出された半導体装置では、リード端子３の先端から先端までの距離１０を実装面積として占有するので、実装面積が大きいという欠点がある。
【０００６】
第２の課題：
金型内に設置したときのリードフレームとキャビティ９との位置合わせ精度はプラス・マイナス５０μ程度が限界である。このため、アイランド２の大きさは前記合わせ精度を考慮した大きさに設計しなければならない。従って、合わせ精度の問題は、パッケージの外形寸法に対するアイランド２の寸法を小さくし、これがパッケージの外形寸法に対して収納可能な半導体チップ１の最大寸法に制限を与えていた。
【０００７】
【課題を解決するための手段】
本発明は、半導体チップを固着する為の複数個の素子搭載部と、それらの周辺部に配置され前記複数個の素子搭載部を保持する枠体部と、該枠体部に形成した複数個の位置合わせマークと、を少なくとも具備する基板を準備する工程と、
前記基板のアイランド上に前記半導体チップを搭載する工程と、
前記半導体チップを含め、前記複数個の素子搭載部を連続した樹脂層で被覆する工程と、
前記枠体部に形成した位置合わせマークを基準として、前記樹脂層と前記基板とをダイシングし、前記素子搭載部に搭載された半導体チップを個々に分離して個別半導体素子を形成するものである。
【０００８】
【発明の実施の形態】
以下に本発明の製造方法を詳細に説明する。
第１工程：（図１）
先ず、リードフレーム３０を準備する。図１（Ａ）はリードフレーム３０の平面図であり、図１（Ｂ）は図１（Ａ）のＡＡ断面図である。
【０００９】
本発明で用いられるリードフレーム３０は、半導体チップを搭載するための多数の素子搭載部３１、３１Ａ．．．．が行・列方向（又はそれらの一方方向にのみ）に複数個繰り返しパターンで配置されており、該多数個の素子搭載部３１は、それらの周囲を取り囲む様に配置した枠体部３２によって保持されている。
素子搭載部３１は、半導体チップを固着するアイランド３３と、外部接続用電極となる複数のリード端子３４を少なくとも具備する。アイランド３３は連結バー３５によって互いに連結され、同じく連結バー３５によって枠体部３２に連結されている。リード端子３４はアイランド３３に連結されている。この時、特定のアイランド３３に対しては、その隣に隣接するアイランド３３Ａに連結保持されたリード端子３４が対応して１つの素子搭載部３１を構成する。アイランド３３とリード端子３４との連結部分近傍のリード端子３４には、部分的に線幅を細く加工した凹部３６を形成している。この様に素子搭載部３１を行・列方向に複数配置することで、１本の短冊状のリードフレーム３０に例えば１００個の素子搭載部３１を配置する。
【００１０】
素子搭載部３１群を取り囲む枠体部３２には、複数個の合わせマーク３７を形成する。合わせマーク３７は、貫通孔またはスタンピングによって部分的に凹ませたもの等、製造工程における自動認識機能が働くものであればよい。また、形状も正方形、長方形、矩形、円形等があげられる。そして、素子搭載部３１毎に１個、または複数個毎に１個等間隔で配置する。
【００１１】
上記のリードフレーム３０は、例えば、約０．２ｍｍ厚の銅系の金属材料で形成された帯状あるいは矩形状のリードフレーム用金属薄板を用意し、このリードフレーム用金属薄板をエッチング加工またはスタンピング加工によって図示したパターンに開口することにより得ることができる。尚、リードフレーム３０の板厚は必要に応じて適宜に設定することができる。
【００１２】
第２工程：（図２）
次に、リードフレーム３０に対してダイボンド工程とワイヤボンド工程を行う。図２（Ｂ）は図２（Ａ）のＡＡ線断面図である。
各アイランド３３、３３Ａの一主面上にＡｇペースト、半田等の導電ペースト３８を塗布し、その導電ペースト３８を介して各アイランド３３、３３Ａ上に半導体チップ３９を固着する。各アイランド表面に金メッキを行い、そのメッキ上に半導体チップを共晶接続することも可能である。
【００１３】
更に、半導体チップ３９の表面に形成されたボンディングパッドと、これに対応するリード端子３４とをワイヤ４０でワイヤボンディングする。ワイヤ４０は例えば直径が２０μの金線から成る。ここで、ワイヤ４０は各アイランド３３上に固着した半導体チップ３９の表面電極と、その隣に隣接した他のアイランド３３Ａから延在するリード端子３４とを接続する。
半導体チップ３９が固着されたアイランド３３の裏面は、係る半導体チップ３９の外部接続用の電極として用いることができる。アイランド３３の裏面を接続用端子の１つとして用いる形態は、半導体チップ３９として例えばトランジスタ、パワーＭＯＳＦＥＴ等の、電流経路が垂直方向になる半導体デバイス素子に適している。
【００１４】
半導体チップ３９を固着するために塗布した導電性ペースト３８は、図２（Ａ）から明らかなように、半導体チップ３９が固着されるアイランド３３上に選択的に塗布形成する。リード端子３４上に導電性ペースト３８が付着すると、ワイヤボンディングを行う場合に、ボンディング装置のキャピラリーの先端部分に導電性ペーストがつまりボンディング不良が生じ生産性が低下する恐れがあるためである。この様な問題がない場合には、導電性ペーストを素子搭載部３１全面に塗布しても良い。
【００１５】
第３工程：（図３）
次に、全体を樹脂モールドする。図３（Ｂ）は図３（Ａ）のＡＡ線断面図である。
リードフレーム３０上にエポキシ樹脂等の熱硬化性の封止用樹脂層４１を形成し、各素子搭載部３１、３１Ａ．．、半導体チップ３９及びワイヤ４０を封止保護する。樹脂４１は、各半導体チップ３９．．．を個別にパッケージングするものではなく、全ての半導体チップ３９を共通に被うように形成する。また、リードフレーム３０の裏面側にも０．０５ｍｍ程度の厚みで樹脂４１を被着する。これで、アイランド３３とリード端子３４は完全に樹脂４１内部に埋設されることになる。
【００１６】
この樹脂層４１は、射出成形用の上下金型が形成する空間（キャビティ）内にリードフレーム３０を設置し、該空間内にエポキシ樹脂を充填、成形する事によって形成する。あるいは、枠体３２に高さ数ｍｍ、幅数ｍｍの環状のダムを形成しておき、該ダムで囲まれた領域を満たすように液状の樹脂を充填し、これを熱処理で硬化したものであっても良い。
【００１７】
第４工程：（図４）
次に、リードフレーム３０の裏面側の樹脂４１を部分的に除去してスリット孔４２を形成する。図４（Ｂ）は図４（Ａ）のＡＡ線断面図である。
スリット孔４１は、後で外部接続端子を構成する為に形成するものである。約０．５ｍｍの幅を有し、ダイシング装置のブレードによって樹脂４２を切削することにより形成した。前記ブレードには様々な板厚のものが準備されており、用いるブレードの板厚に応じて、１回であるいは複数回繰り返すことで所望の幅に形成する。この時、樹脂４１を切削すると同時にリード端子３４の裏面側も約０．１ｍｍ程切削して、リードフレーム３０の金属表面を露出させる。このスリット孔４２は、各リード端子３４にくさび状に形成した「凹部３６」の付近に形成する。この時、凹部３６は樹脂４１で被覆されて目視できないので、あらかじめ形成した合わせマーク３７を位置基準として用いる。
そして、スリット孔４２の内部に露出したリード端子３４の表面に半田メッキ等のメッキ層４３を形成する。このメッキ層４３は、リードフレーム３０を電極の一方とする電解メッキ法により行われる。スリット孔４２はリード端子３４の板厚の全部を切断していないので、アイランド３３とリード端子３４は未だ電気的な導通が保たれている。更に各アイランド３３が連結バー３５によって共通接続されている。このように露出した金属表面のすべてが電気的に導通しているので、一回のメッキ工程でメッキ層４３を形成することができる。
【００１８】
第５工程：（図５）
次に、素子搭載部３１毎に樹脂層４１を切断して各々の素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。即ち、アイランド３３とこの上に固着された半導体チップ３９に接続されたリード端子３４を囲む領域（同図の切断ライン４４）で切断することにより、素子搭載部３１毎に分割した半導体装置を形成する。切断にはダイシング装置が用いられ、ダイシング装置のブレードによって樹脂層４１とリードフレーム３０とを同時に切断する。スリット孔４２が位置する箇所では、少なくともスリット孔４２の側壁に付着したメッキ層４３を残すように形成する。この様に残存させたメッキ層４３は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子３４の他方はアイランド３３に連続する突起部３３ａとして残存し、切断した連結バー３５はアイランド３３に連続する突起部３３ｂとして残存する。切断されたリード端子３４及び突起部３３ａ、３３ｂの切断面は、樹脂層４１の切断面と同一平面を形成し、該同一平面に露出する。ダイシング工程においては裏面側（スリット孔４２を設けた側）にブルーシート（たとえば、商品名：ＵＶシート、リンテック株式会社製）を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。この時に、あらかじめ形成した合わせマーク３７をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。本実施の形態では、合わせマーク３７を長方形の形状とし、該長方形の長辺を基準位置とした。更に、ダイシングブレードの板厚はスリット孔４２の幅よりも薄い（例えば、幅０．１ｍｍ）ものを用い、スリット孔４２の中心線に沿って、ダイシングブレードがリード端子３３の凹部３６上を通過するようにダイシングした。これで、切断後のリード端子３３の先端部が先細りの形状となり、樹脂４１から容易には抜け落ちない形状に加工できる。
【００１９】
図６は斯かる製造方法によって形成した完成後の半導体装置を示す、（Ａ）断面図、（Ｂ）裏面図、（Ｃ）側面図である。更に図７は、装置を裏面側からみたときの斜視図である。
所望の能動素子を形成したシリコン半導体チップ３９が導電性の接着剤によってアイランド３３の一主面上に接着されている。リード端子３４がアイランド３３とは離れた位置に複数本設けられている。半導体チップ３９の表面部分に形成した電極パッドとリード端子３４の表面とがボンディングワイヤ４０によって電気的に接続される。半導体チップ３９とボンディングワイヤ４０を含めて、アイランド３３とリード端子３４が樹脂４１でモールドされて、大略直方体のパッケージ形状を形成する。樹脂４１は熱硬化性エポキシ樹脂である。アイランド３３とリード端子３４は、厚さが約０．２ｍｍの銅系の金属材料から成る。樹脂４１の外形寸法は、縦×横×高さが、約０．７ｍｍ×１．０ｍｍ×０．６ｍｍである。
直方体のパッケージ外形を形成する６面のうち、少なくとも側面４１ａ、４１ｂ、４１ｃ、４１ｄは樹脂４１を切断した（第５工程参照）切断面で構成される。該切断面に沿ってリード端子３４の切断面が露出する。アイランド３３には切断されたリード端子３４の名残である突起部３３ａと連結部３５の名残である突起部３３ｂを有し、これらの突起部３３ａ、３３ｂの切断面も露出する。
【００２０】
図７を参照して、側面４１ｂ、４１ｄの裏面側には第４工程で形成したスリット孔４２の名残である段差部４５を有し、該段差部４５の表面にアイランド３３の突出部３３ａの裏面側と、リード端子３４の裏面側の一部が露出する。アイランド３３とリード端子３４の露出した表面には半田メッキなどの金属メッキ層４３が形成される。リード端子３４の露出部分とアイランド３３の露出部との間は、樹脂４１で被覆される。
【００２１】
この装置をプリント基板上に実装した状態を図８に示す。実装基板２４上に形成した素子間接続用のプリント配線２５に対して段差部４５に露出したリード端子３４とアイランド３３の突起部３３ａを位置合わせし、半田２６等によって両者を接続する。この時、上記の第５工程で形成した金属メッキ層４３が半田の塗れ性を良好にする。
【００２２】
以上の方法によって製造された半導体装置は、以下のメリットを有する。
本発明の製造方法によって製造した半導体装置は、金属製リード端子がパッケージから突出しないので、実装面積を半導体装置の大きさと同じ程度の大きさにすることができる。従って、半導体装置の実装面積に対する能動部分（半導体チップ３９のチップサイズを意味する）の比である実装有効面積を、図９に示したものに比べて大幅に向上できる。これにより、実装基板上に実装したときのデッドスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００２３】
分割された半導体装置の各外部接続用電極の表面にはメッキ層４３が形成されているので、実装基板上に半田固着した際に該半田が切断面の上部まで（スリット孔４２の側壁に相当する部分）容易に盛り上がって半田フィレットを形成する。従って半田接合力が向上し熱ストレス等の応力による劣化を防止することができる。
【００２４】
この装置の外部接続端子は、段差部４５に露出し、段差部４５と段差部４５との間の領域は樹脂４１によって被覆されるので露出しない。従って実装基板２４上に実装した際に半田２６と半田２６との距離を比較的大きく設計でき、半田ブリッジによる外部接続端子間の短絡事故を防止できる。
分割された半導体装置のリード端子３４の終端は、図６（Ｂ）に示すように、半導体装置の終端部分でくさび状に形成されるために、リード端子３４が樹脂層４１の側面から抜け落ちることを防止している。尚くさび形状以外にも、コの字型に凹ませた形状でも良い。
【００２５】
多数個の素子をまとめてパッケージングするので、個々にパッケージングする場合に比べて無駄にする材料を少なくでき。材料費の低減につながる
パッケージの外形をダイシング装置のブレードで切断することにより構成したので、リードフレーム３０のパターンに対する樹脂４１外形の位置あわせ精度を向上できる。即ち、トランスファーモールド技術によるモールド金型とリードフレーム３０との合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置によるダイシングブレードとリードフレーム３０との合わせ精度はプラス・マイナス１０μ程度に小さくできる。合わせ精度を小さくできることは、アイランド３３の面積を増大して、搭載可能な半導体チップ３９のチップ面積を増大できることを意味し、これも上記有効実装面積効率を向上させる。この時、あらかじめリードフレーム３０の外枠３２に位置あわせマーク３７を形成しておき、該マーク３７を使用してダイシングを行うことにより、上記ダイシング装置の合わせ精度を活用でき、樹脂４１外形とアイランド３３などとの間隔を狭めることができるのである。
【００２６】
尚、上述した実施形態では、３端子用のリードフレームを用いて説明をしたが、リード端子を３本以上具備するような装置にも適用が可能である。
また、上述した実施形態では、各アイランドに１つの半導体チップ３９を固着したが、１つのアイランドに、例えばトランジスタを複数個固着すること、及び、トタンジスタと縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も可能である。
【００２７】
さらに、本実施形態では、半導体チップ３９にトランジスタを形成したが、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導体チップであっても、本発明に応用できることは説明するまでもない。加えて、リード端子の本数を増大することでＢＩＰ、ＭＯＳ型等の集積回路等にも応用することができる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、リード端子３４がパッケージから突出しない半導体装置を得ることができる。従って、半導体装置を実装したときのデッドスペースを削減し、高密度実装に適した半導体装置を得ることができる。
外部接続端子と外部接続端子との間を樹脂層４１で被覆した構造にできるので、装置を実装したときの半田ブリッジ等による端子間短絡の事故を防止できる。
【００２９】
パッケージの外形をダイシングブレードによる切断面で構成することにより、アイランド３３と樹脂４１の端面との寸法精度を向上できる。従って、アイランド３３の面積を増大して、収納可能な半導体チップ３９のチップサイズを増大できる。
リードフレーム３０のパターン全体を樹脂４１で埋設したにもかかわらず、あらかじめ枠体３２に合わせマーク３７を形成しておき、これを位置基準としてダイシングするようにしたので、ダイシング装置の合わせ精度を最大限に活用することができる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図６】本発明の半導体装置を説明する為の（Ａ）断面図、（Ｂ）裏面図、（Ｃ）側面図である。
【図７】本発明の半導体装置を裏面側からみた斜視図である。
【図８】本発明の半導体装置を実装したときの状態を説明する断面図である。
【図９】従来の半導体装置を説明する図である。
Claims (3)
- 半導体チップを固着する為のアイランドと、該アイランドに先端を近接する複数本のリード端子と、前記アイランドおよびリード端子を保持するための枠体部とを具備し、前記アイランドと前記リード端子とが多数個行列状に配置され、前記アイランドが互いに連結されかつ互いに連結されたアイランドが前記枠体に保持され、１つのアイランドに対応するリード端子がその隣に位置するアイランドに連結保持され、前記枠体部に複数個の位置合わせマークを形成した複数個の素子搭載部を備えた基板を準備する工程と、
前記基板のアイランド上に前記半導体チップを搭載する工程と、
前記半導体チップを含め、前記複数個の素子搭載部を連続した樹脂層で被覆する工程と、
前記枠体部に形成した位置合わせマークを基準として、前記樹脂層と前記基板とをダイシングし、前記素子搭載部に搭載された半導体チップを個々に分離して半導体素子を形成することを特徴とする半導体装置の製造方法。 - 前記基板がリードフレームであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記樹脂層を形成する工程がトランスファーモールドであることを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34629997A JP3877405B2 (ja) | 1997-12-16 | 1997-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34629997A JP3877405B2 (ja) | 1997-12-16 | 1997-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176856A JPH11176856A (ja) | 1999-07-02 |
| JP3877405B2 true JP3877405B2 (ja) | 2007-02-07 |
Family
ID=18382463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34629997A Expired - Lifetime JP3877405B2 (ja) | 1997-12-16 | 1997-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3877405B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3901427B2 (ja) | 1999-05-27 | 2007-04-04 | 松下電器産業株式会社 | 電子装置とその製造方法およびその製造装置 |
| JP4672201B2 (ja) * | 2001-07-26 | 2011-04-20 | ローム株式会社 | 半導体装置の製造方法 |
| JP4159348B2 (ja) * | 2002-12-20 | 2008-10-01 | 三洋電機株式会社 | 回路装置の製造方法 |
| JP2016219520A (ja) * | 2015-05-18 | 2016-12-22 | Ｔｏｗａ株式会社 | 半導体装置及びその製造方法 |
| JP7068640B2 (ja) * | 2017-08-01 | 2022-05-17 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
| JP7249533B2 (ja) * | 2017-08-01 | 2023-03-31 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
| JP7051508B2 (ja) * | 2018-03-16 | 2022-04-11 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7147501B2 (ja) * | 2018-11-19 | 2022-10-05 | ローム株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-12-16 JP JP34629997A patent/JP3877405B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11176856A (ja) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3819574B2 (ja) | 半導体装置の製造方法 | |
| JP3877401B2 (ja) | 半導体装置の製造方法 | |
| KR100389230B1 (ko) | 개별반도체장치및그제조방법 | |
| JP3877409B2 (ja) | 半導体装置の製造方法 | |
| JP4408475B2 (ja) | ボンディングワイヤを採用しない半導体装置 | |
| JP3877454B2 (ja) | 半導体装置の製造方法 | |
| JP3877410B2 (ja) | 半導体装置の製造方法 | |
| JP3877405B2 (ja) | 半導体装置の製造方法 | |
| JP3269025B2 (ja) | 半導体装置とその製造方法 | |
| JP3877453B2 (ja) | 半導体装置の製造方法 | |
| JP3877402B2 (ja) | 半導体装置の製造方法 | |
| JP4803855B2 (ja) | 半導体装置の製造方法 | |
| JP3831504B2 (ja) | リードフレーム | |
| JP4784945B2 (ja) | 半導体装置の製造方法 | |
| JP4073098B2 (ja) | 半導体装置の製造方法 | |
| JP4334047B2 (ja) | 半導体装置とその製造方法 | |
| JP4887346B2 (ja) | 半導体装置 | |
| JP3203228B2 (ja) | 半導体装置とその製造方法 | |
| JP5086315B2 (ja) | 半導体装置の製造方法 | |
| JP3710942B2 (ja) | 半導体装置の製造方法 | |
| JP4383436B2 (ja) | 半導体装置 | |
| JP2003046053A (ja) | 半導体装置およびその製造方法 | |
| JP4165952B2 (ja) | 半導体装置 | |
| JP4723776B2 (ja) | 半導体装置の製造方法 | |
| JP4215300B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040903 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050607 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061031 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |