JP4165952B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4165952B2
JP4165952B2 JP05073699A JP5073699A JP4165952B2 JP 4165952 B2 JP4165952 B2 JP 4165952B2 JP 05073699 A JP05073699 A JP 05073699A JP 5073699 A JP5073699 A JP 5073699A JP 4165952 B2 JP4165952 B2 JP 4165952B2
Authority
JP
Japan
Prior art keywords
insulating substrate
semiconductor chip
external connection
via hole
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP05073699A
Other languages
English (en)
Other versions
JP2000252382A (ja
Inventor
治雄 兵藤
孝行 谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP05073699A priority Critical patent/JP4165952B2/ja
Publication of JP2000252382A publication Critical patent/JP2000252382A/ja
Application granted granted Critical
Publication of JP4165952B2 publication Critical patent/JP4165952B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にパッケージ外形を縮小し、実装面積を低減しコストダウンが可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の組立工程においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによって半導体チップを封止し、リードフレームを切断して個々の半導体装置毎に分離する、という工程が行われている。この手法によって得れらる半導体装置は、図９に示したように、半導体チップ１の周囲を樹脂層２で被覆し、該樹脂層２の側部から外部接続用のリード端子３を導出した構造になる（例えば特開平０５−１２９４７３号）。
【０００３】
この構造は、樹脂層２の外側にリード端子３が突出すること、リードフレームの加工精度の問題や金型との位置あわせ精度の問題により、外形寸法とその実装面積の縮小化には限界が見えていた。
【０００４】
近年、外形寸法を半導体チップサイズと同等あるいは近似した寸法にまで縮小する事が可能な、ウェハスケールＣＳＰ（チップサイズパッケージ）が注目され始めている。これは、図１０（Ａ）を参照して、半導体ウェハ１１に各種拡散などの前処理を施して多数の半導体チップ１２を形成し、図１０（Ｂ）に示したように半導体ウェハ１１の上部を樹脂層１３で被覆すると共に樹脂層１３表面に外部接続用の電極１４を導出し、その後半導体ウェハ１１のダイシングラインに沿って半導体チップ１１を分割して、図１０（Ｃ）に示したような完成品としたものである。樹脂層１３は半導体チップ１２の表面（裏面を被覆する場合もある）を被覆するだけであり、半導体チップ１２の側壁にはシリコン基板が露出する。電極１４は樹脂層１３下部に形成された集積回路網と電気的に接続されており、実装基板上に形成した導電パターンに対して電極１４を対向接着することによりこの半導体装置の実装が実現する。
【０００５】
斯かる半導体装置は、装置のパッケージサイズが半導体チップのチップサイズと同等であり、実装基板に対しても対向接着で済むので、実装占有面積を大幅に減らすことが出来る利点を有する。また、後工程に拘わるコストを大幅に減じることが出来る利点を有するものである。（例えば、特開平９−６４０４９号）
【０００６】
【発明が解決しようとする課題】
しかしながら、チップサイズが１０数ｍｍ角にも及ぶＬＳＩチップであればその寸法内に多数個の電極を配置することが可能であるものの、例えばチップサイズが１ｍｍ角に満たない程度のチップでは、この寸法内に複数個の電極を配置することは物理的に無理があるし、実現したとしても実装が困難である欠点がある。
【０００７】
また、半導体基板の裏面側を取り出し電極の一つとして、動作電流を半導体チップの厚み方向に流す２端子又は３端子型の半導体素子、例えば基板をコレクタとするバイポーラ型トランジスタや、基板を共通ドレインとするパワーＭＯＳＦＥＴ装置では、前記コレクタやドレインを半導体チップ表面側に導出する手段を付加しなければならず、構造が複雑化するので、ウェハスケールでのＣＳＰ装置を実現することが困難である欠点がある。仮に、前記コレクタやドレインを半導体チップ表面側に導出したとすれば、コレクタやドレインの直列抵抗が大きくなって素子特性を劣化させる他、放熱性も劣化する欠点があった。
【０００８】
【課題を解決するための手段】
本発明は、上述した各事情に鑑みて成されたものであり、絶縁基板と、絶縁基板の表面に形成したアイランド部と、前記アイランド部の表面に固着した半導体チップと、前記絶縁基板の裏面側に形成した外部接続電極と、前記絶縁基板を貫通し且つ内部が導電材料にて充填されて、前記アイランド部と前記外部接続電極とを接続するビアホールとを具備し、
前記ビアホールが前記半導体チップの直下に配置されていることを特徴とするものである。
【０００９】
【発明の実施の形態】
図１は、本発明の半導体装置を示す図である。（Ａ）が平面図、（Ｂ）が断面図、（Ｃ）が裏面図である。
【００１０】
図中、２１はセラミックやガラスエポキシ等からなる絶縁基板であり、それらが１枚あるいは数枚重ね合わされて、板厚が２５０〜３５０μｍと製造工程における機械的強度を維持し得る板厚と、長辺×短辺が１．０ｍｍ×０．８ｍｍ程度の矩形形状を有している。素材としては放熱性に劣る素材である。
【００１１】
絶縁基板２１の表面には、タングステン等の金属ペーストの印刷と、電解メッキ方による前記金属ペースト上への金メッキによって導電パターンを形成し、アイランド部２２と電極部２３ａ、２３ｂとを形成している。アイランド部２２の上には、Ａｇペーストなどの導電性接着剤２４によって半導体チップ２５が固着されている。半導体チップ２５には、ウェハ段階での各種前工程によってバイポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子素子又はダイオードなどの２端子素子が形成されている。
【００１２】
半導体チップ２５自体は、Ｎ＋／Ｎ型構造のように、裏面側に高濃度不純物層を有しており、該高濃度層を介して、ダイオード素子で有ればアノード又はカソードの一方の端子を、バイポーラ型トランジスタで有ればコレクタ端子を、パワーＭＯＳＦＥＴで有ればドレイン端子を導出する構造である。そして、該高濃度層が導電性接着剤２４を介してアイランド部２２に電気接続される。
【００１３】
半導体チップ２５の表面にはアルミ電極パッド２６が形成され、電極パッド２６と電極部２３ａ、２３ｂとが、ボンディングワイヤ２７によって電気接続される。電極パッド２６側に１ｓｔボンド、電極部２３側に２ｎｄボンドが打たれる。バイポーラトランジスタで有れば、電極部２３ａ、２３ｂはエミッタとベースに対応し、パワーＭＯＳＦＥＴで有れば、ソースとゲートに対応する。
【００１４】
前記絶縁基板２１の裏面側には、同じく金メッキ層によって第１の外部接続電極２８と第２の外部接続電極２９ａ、２９ｂが形成される。絶縁基板２１にはこれを貫通する、円形の第１のビアホール３０と第２のビアホール３１ａ、３１ｂが形成され、各ビアホール３０、３１ａ、３１ｂの内部はタングステンなどの導電材料によって埋設される。素材としては、電気的導電性と熱伝導性に優れた素材で埋設する。該ビアホール３０、３１ａ、３１ｂによって、アイランド部２２と第１の外部接続電極２８とを、電極部２３ａ、２３ｂと第２の外部接続電極２９ａ、２９ｂとを、各々電気接続する。第１の外部接続電極２８が例えばコレクタ電極となり、第２の外部接続電極２９ａ、２９ｂが例えばベース、エミッタ電極となる。
【００１５】
絶縁基板２１の上方は、半導体チップ２５とボンディングワイヤ２７とを封止する樹脂層３２で被覆される。樹脂層３２は絶縁基板２１と共にパッケージ外形を構成する。パッケージの周囲４側面は樹脂層３２と絶縁基板２１の切断面で形成され、パッケージの上面は平坦化した樹脂層３２の表面、パッケージの下面は絶縁基板２１の裏面側で形成される。
【００１６】
アイランド部２２と電極部２３ａ、２３ｂはパッケージの端面から０．０５〜０．１ｍｍ程度後退されており、それらの一部は、電解メッキ時に電気接続を保つための接続部３３が０．５ｍｍ程度の線幅でパッケージ端面に達している。絶縁基板２１裏面側の第１と第２の外部接続電極２８、２９ａ、２９ｂも同様に、パッケージ端面からは０．０５〜０．１ｍｍ程度後退されている。電気的導通はビアホール３０、３１ａ、３１ｂを介して行うので、島状に完全に独立した形状で構成する。
【００１７】
第１のビアホール３０は、半導体チップ２５の直下に配置され、望ましくは半導体チップ２５が完全に覆える大きさと位置関係に配置する。これにより、半導体チップ２５の裏面側（電極パッド１６を設けた面とは反対の面）と第１の外部接続電極２８との距離を最短距離で接続することができる。このことは、半導体チップ２５から外部端子までの電気抵抗と熱抵抗を最小に出来ることを意味する。例えばコレクタ電極である場合、電極に至るまでの直列抵抗はコレクタ直列抵抗としてトランジスタの飽和特性に直接影響を与え、更に熱抵抗な最大許容損失Ｐｃに直接影響する。従ってこれらの損失を低減することは、トランジスタの飽和電圧を下げ、最大許容損失Ｐｃを増大する（出力を大きくできる）できることを意味する
また、ボンディングワイヤ２７は第２のビアホール３１ａ、３１ｂの直上で電極部２９ａ、２９ｂ表面に２ｎｄボンド（ステッチボンド）されている。これも、半導体チップ２５から外部端子までの距離を最短にすることを意味する。
【００１８】
従って、本発明の半導体素子は、半導体チップから外部端子までの距離を最短に出来るので、半導体チップ２５の実装に伴う放熱特性、高周波特性等の素子特性を改善することが出来る。また、大きさを拡大する為の絶縁基板２１を用いることにより、実装時に好適なピッチで外部接続端子を配置できるものである。
【００１９】
更に、導電材料で充填されたビアホール３０、３１ａ、３１ｂで電気接続を行うので、これを半導体チップ２５の下に配置することができる。このことは、例えば開口部を持つスルーホールを用いた場合は接着剤２４や樹脂層２８が流出するので、半導体チップ２５の外側に配置しなければならず、作業性の低下と外形寸法の増大を招くのに対して、この様な流出がないので、外形寸法を縮小し、作業性を改善できるものである。
【００２０】
上記の電気抵抗と熱抵抗は、ビアホール内部を埋設する材料の電気的導電性と熱伝導性に関与するほか、主として第１のビアホール３０の大きさ（面積）に関係する。そこで、第２のビアホール３１ａ、３１ｂの直径ｄ２を０．１ｍｍ程度に形成したのに対して、第１のビアホール３０の直径ｄ１を０．２５ｍｍ程度と大きく設計する。大きく設計すれば、半導体チップ２５の裏面と第１の外部接続電極２８とを接続している導電材料が拡大され、これによって、両者間のの電気抵抗、熱抵抗を更に減じることが出来る。
【００２１】
図２〜図４に、第１のビアホール３０の他の実施形態を示した。図２は第１のビアホール３０の形状を楕円形にしたものである。半導体チップ２５に対する第１の外部接続電極２８の位置と大きさの関係に制約を受ける中では、円形よりも断面面積を拡大できる。楕円の他にも、正方形、長方形なども考えられる
図３は、第１のビアホール３０の形状を円形にすると共に、複数個併設した例である。１つ１つの直径は第２のビアホール３１ａ、３１ｂと同程度でも良いが、複数個設けることで、第２のビアホール３１ａ、３１ｂ（但しどちらか一方）よりも合計の面積を拡大している。
【００２２】
図４は、第１の外部接続電極３０を分割した時の例を示している。これは、素子を実装する時の作業性等の問題から、外部接続電極の各パターンを対称配置した例である。このような場合では、分割した第１の外部接続電極３０ａ、３０ｂ毎に第１のビアホール２８ａ、２８ｂを形成する。直径は第２のビアホール３１ａ、３１ｂと同じでも拡大しても良い。また、半導体チップ２５直下に配置することが困難な場合は、第１のビアホール３０ａ、３０ｂが各々半導体チップ２５からはみ出した配置としても良い、この場合でも、少なくともビアホールの面積の５０％以上は半導体チップ２５に重畳するのが望ましい。
【００２３】
以下に本発明の製造方法を詳細に説明する。
【００２４】
第１工程：
まず、図５に示したような、１個の半導体装置に対応する搭載部４０を複数個分、例えば１００個分を縦横に配置した、大判の共通基板４１を準備する。共通基板４１を搭載部４０毎に分離することで絶縁基板２１が形成される。
【００２５】
共通基板４１の各搭載部４０の表面には、タングステン等の金属ペーストの印刷と、電解メッキによる印刷パターン上への金メッキによって導電パターンが形成されている。
【００２６】
図６（Ａ）は共通基板４１の表面に形成した導電パターンを示す平面図、図６（Ｂ）は裏面側に形成した導電パターンを示す平面図である。
【００２７】
点線で囲んだ各搭載部４０は、例えば長辺×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有しており、これらは互いに２０〜５０μｍの間隔を隔てて縦横に配置されている。前記間隔は後の工程でのダイシングライン４２となる。導電パターンは、各搭載部４０内においてアイランド部２２と電極部２３ａ、２３ｂを形成し、これらのパターンは各搭載部４０内において同一形状である。
【００２８】
アイランド部２２からは２本の連結部４３が連続したパターンで延長される。これらの線幅はアイランド部２２よりも狭い線幅で、例えば０．５ｍｍの線幅で延在する。連結部４３はダイシングライン４２を超えて隣の搭載部２０の電極部２３ａ、２３ｂに連結するまで延在する。更に、電極部２３ａ、２３ｂからも連結部４４が、連結部４３とは直行する方向に延在し、ダイシングライン４２を越えて隣の搭載部４０の電極部４３ａ、４３ｂに連結するまで延在する。連結部４４は更に、搭載部２０周囲を取り囲む共通連結部４５に連結する。このように連結部４３、４５が延在することによって、各搭載部２０のアイランド部２２とリ電極部２３ａ、２３ｂとを電気的に共通接続する。
【００２９】
図６（Ｂ）を参照して、共通基板４１の裏面側には、第１と第２の外部接続電極２８、２９ａ、２９ｂを形成する。これらの外部接続電極２８、２９ａ、２９ｂは、搭載部４０の端から０．０５〜０．１ｍｍ程度後退されたパターンで形成されている。電気的には、各ビアーホール３０、３１ａ、３１ｂを介して、絶縁基板４０表面側の共通連結部４５に接続される。従って、ダイシングライン４２を横断するのは、線幅が細い連結部４３、４４だけである。また、全パターンが電気的に共通接続されるので、電解メッキ法によるパターン形成が可能である。
【００３０】
第２工程：図７（Ａ）参照
斯様に導電パターンを形成した共通基板４１の各搭載部４０毎に、半導体チップ２５をダイボンド、ワイヤボンドする。半導体チップ２５はアイランド部２２表面にＡｇペーストなどの接着剤によって固定し、半導体チップ２５の電極パッド２６と電極部２３ａ、２３ｂとを各々ワイヤ２７で接続する。
【００３１】
第３工程：図７（Ｂ）参照
共通基板４１の上方に移送したディスペンサ（図示せず）から所定量のエポキシ系液体樹脂を滴下（ポッティング）し、すべての半導体チップ２５を共通の樹脂層３２で被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ（松下電工製）を用いた。滴下した液体樹脂は比較的粘性が高く、表面張力を有しているので、その表面が湾曲する。
【００３２】
第４工程：図７（Ｃ）参照
樹脂層３２の湾曲した表面を、平坦面に加工する。加工するには、樹脂が硬化する前に平坦な成形部材を押圧して平坦面に加工する手法と、滴下した樹脂層３２を１００〜２００度、数時間の熱処理（キュア）にて硬化させた後に、湾曲面を例えばダイシングブレードで研削することによって平坦面に加工する手法とが考えられる。この工程では、樹脂層３２の表面が共通基板４１から０．３〜１．０ｍｍの高さに揃うように、表面を削る。平坦面は、少なくとも最も外側に位置する半導体チップ２５を個別半導体装置に分離したときに、規格化したパッケージサイズの樹脂外形を構成できるように、その端部まで拡張する。
【００３３】
第５工程：図７（Ｄ）参照
次に、搭載部４０毎に樹脂層３２と絶縁基板２１を切断して各々の半導体素子に分離する。切断にはダイシング装置を用い、ダイシングライン４２に沿って樹脂層３２と共通基板２１とをダイシングブレード４６で同時に切断することにより、搭載部２０毎に分割した半導体装置を形成する。この工程で切断された接続部４３、４４の残りが、図１で示した接続部３３である。ダイシング工程においては共通基板４１の裏面側にブルーシート（たとえば、商品名：ＵＶシート、リンテック株式会社製）を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。図８は、上述の工程によって形成された各半導体素子を示す斜視図である。
【００３４】
斯かる手法によって形成した半導体装置は、以下の効果を有する。
【００３５】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき、材料費の低減につながる。
【００３６】
リードフレームを用いないので、従来のトランスファーモールド手法に比べて、パッケージ外形を大幅に小型化することができる。
【００３７】
外部接続電極２８、２９ａ、２９ｂのパターンを島状に独立させると共に、その端部を後退させたので、ダイシングで切断する際にダイシングブレードが金メッキ層に接しない構造にすることができる。金メッキ層を切断すると、これを切断しきれずに「髭」の様なものが残ってしまう外観不良の確率が高くなるが、本願ではダイシングブレードに接しない構造にしたので、斯かる外観不良を防止できる。
【００３８】
外部接続電極２８、２９ａ、２９ｂの各々を、第１と第２のビアホール３０、３１ａ、３１ｂを介し更に接続部４３、４４を介して共通連結部４５に電気接続したので、これを電極の一方とする電解メッキ法を利用することができる。そして、ダイシングする部分を接続部分４３、４４だけにとどめることによって、ダイシングブレードに接する金メッキ層を最小限に抑えることが可能となる。
【００３９】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【００４０】
更に、ウェハスケールでのＣＳＰ装置に比べ、外形寸法を拡大する絶縁基板２１を用いることによって、外部接続端子２８、２９ａ、２９ｂのピッチ間隔を任意に設計することができ、外形寸法の縮小と、実装時における作業性の維持が同時に実現できる。
【００４１】
更に、半導体チップ２５の直下にビアホールを配置することにより、半導体チップ２５の裏面電極を最短距離で外部に導出することができ、電気抵抗と熱抵抗を減少できるので、特に３端子素子の素子特性を改善することが出来る。
【図面の簡単な説明】
【図１】本発明を説明するための図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための斜視図である。
【図６】本発明を説明するための平面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための斜視図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための図である。

Claims (9)

  1. 絶縁基板と、該絶縁基板の表面において該絶縁基板の端面から後退するとともに一部が該絶縁基板の端面に達するように形成したアイランド部と、前記アイランド部の表面に固着し該アイランド部と電気的に接続する半導体チップと、前記絶縁基板の裏面側に該絶縁基板の端面から後退して形成した外部接続電極と、前記絶縁基板を貫通し且つ内部が導電材料にて充填されて前記アイランド部と前記外部接続電極とを電気的に接続するビアホールとを具備し、
    前記半導体チップは、該半導体チップの厚み方向に動作電流を流し、
    前記ビアホールが前記半導体チップの直下に配置されていることを特徴とする半導体装置。
  2. 前記ビアホールが長方形あるいは楕円形を有することを特徴とする請求項１記載の半導体装置。
  3. 前記ビアホールを複数個有することを特徴とする請求項１記載の半導体装置。
  4. 前記ビアホールが前記半導体チップと完全に重畳していることを特徴とする請求項１記載の半導体装置。
  5. 前記ビアホールが前記半導体チップと少なくとも５０％以上の面積割合で重畳していることを特徴とする請求項１記載の半導体装置。
  6. 前記ビアホールを複数個有し、前記外部接続電極が前記ビアホールの各々に対して設けられていることを特徴とする請求項１記載の半導体装置。
  7. 絶縁基板と、絶縁基板の表面において該絶縁基板の端面から後退するとともに一部が該絶縁基板の端面に達するように形成したアイランド部と、前記アイランド部の表面に固着し該アイランド部と電気的に接続する半導体チップと、前記アイランド部とは離間して前記絶縁基板の表面において該絶縁基板の端面から後退するとともに一部が該絶縁基板の端面に達するように形成した電極部と、前記絶縁基板の裏面側に該絶縁基板の端面から後退して形成した第１の外部接続電極と、同じく前記絶縁基板の裏面側に該絶縁基板の端面から後退して形成した第２の外部接続電極と、前記絶縁基板を貫通し且つ内部が導電材料にて充填されて前記アイランド部と前記外部接続電極とを電気的に接続する第１のビアホールと、同じく前記電極部と前記第２の外部接続電極とを接続する第２のビアホールと、前記半導体チップ表面の電極パッドと前記電極部とを接続するワイヤとを具備し、
    前記半導体チップは、該半導体チップの厚み方向に動作電流を流し、
    前記ワイヤが前記第２のビアホールの直上に固着されていることを特徴とする半導体装置。
  8. 絶縁基板と、絶縁基板の表面において該絶縁基板の端面から後退するとともに一部が該絶縁基板の端面に達するように形成したアイランド部と、前記アイランド部の表面に固着し該アイランド部と電気的に接続する半導体チップと、前記アイランド部とは離間して前記絶縁基板の表面において該絶縁基板の端面から後退するとともに一部が該絶縁基板の端面に達するように形成した電極部と、前記絶縁基板の裏面側に該絶縁基板の端面から後退して形成した第１の外部接続電極と、同じく前記絶縁基板の裏面側に該絶縁基板の端面から後退して形成した第２の外部接続電極と、前記絶縁基板を貫通し且つ内部が導電材料にて充填されて前記アイランド部と前記外部接続電極とを電気的に接続する第１のビアホールと、同じく前記電極部と前記第２の外部接続電極とを接続する第２のビアホールと、前記半導体チップ表面の電極パッドと前記電極部とを接続するワイヤとを具備し、
    前記半導体チップは、該半導体チップの厚み方向に動作電流を流し、
    前記第２のビアホールの大きさに対して前記第１のビアホールの大きさが大であることを特徴とする半導体装置。
  9. 前記第１のビアホールを複数個有し、その面積の総和が前記第２のビアホールの面積より大であることを特徴とする請求項８記載の半導体装置。
JP05073699A 1999-02-26 1999-02-26 半導体装置 Expired - Fee Related JP4165952B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP05073699A JP4165952B2 (ja) 1999-02-26 1999-02-26 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05073699A JP4165952B2 (ja) 1999-02-26 1999-02-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2000252382A JP2000252382A (ja) 2000-09-14
JP4165952B2 true JP4165952B2 (ja) 2008-10-15

Family

ID=12867140

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05073699A Expired - Fee Related JP4165952B2 (ja) 1999-02-26 1999-02-26 半導体装置

Country Status (1)

Country Link
JP (1) JP4165952B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10158185B4 (de) * 2000-12-20 2005-08-11 Semikron Elektronik Gmbh Leistungshalbleitermodul mit hoher Isolationsfestigkeit
JP6842270B2 (ja) * 2016-10-05 2021-03-17 ローム株式会社 半導体装置
US11562702B2 (en) * 2020-03-31 2023-01-24 Sharp Kabushiki Kaisha Dimming unit, and liquid crystal display device

Also Published As

Publication number Publication date
JP2000252382A (ja) 2000-09-14

Similar Documents

Publication Publication Date Title
JP3819574B2 (ja) 半導体装置の製造方法
US9824949B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US9589869B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US6271060B1 (en) Process of fabricating a chip scale surface mount package for semiconductor device
US20010009301A1 (en) Semiconductor devices having different package sizes made by using common parts
CN101556946B (zh) 形成半导体封装件的方法及其结构
KR20090052688A (ko) 전력 소자 패키지 및 그 제조 방법
JP3877409B2 (ja) 半導体装置の製造方法
JP3877453B2 (ja) 半導体装置の製造方法
JP4803855B2 (ja) 半導体装置の製造方法
JP3877410B2 (ja) 半導体装置の製造方法
JP4073098B2 (ja) 半導体装置の製造方法
JP4165952B2 (ja) 半導体装置
JP3877405B2 (ja) 半導体装置の製造方法
JP3744771B2 (ja) 半導体装置の製造方法
JP3203228B2 (ja) 半導体装置とその製造方法
CN114981940A (zh) 在坚固的封装衬底中具有分割裸片垫的经封装电子装置
JP2003046053A (ja) 半導体装置およびその製造方法
JP3744772B2 (ja) 半導体装置の製造方法
JP4723776B2 (ja) 半導体装置の製造方法
JP4162303B2 (ja) 半導体装置の製造方法
JP2001185646A (ja) 半導体装置
JP2002050720A (ja) 半導体装置の製造方法
JP4711483B2 (ja) 半導体装置の製造方法
JP2001196493A (ja) 半導体装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070724

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070921

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080312

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080324

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080701

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080729

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120808

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130808

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees