JP4711483B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は半導体装置の製造方法、特にパッケージ外形を超小型で薄型に形成できる微小チップを収容する樹脂封止型の半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来の半導体装置の組立工程においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによって半導体チップを封止し、リードフレームを切断して個々の半導体装置毎に分離するという工程が行われている。この製造方法によって得れらる半導体装置は、図10に示したように、半導体チップ1の周囲を樹脂層2で被覆し、該樹脂層2の側部から外部接続用のリード端子3を導出した構造になる(例えば特開平05−129473号)。
【0003】
この実装方法は、樹脂層2の外側にリード端子3が突出すること、リードフレームの加工精度の問題や金型との位置あわせ精度の問題により、外形寸法とその実装面積の縮小化には限界が見えていた。
【0004】
近年、外形寸法を半導体チップサイズと同等あるいは近似した寸法にまで縮小する事が可能な、ウェハスケールCSP(チップサイズパッケージ)が注目され始めている。これは、図11(A)を参照して、半導体ウェハ11に各種拡散などの前処理を施して多数の半導体チップ12を形成し、図11(B)に示したように半導体ウェハ11の上部を樹脂層13で被覆すると共に樹脂層13表面に外部接続用の電極14を導出し、その後半導体ウェハ11のダイシングラインに沿って半導体チップ11を分割して、図11(C)に示したような完成品としたものである。樹脂層13は半導体チップ12の表面(裏面を被覆する場合もある)を被覆するだけであり、半導体チップ12の側壁にはシリコン基板が露出する。電極14は樹脂層13下部に形成された集積回路網と電気的に接続されており、実装基板上に形成した導電パターンに対して電極14を対向接着することによりこの半導体装置の実装が実現する。
【0005】
斯かる半導体装置は、装置のパッケージサイズが半導体チップのチップサイズと同等であり、実装基板に対しても対向接着で済むので、実装占有面積を大幅に減らすことが出来る利点を有する。また、後工程に拘わるコストを大幅に減じることが出来る利点を有するものである。(例えば、特開平9−64049号)
しかしながら、チップサイズが10数mm角にも及ぶLSIチップであればその寸法内に多数個の電極を配置することが可能であるものの、例えばチップサイズが1mm角に満たない程度のトランジスタチップ等では、この寸法内に複数個の電極を配置することは物理的に無理があるし、実現したとしても実装が困難である欠点がある。
【0006】
そこで、チップサイズが1mm角に満たない程度のチップでは図12(A)〜(F)に示すように実装されている。
【0007】
まず図12(A)において、セラミックやガラスエポキシ等からなる絶縁基板21を用意し、それらが1枚あるいは数枚重ね合わされて、板厚が250〜350μmと製造工程における機械的強度を維持し得る厚みと、長辺×短辺が1.0mm×0.8mm程度の矩形形状を有している。この絶縁基板21には半導体チップの搭載部分が500個以上と多数形成され、その1個を示したのが図12である。
【0008】
次に図12(B)に示すように、この絶縁基板21にはこれを貫通する、円形の第1のビアホール30と第2のビアホール31a、31bが形成される。形成方法はレーザー光による方法が簡便であるが、少なくとも1個の搭載部に3個は必要である。
【0009】
更に図12(C)に示すように、各ビアホール30、31a、31bの内部はタングステンなどの導電材料34によって埋設される。素材としては、電気的導電性と熱伝導性に優れた素材で埋設する。
【0010】
図12(D)に示すように、絶縁基板21の表面には、タングステン等の金属ペーストの印刷と、電解メッキ法による前記金属ペースト上への金メッキによって導電パターンを形成し、アイランド部22と電極部23a、23bとを形成している。また絶縁基板21の裏面には、同様にタングステン等の金属ペーストの印刷と、電解メッキ法による前記金属ペースト上への金メッキによって第1の外部接続電極28と第2の外部接続電極29a、29bが形成される。従って、ビアホール30、31a、31bによって、アイランド部22と第1の外部接続電極28とを、電極部23a、23bと第2の外部接続電極29a、29bとを、各々電気接続する。第1の外部接続電極28が例えばコレクタ電極となり、第2の外部接続電極29a、29bが例えばベース、エミッタ電極となる。
【0011】
更に図12(E)に示すように、アイランド部22の上には、Agペーストなどの導電性接着剤24によって半導体チップ25が固着される。半導体チップ25の表面にはアルミ電極パッド26が形成され、電極パッド26と電極部23a、23bとが、ボンディングワイヤ27によって電気接続される。電極パッド26側に1stボンド、電極部23側に2ndボンドが打たれる。ボンディングワイヤ27として20μm〜23μmφの金線を用い、ボールボンディングすると、アルミ電極パッド26から約150μmのループの高さhとなる。バイポーラトランジスタで有れば、電極部23a、23bはエミッタとベースに対応し、パワーMOSFETで有れば、ソースとゲートに対応する。
【0012】
更に図12(F)に示すように、絶縁基板21の上方には、半導体チップ25とボンディングワイヤ27を封止する樹脂層32で被覆される。樹脂層32は絶縁基板21と共にパッケージ外形を構成する。パッケージの周囲4側面は樹脂層32と絶縁基板21の切断面で形成され、パッケージの上面は平坦化した樹脂層32の表面、パッケージの下面は絶縁基板21の裏面側で形成される。なお絶縁基板21の裏面には第1の外部接続電極28と第2の外部接続電極29a、29bとが露出され、プリント基板等への実装する際にはんだ付けされる。
【0013】
図13(A)(B)(C)に完成した半導体装置を示す。(A)は平面図、(B)は断面図、(C)は裏面図である。図12とビアホールの位置が不一致となっているが、図12は説明上便宜的に実際の位置(図13)と異なっている。図中、21はセラミックやガラスエポキシ等からなる絶縁基板である。絶縁基板21の表面には、アイランド部22と電極部23a、23bとを形成している。アイランド部22の上には、Agペーストなどの導電性接着剤24によって半導体チップ25が固着されている。半導体チップ25の表面にはアルミ電極パッド26が形成され、電極パッド26と電極部23a、23bとが、ボンディングワイヤ27によって電気接続される。ボンディングワイヤ27として20μm〜23μmφの金線を用い、ボールボンディングすると、アルミ電極パッド26から約150μmのループの高さhとなる。前記絶縁基板21の裏面側には、同じく金属ペーストと金メッキ層によって第1の外部接続電極28と第2の外部接続電極29a、29bが形成される。絶縁基板21にはこれを貫通する、円形の第1のビアホール30と第2のビアホール31a、31bが形成され、各ビアホール30、31a、31bの内部はタングステンなどの導電材料34によって埋設される。該ビアホール30、31a、31bによって、アイランド部22と第1の外部接続電極28とを、電極部23a、23bと第2の外部接続電極29a、29bとを、各々電気接続する。第1の外部接続電極28が例えばコレクタ電極となり、第2の外部接続電極29a、29bが例えばベース、エミッタ電極となる。
【0014】
絶縁基板21の上方は、半導体チップ25とボンディングワイヤ27とを封止する樹脂層32で被覆される。樹脂層32は絶縁基板21と共にパッケージ外形を構成する。パッケージの周囲4側面は樹脂層32と絶縁基板21の切断面で形成され、パッケージの上面は平坦化した樹脂層32の表面、パッケージの下面は絶縁基板21の裏面側で形成される。
【0015】
【発明が解決しようとする課題】
しかしながら上述した実装方法においていろいろな問題点がある。第1に、両面の電極等を接続するために、絶縁基板を貫通するビアホールが不可欠であり、またこのビアホール内を金属ペーストで充填するため作業性で極めて悪く、コスト高の原因となる。この加工精度も0.15mm程度が限界であるので、更なる小型化の障害となっている。第2に各電極をタングステン等の高価な金属ペーストを用いているので、工程数も多く且つ高温の金属ペーストの焼成も必要となりローコストの製造方法とは言えない。第3に絶縁基板がビアホールの形成や各電極の金属ペーストで形成するので、その工程を実施するために機械的強度を維持する必要があり、0.25mmから0.35mmは必要であるために薄型化の阻害要因となっている。第4にボンディングワイヤのループが約150μmと高いので樹脂層もこれを覆う厚さになるために薄くできない等々の多くの問題点が発生している。
【0016】
【課題を解決するための手段】
本発明は上述した種々の問題点に鑑みてなされたもであり、第1の導電箔と、熱可塑性樹脂フィルムと、導電材を所望の位置に付着した第2の導電箔とを熱圧着して前記導電材を前記熱可塑性樹脂フィルムを貫通させて前記第1および第2の導電箔を電気的に接続する支持基板を形成する工程と、
前記第1の導電箔で固着電極および取り出し電極を形成し、前記第2の導電箔で前記固着電極および取り出し電極に対応し前記導電材で電気的に接続された接続電極を形成する工程と、
前記固着電極に導電ペーストを用いて半導体素子を固着する工程と、
前記半導体素子の電極と前記取り出し電極をウエッジボンドによりボンディング接続する工程と、
前記接続電極を露出して全体を絶縁樹脂で被覆する工程とを備えることを特徴とする。
【0017】
【発明の実施の形態】
本発明の半導体装置の製造方法の一実施例を図1から図9を参照して説明する。
【0018】
第1工程:図1(A)(B)(C)参照
本工程ではまず支持基板50を形成することにある。図1(A)に示すように、第1の導電箔52、熱可塑性樹脂から成るフィルム51および第2の導電箔53を準備する。第1および第2の導電箔52,53は安価で電気抵抗の低い銅箔が適しており、12μm厚で熱可塑性樹脂から成るフィルム51との当接面を凹凸に粗面化して固着強度を高めるようにしている。熱可塑性樹脂51としては液晶ポリマーが最適であり、本実施例では全芳香族ポリエステル系液晶ポリマー(商品名ベクトラ)OC−42を用いた。この全芳香族ポリエステル系液晶ポリマーは物性的特性として、融点が325℃、はんだ耐熱性は320℃であり、十分に半導体素子の実装基板として使用できる。これは例えばガラスエポキシ基板のはんだ耐熱性が260℃であることからも容易に分かる。第2の導電箔53表面には導電材57である銀ぺーストを所定の位置にスクリーン印刷して熱可塑性樹脂フィルム51を貫通する高さ(例えば50μm以上)に尖ったバンプ80を予め形成しておく。
【0019】
第1および第2の導電箔52,53と熱可塑性樹脂フィルム51は最初は幅1mのロール状で供給され、多数の支持基板50を形成した後に個別の支持基板50に分離される。この個別の支持基板50が図9に示すものであり、この個別の支持基板50にも24行24列に576個の半導体素子の搭載部70が形成されることになる。
【0020】
次に、図1(B)に示すように第1の導電箔52、熱可塑性樹脂フィルム51および第2の導電箔53を熱圧着して一体化された支持基板50を形成する。この熱圧着時に熱可塑性樹脂フィルム51は加熱されて軟化するので、第2の導電箔53に付着された導電材57となるバンプ80は熱可塑性樹脂フィルム51を貫通し第1の導電箔52まで到達する。
【0021】
熱可塑性樹脂フィルム51として液晶ポリマーを用いた場合は、加熱温度300℃、圧着圧力4.4〜8.7kPaで真空熱圧着を行う。このとき液晶ポリマーはガラス転移点である310℃に近くかなり軟化しているので、導電ペーストで形成された先端が尖ったバンプ80がこの液晶ポリマーを貫通する。なおこのときに接着剤は使用していない。
【0022】
更に、図1(C)に示すように熱圧着を完了すると、第1の導電箔52、熱可塑性樹脂フィルム51、第2の導電箔53は密着して一体化されるので、導電ペーストよりなるバンプ80も潰されて0.15mmの径の柱状の導電材57を形成する。
【0023】
図7に本発明の熱可塑性樹脂フィルム51として用いた全芳香族ポリエステル系液晶ポリマー(商品名ベクトラ)OC−42の動的弾性率を示す。全芳香族ポリエステル系液晶ポリマー(商品名ベクトラ)OC−42のガラス転移点の温度は310℃であるが、270℃を超えると動的弾性率が著しく落ちることが分かる。従って各工程の熱処理温度は270℃以下で行えば、軟化による組立の障害があまり発生しない。
【0024】
第2工程:図2(A)(B)参照
斯かる支持基板50の両主面は第1および第2の導電箔52,53で被覆されている。図2(A)示すように、この第1の導電箔52上には所定の形状の固着電極54、取り出し電極55上を覆うようにレジスト膜81を付着し、第2の導電箔53上にも所定の形状の第1および第2の接続電極56、56a、56b上を覆うようにレジスト膜81を付着する。レジスト膜81としては液状のレジスト材料をスピンコートして感光現像しても良いし、フィルム状のレジスト材料を貼り付けて感光現像しても良い。
【0025】
続いてレジスト膜81をマスクとして第1および第2の導電箔52,53を塩化第2鉄溶液を用いて化学的にエッチングして、第1の導電箔52で固着電極54、取り出し電極55a、55bを形成し、第2の導電箔53で第1および第2の接続電極56、56a、56bを形成する。これらの電極の具体的な形状は後で図9(A)(B)を参照して説明するので、その部分を参照されたい。これらの電極は全てが連結電極72,73や導電材57で電気的に接続されているので、電解メッキによりこれらの電極上に金メッキの下地となるニッケルメッキ層(5μm以上)とその上に金メッキ層(0.5μm以上)を形成している。
【0026】
なお、上述した第1および第2の工程で形成される支持基板50は別の場所で生産したものを予め準備しておけば、組み立て工程を短縮でき効率的である。
【0027】
第3工程:図3参照
上述したように各電極を形成した支持基板50の各搭載部70(図9参照)毎に、半導体チップ58をダイボンドする。半導体チップ58は固着電極54表面にAgペーストなどの導電ペースト59によって固着される。導電ペースト59は個別の支持基板50の固着電極54上にスクリーン印刷で付着された後、半導体チップ58を載置して、還元雰囲気中の電気炉内で熱可塑性樹脂フィルムのガラス転移点310℃以下の約150℃の温度で約30分間硬化させる。
【0028】
また本工程で、固着電極54は第1の接続電極56と半分程度重なって形成されているが、半導体チップ58の約半分以上が第1の接続電極56と重なって固着電極54に上に固着され、かつ2個の導電材57と重なるように固着することによりボンディング時に半導体チップ58の上下の沈みを抑えることができボンディング細線のループ形状を安定化できる。さらに望ましくは半導体チップ58の電極60を第1の接続電極56上に位置するようにするとボンディング時の半導体チップ58の上下の沈みを除去できる。
【0029】
第4工程:図4参照
半導体チップ58の電極パッド60と取り出し電極55a、55bとを各々金などのボンディングワイヤ61で接続する。このボンディングワイヤ61はキャピラリーチップに60kHZの超音波振動を与えて加熱することなくウエッジボンディングにより電極パッド60に圧着される。その後ボンディングワイヤ61を水平方向に延在させて、他端を取り出し電極55a、55bに同様に超音波振動により圧着する。このウエッジボンデイングの採用により常温でのボンディングワイヤ61の接続が可能となり、熱可塑性樹脂フィルム51が加熱により軟化することが無くなり、熱可塑性樹脂フィルム51の軟質性の障害を完全にクリアできる。なお熱可塑性樹脂フィルム51は常温でもセラミックやガラスエポキシ基板に比べて軟質であるので、第2の接続電極56a、56bと重なる取り出し電極55a、55b上にボンディングをすることにより両導電箔を形成する銅箔の堅さを利用すると良い。更に第2接続電極56a、56bと導電材57および取り出し電極55a、55bが重なる部分にボンディングすると、ウエッジボンデイングの際の超音波振動のエネルギーの発散を最小限に抑えられる。
【0030】
第5工程:図5(A)(B)参照
支持基板50の各載置部70に半導体チップ58のダイボンドとボンディング細線61による接続が終了すると、絶縁樹脂62により全体のモールドを行う。本工程では支持基板50の裏面に露出する接続電極56、56a、56bを除き、半導体チップ58、固着電極54、取り出し電極55a、55bおよびボンディング細線61をエポキシ系樹脂62でトランスファーモールドする。
【0031】
すなわち、図5(A)に示すように、支持基板50をモールド金型90、91内に配置する。モールド下金型91に支持基板50を当接させ、モールド上金型90で形成されるキャビティ92内に各載置部70に固着された半導体チップ58を配置する。続いてモールド下金型91に設けたランナー93からゲート94を介してエポキシ樹脂をキャビティ92内に圧入して、すべての半導体チップ58を共通の絶縁樹脂層62で被覆する。このトランスファーモールドは熱可塑性樹脂フィルム51のガラス転移点温度(310℃)以下の約180℃で行う。このとき支持基板50はエポキシ樹脂の圧入によりモールド下金型91に押し付けられ、熱可塑性樹脂フィルム51が軟化しても反るような問題は生じない。この工程では、絶縁樹脂層62の表面が少なくとも半導体チップ58およびボンディング細線61の上端までを覆うように支持基板50から0.3〜0.5mmの高さに設計される。
【0032】
更に図5(B)に示すように、モールド金型90、91より取り出し冷却した後、搭載部70毎に絶縁樹脂層62と支持基板50を切断して各々の半導体素子に分離する。切断にはダイシング装置を用い、ダイシングライン71に沿って絶縁樹脂層62と支持基板50とをダイシングブレード85で同時に切断することにより、搭載部70毎に分割した半導体装置を形成する。この工程で切断された接続部72,73(図8(A)参照)の残りが、図8で示した接続部72、73ある。ダイシング工程においては支持基板50の裏面側にブルーシート(たとえば、商品名:UVシート、リンテック株式会社製)を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。
【0033】
図6は、上述の工程によって形成され、スクライブにより個別に分離された各半導体素子を示す斜視図である。本発明の製造方法で完成された半導体装置を図8および図9を参照して説明する。 図8は、本発明の完成された個別の半導体装置を説明する図であり、(A)が平面図、(B)が断面図、(C)が裏面図である。図9は、本発明に用いる支持基板を説明する図であり、(A)が平面図、(B)が裏面図である。
【0034】
支持基板50は、熱可塑性樹脂のフィルム51の両面に2枚の導電箔52,53(図3参照)を熱圧着して形成されている。熱可塑性樹脂は加熱することにより軟化して二次加工が容易であり、従来用いていたセラミックスやガラスエポキシの硬質基板よりはるかに扱いやすくなる。熱可塑性樹脂としては液晶ポリマーが最適であり、本実施例では全芳香族ポリエステル系液晶ポリマー(商品名ベクトラ)を用いた。この全芳香族ポリエステル系液晶ポリマーは物性的特性として、融点が325℃、はんだ耐熱性は320℃であり、十分に半導体素子の実装基板として使用できる。これは例えばガラスエポキシ基板のはんだ耐熱性が260℃であることからも容易に分かる。
【0035】
熱可塑性樹脂フィルム51の両面にはこの樹脂フィルムで離間されかつ電気的に絶縁された2枚の導電箔52,53が圧着されている。この導電箔としては安価で電気的抵抗の小さい銅箔が最適である。具体的には50μmの厚みの熱可塑性樹脂フィルム51の両面に各々12μmの厚みの銅箔52,53が圧着されている。一方の導電箔52はエッチングされて所望形状のパターンに加工され、固着電極54と取り出し電極55a、55bを形成する。固着電極54は少なくとも半導体チップ58が載置できる大きさと形状を有しており、この固着電極54に隣接して少し離間して取り出し電極55a、55bが複数個形成されている。他方の導電箔53もエッチングされて所望形状のパターンに加工され、固着電極54と取り出し電極55a、55bと対向する位置に接続電極56、56a、56bを形成する。接続電極56、56a、56bはプリント基板にはんだ付けできる大きさに形成され、はんだ付けの際にはんだブリッジが形成されないように離間され、対応する固着電極54および取り出し電極55a、55bよりは小さく形成される。なお固着電極54、取り出し電極55a、55bおよび接続電極56、56a、56bは電解メッキによりその表面をニッケルメッキ層と金メッキ層で被覆されており、導電ペーストとの接触抵抗を減少させ、またボンディング細線の固着を可能にしている。
【0036】
導電材57は一方の導電箔52で形成された固着電極54、取り出し電極55a、55bと他方の導電箔53で形成された対応する接続電極56、56a、56bとを接続している。導電材57としては銀ペーストを用い、熱可塑性樹脂51を加熱して軟化させて導電材57を貫通させている。従って予めビアホールを設ける必要が無くなる。導電材57を貫通させる位置は図1(A)(C)に破線丸印で示すように、固着電極54では取り出し電極55a、55bと離れた側の上下両端近くに2個設け、取り出し電極55a、55bではほぼ中央部に1個形成している。
【0037】
半導体チップ58は固着電極54上にAgペーストなどの導電ペースト59により固着されている。半導体チップ58としては、バイポーラトランジスタ、パワーMOSFET等の3端子素子又はダイオードなどの2端子素子が形成されているウエファーから供給される。半導体チップ58自体は、N+/N型構造のように、裏面側に高濃度不純物層を有しており、該高濃度層を介して、ダイオード素子で有ればアノード又はカソードの一方の端子を、バイポーラ型トランジスタで有ればコレクタ端子を、パワーMOSFETで有ればドレイン端子を導出する構造を有しているので、この高濃度層が導電ペースト59を介して固着電極54にオーミック接続される。
【0038】
半導体チップ58の表面にはアルミ電極パッド60が形成され、電極パッド60と取り出し電極55a、55bとが、金線ボンディングワイヤ61によって電気接続される。電極パッド60側に1stボンド、取り出し電極55a、55b側に2ndボンドが打たれる。この金線ボンディングワイヤ61はウエッジボンディングでアルミ電極パッド60に固着されるので、金線ボンディングワイヤ61はより水平方向に低くループを形成でき、このループの高さhは20μm〜23μmφの金線を用いた場合高々30μm〜50μmとなる。これは前述したボールボンディングのループの高さ約150μmと比較しても1/5以下に抑えることができる。バイポーラトランジスタで有れば、取り出し電極55a、55bはエミッタとベースに対応し、パワーMOSFETで有れば、ソースとゲートに対応する。
【0039】
支持基板50の上面は、半導体チップ58、固着電極54、取り付け電極55a、55bおよびボンディングワイヤ61とを被覆する絶縁樹脂62で封止される。絶縁樹脂62は支持基板51と共にパッケージ外形を構成する。パッケージの周囲4側面は絶縁樹脂62と支持基板51の切断面で形成され、パッケージの上面は平坦化した絶縁樹脂層62の表面、パッケージの下面は支持基板50の裏面側で形成される。絶縁樹脂62は一般的に用いられるエポキシ樹脂を用いる。
【0040】
次に、図9を参照して支持基板51の上面に一方の導電箔52から形成される固着電極54および取り出し電極55a、55bと、裏面に他方の導電箔53から形成される接続電極56、56a、56bの関係を説明する。
【0041】
点線で囲んだ各搭載部70は、例えば長辺×短辺が0.8mm×0.8mmの正方形形状を有しており、これらは互いに20〜50μmの間隔を隔てて24行24列の行列上に縦横に配置されている。前記間隔は後の工程でのダイシングライン71となる。導電パターンは、各搭載部70内において固着電極54と取り出し電極55a、55bを形成し、これらのパターンは各搭載部70内において同一形状である。
【0042】
固着電極54からは2本の連結部72が連続したパターンで延長される。これらの線幅は固着電極54よりも狭い線幅で、例えば0.075mmの線幅で延在する。連結部72はダイシングライン71を超えて隣の搭載部70の取り出し電極55a、55bに連結するまで延在する。更に、固着電極54から上下方向に連結部73が、連結部72とは直行する方向に延在され、ダイシングライン71を越えて隣の搭載部70の固着電極54に連結するまで延在される。連結部73は更に、搭載部70周囲を取り囲む共通連結部74に連結され、各搭載部70の固着電極54と取り出し電極55a、55bとを電気的に共通接続する。
【0043】
支持基板50の裏面側には、第1と第2の接続電極56、56a、56bを形成する。これらの接続電極56、56a、56bは、搭載部70の端から0.05〜0.1mm程度後退されたパターンで形成されている。両導電箔52,53を離間する熱可塑性樹脂51は丸印で図示する位置で導電材57で貫通されて電気的接続をされている。具体的には固着電極54と第1の接続電極56は上下に2個設けた導電材57で接続され、各々の取り出し電極55a、55bは第2の接続電極56a、56bとその中央部に設けた導電材57で接続されている。従って各電極は導電材57を介して、支持基板50表面側の共通連結部74に接続される。従って、ダイシング後にそれぞれが細い連結部72、73を切断されることで個々の電極として機能する。全パターンが電気的に共通接続されるので、電解メッキ法により各電極表面をニッケルメッキ層および金メッキ層で被覆することが可能となる。
【0044】
熱可塑性樹脂51はセラミックやガラスエポキシ基板に比較すると軟質であるので、ボンディングする際にボンディング圧力が発散する欠点がある。これを防止するために取り出し電極55a、55bと第2の接続電極56a、56bはほぼ重なるように配置され、少なくとも両電極が重なる位置の取り出し電極55a、55b上にボンディング細線をボンディングすることが望ましく、更には両電極と導電材57とが重なる取り出し電極55a、55bの中央にボンディング細線をボンディングすることがより望ましい。また固着電極54は第1の接続電極56と半分程度重なって形成されているが、半導体チップの約半分以上が第1の接続電極56と重なって固着電極54に上に固着され、かつ2個の導電材57と重なるように固着することによりボンディング時に半導体チップの上下の沈みを抑えることができボンディング細線のループ形状を安定化できる。さらに望ましくは半導体チップ58の電極60を第1の接続電極56上に位置するようにするとボンディング時の半導体チップの上下の沈みを除去できる。
【0045】
上述した本発明による半導体装置は両導電箔の離間材料として熱可塑性樹脂フィルム51を利用していることにより、熱可塑性に起因する軟質性の障害を取り除くことが重要である。しかし熱可塑性樹脂フィルム51として液晶ポリマーを用いることによる数々の利点も有している。電気特性では、誘電率において1MHz(20℃、96H、65%RH)で3.0,1GHzで2.9であり、ガラスエポキシ基板で誘電率が1MHzで4.7〜5.0と比較するとかなり優れている。また表面抵抗は14×1013Ωであり、ポリイミド樹脂の1.1×1013Ωと比較しても大幅に絶縁性が高い。これらから本発明の支持基板50は極めて高周波領域での特性が良好であることが明らかである。更に耐折性についてはJIS C5016評価規格でR=0.38mmで44回もあり、同一条件でポリイミド樹脂は33回と比較すれば細線の断線が少ない。更に吸水率0.04%であり、湿度下での絶縁性は良好であり、ガスバリヤー性も高く、ノンハロゲン、スルーホールメッキレスと環境調和も優れている。
【0046】
【発明の効果】
本発明によれば、第1に、2枚の導電箔52,53の他方の導電箔に予め導電ペーストのバンプ80を形成し、その間に熱可塑性樹脂フィルム51を挟んで熱圧着するだけで導電材57を形成できるので、両面の電極等を接続するためのビアホールが不要となり、またこのビアホール内に金属ペーストで充填する必要も無くなるので作業性で極めて良く、ローコストの製造方法を実現できる。またこの加工精度もバンプ80のスクリーン印刷の精度で決められるので、小型化の要求にも十分に対応できる。
【0047】
第2に各電極は導電箔、特に銅箔のエッチングで形成できるので、タングステン等の高価な金属ペーストを用いている必要もなく、工程数も短縮でき且つ高温の金属ペーストの焼成も不要となりローコストの製造方法を提供できる。
【0048】
第3に支持基板50は高々75μmの厚みで形成でき、薄型化の要望も十分に満足される。更にボンディングワイヤ61をウエッジボンディングで固着するので、加熱工程を省くことができ、且つループの高さhを従来よりも1/5以下に低く抑えられ、この結果、絶縁樹脂層62の厚みも支持基板50を含めて0.3mmにでき、極めて薄型の半導体装置の製造方法を提供できる。
【0049】
第4に熱可塑性樹脂フィルム51の持つ軟質性は各工程の熱処理温度をガラス転移点温度310℃以下で行うことにより、組立上の障害を除去できる。特にウエッジボンディングを採用することにより、ボールボンディングのような加熱工程を省けるので、熱可塑性樹脂フィルム51の軟質性をカバーできる。
【0050】
第5に導電箔52,53として銅箔を用いると電気抵抗も低くでき、飽和オン抵抗も大幅に改善できる。
【0051】
第6に2枚の導電箔52,53の層間絶縁膜として熱可塑性樹脂フィルム51を用いているので、ビアホールの形成やスルーホールメッキ等を不要にでき、導電材57を熱可塑性樹脂フィルム51を熱圧着時に貫通させるだけで両導電箔52,53で形成した各電極を電気的に接続できる極めて簡単な実装を提供できる。このためにノンハロゲン、スルーホールめっきレスで極めて環境に優しい実装構造となる。
【0052】
第7に本発明の支持基板50は銅箔が約12μm、熱可塑性樹脂フィルム51が約50μmで形成されるので、全体では厚みが高々75μmにでき、従来のセラミック基板の厚みがセラミックだけで0.25mmから0.35mmもあり、約1/5に薄型化できる利点を有する。このため完成された半導体装置の薄型化にも大いに貢献でき、1mm角以下の極めて微細なトランジスタチップ等の実装方法には最適である。
【0053】
第8に本発明で用いた熱可塑性樹脂フィルム51は、高周波領域における誘電率はポリイミド樹脂と同じであり、また表面抵抗はガラスエポキシ基板と同等であり、良好な高周波特性を得られる。
【0054】
第9に本発明で用いた熱可塑性樹脂フィルム51は、熱可塑性による軟質さを有しているので、ポリイミド樹脂以上に耐折性に優れているので、微細幅の配線でも断線する確率が極めて低く、各電極の微細化に最適である。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法を説明する図である。
【図2】本発明の半導体装置の製造方法を説明する図である。
【図3】本発明の半導体装置の製造方法を説明する図である。
【図4】本発明の半導体装置の製造方法を説明する図である。
【図5】本発明の半導体装置の製造方法を説明する図である。
【図6】本発明の半導体装置の製造方法により完成された半導体装置を説明する斜視図 である。
【図7】本発明の半導体装置の製造方法に用いる熱可塑性樹脂フィルムの特性を説明す る図である。
【図8】発明の半導体装置の製造方法により完成された半導体装置を説明する図である。
【図9】本発明の半導体装置の製造方法に用いる支持基板を説明する図である。
【図10】従来の半導体装置を説明する図である。
【図11】従来の半導体装置を説明する図である。
【図12】従来の半導体装置の製造方法を説明する図である。
【図13】従来の半導体装置を説明する図である。

Claims (4)

  1. 全芳香族ポリエステル系液晶ポリマーから成る熱可塑性樹脂フィルムには、上面に固着電極および取り出し電極を有し、裏面には前記固着電極または前記取り出し電極と電気的に接続された複数の接続電極を有する搭載部が縦横に並んだ支持基板を用意し、
    前記固着電極に設けられたAgペーストに半導体チップを載置し、前記熱可塑性樹脂のガラス転移点以下で前記Agペーストを硬化させて固着し、前記半導体チップ表面の電極パッドと前記取り出し電極をウエッジボンディングによる金属細線を介して電気的に接続し、
    前記半導体チップが設けられた前記支持基板をモールド金型の下金型に設け、前記縦横に並んだ前記搭載部をキャビティ内に配置し、前記キャビティ内に圧入されるエポキシ樹脂で前記支持基板を押し付けながら封止し、
    前記モールド金型から取り出し、前記搭載部毎に前記エポキシ樹脂と前記支持基板をダイシングして、前記搭載部毎に分割した事を特徴とする半導体装置の製造方法。
  2. 前記封止は、トランスファーモールドから成り、前記熱可塑性樹脂のガラス転移温度以下で圧入される請求項1に記載の半導体装置の製造方法。
  3. 前記固着電極、前記取り出し電極および前記接続電極の上面は、Ni膜が設けられ、前記Ni膜の上面にはAu膜が設けられる請求項1または請求項2に記載の半導体装置の製造方法。
  4. 前記半導体チップの半分以上が、前記固着電極と電気的に接続されて裏側に位置する第1の接続電極と重なって設けられる請求項3に記載の半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5027598B2 (ja) * 2007-09-10 2012-09-19 京セラケミカル株式会社 接着剤組成物およびそれを用いた半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335528A (ja) * 1997-06-02 1998-12-18 Yamaichi Electron Co Ltd 半導体パッケージおよび半導体パッケージの製造方法
JPH11265964A (ja) * 1998-03-17 1999-09-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JPH11297246A (ja) * 1998-04-14 1999-10-29 Ise Electronics Corp 蛍光表示管

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3516965B2 (ja) * 1993-09-09 2004-04-05 株式会社東芝 プリント配線板
JP3437709B2 (ja) * 1996-04-16 2003-08-18 株式会社東芝 立体配線型光結合装置及び反射型光結合装置
JP3497330B2 (ja) * 1996-09-30 2004-02-16 シャープ株式会社 側面発光型ledランプ及びこれを搭載した携帯電話
CN1237274A (zh) * 1996-10-08 1999-12-01 日立化成工业株式会社 半导体装置、半导体芯片装载用基板、它们的制造方法、粘合剂和双面粘合膜
JP3813327B2 (ja) * 1997-09-26 2006-08-23 三洋電機株式会社 半導体装置の製造方法
JPH11289165A (ja) * 1998-04-03 1999-10-19 Toshiba Corp 多層配線基板およびその製造方法
JP3269025B2 (ja) * 1998-04-16 2002-03-25 三洋電機株式会社 半導体装置とその製造方法
JP2000294905A (ja) * 1999-04-09 2000-10-20 Yamaichi Electronics Co Ltd パッケージ用配線板の製造方法
JP2001185646A (ja) * 1999-12-24 2001-07-06 Sanyo Electric Co Ltd 半導体装置
JP2001196400A (ja) * 2000-01-11 2001-07-19 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001196493A (ja) * 2000-01-11 2001-07-19 Sanyo Electric Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335528A (ja) * 1997-06-02 1998-12-18 Yamaichi Electron Co Ltd 半導体パッケージおよび半導体パッケージの製造方法
JPH11265964A (ja) * 1998-03-17 1999-09-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JPH11297246A (ja) * 1998-04-14 1999-10-29 Ise Electronics Corp 蛍光表示管

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