JPH1022336A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH1022336A
JPH1022336A JP8170283A JP17028396A JPH1022336A JP H1022336 A JPH1022336 A JP H1022336A JP 8170283 A JP8170283 A JP 8170283A JP 17028396 A JP17028396 A JP 17028396A JP H1022336 A JPH1022336 A JP H1022336A
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substrate
active element
region
external connection
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Mamoru Ando
守 安藤
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 半導体装置の有効面積率を向上させる。 【解決手段】 半導体基板６０に能動素子が形成される
能動素子形成領域６１とその能動素子形成領域６１に隣
接し外部接続電極となる外部接続電極領域６３Ａ，６４
Ａとが配置される半導体装置の製造方法において、前記
能動素子形成領域６１にトランジスタ等の能動素子を形
成し、前記半導体基板６０の主面上に前記能動素子の接
続電極と前記外部接続電極領域６３Ａ、６４Ａとを電気
的に接続する配線パターン６７が形成された配線基板６
５を固着配置し、前記半導体基板の反主面からダイシン
グ処理を行い、少なくとも前記半導体基板を切断するス
リット孔８０を形成し、前記能動素子形成領域と前記外
部接続電極領域とを電気的に分離する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、半導体装置のチップ面積と、半導体装
置をプリント基板等の実装基板上に実装する実装面積と
の比率で表す実装有効面積率を向上させる半導体装置の
製造方法に関する。
【０００２】
【従来の技術】一般的にシリコン基板上にトランジスタ
素子が形成された半導体装置は、図７に示すような構成
が主に用いられる。１はシリコン基板、２はシリコン基
板１が実装される放熱板等のアイランド、３はリード端
子、及び４は封止用の樹脂モールドである。
【０００３】シリコン基板１１に形成されるトランジス
タ素子は、図８に示すように、例えば、Ｎ型シリコン基
板１１にコレクタ領域となるＮ型のエピタキシャル層１
２にボロン等のＰ型の不純物を拡散してベース領域１３
が形成され、そのベース領域１３内にリン等のＮ型の不
純物を拡散してエミッタ領域１４が形成される。シリコ
ン基板１１の表面にベース領域１３、エミッタ領域１４
の一部を露出させる開口部を有した絶縁膜１５が形成さ
れ、その露出されたベース領域１３、エミッタ領域１４
上にアルミニウム等の金属が蒸着されベース電極１６、
エミッタ電極１７が形成される。このような構成のトラ
ンジスタではシリコン基板がコレクタ電極１８となる。
【０００４】上記のように、トランジスタ素子が形成さ
れたシリコン基板１は、図９に示すように、銅ベースの
放熱板等のアイランド２に半田等のろう材５を介して固
着実装され、シリコン基板１の周辺に配置されたリード
端子３にトランジスタ素子のベース電極、エミッタ電極
とがそれぞれワイヤーボンディングによってワイヤーで
電気的に接続されている。コレクタ電極に接続されるリ
ード端子はアイランドと一体に形成されており、シリコ
ン基板をアイランド上に実装することで電気的に接続さ
れた後、エポキシ樹脂等の熱硬化型樹脂４によりトラン
スファーモールドによって、シリコン基板とリード端子
の一部を完全に被覆保護し、３端子構造の半導体装置が
提供される。
【０００５】
【発明が解決しようとする課題】樹脂モールドされた半
導体装置は、通常、ガラスエポキシ基板等の配線基板に
実装され、実装基板上に実装された他の半導体装置、回
路素子と電気的に接続され所定の回路動作を行うための
一部品として取り扱われる。図１０は、実装基板上に半
導体装置を実装したときの断面図を示し、２０は半導体
装置、２１、２３はベース又はエミッタ電極用のリード
端子、２２はコレクタ用のリード端子、３０は実装基板
である。
【０００６】実装基板３０上に半導体装置２０が実装さ
れる実装面積は、リード端子２１、２２、２３とそのリ
ード端子と接続される導電パッドで囲まれた領域によっ
て表される。実装面積は半導体装置２０内のシリコン基
板（半導体チップ）面積に比べ大きく、実際に機能を持
つ半導体チップの面積に比べ実装面積の殆どはモールド
樹脂、リード端子によって取られている。
【０００７】ここで、実際に機能を持つ半導体チップ面
積と実装面積との比率を有効面積率として考慮すると、
樹脂モールドされた半導体装置では有効面積率が極めて
低いことが確認されている。有効面積率が低いことは、
半導体装置２０を配線基板３０上の他の回路素子と接続
使用とする場合に、実装面積の殆どが機能を有する半導
体チップとは直接関係のないデッドスペースとなる。有
効面積率が小さいと上記したように、実装基板３０上で
デットスペースが大きくなり、実装基板３０の高密度小
型化の妨げとなる。
【０００８】特に、この問題はパッケージサイズが小さ
い半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格の
ＳＣ７５Ａ外形に搭載される半導体チップの最大サイズ
は、図７に示すように、０．４０mm×０．４０mmが最小
である。この半導体チップを金属リード端子とワイヤー
で接続し、樹脂モールドすると半導体装置の全体のサイ
ズは、１．６mm×１．６mmとなる。この半導体装置のチ
ップ面積は０．１６mmで、半導体装置を実装する実装面
積は半導体装置の面積とほぼ同様として考えて、２．５
６mmであるため、この半導体装置の有効面積率は約６．
２５％となり、実装面積の殆どが機能を持つ半導体チッ
プ面積と直接関係のないデットスペースとなっている。
【０００９】この有効面積率に関する問題は、特に、上
記したようにパッケージサイズが極めて小さい半導体装
置において顕著に現れるが、半導体チップを金属リード
端子でワイヤー接続し、樹脂モールドする、樹脂封止型
の半導体装置であっても同様に問題となる。近年の電子
機器、例えば、パーソナルコンピュータ、電子手帳等の
携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カ
メラ、液晶テレビ等において用いられる配線基板は、電
子機器本体の小型化に伴い、その内部に使用される実装
基板も高密度小型化の傾向にある。
【００１０】しかし、上記の先行技術の樹脂封止型の半
導体装置では、上述したように、半導体装置を実装する
実装面積にデットスペースが大きいため、実装基板の小
型化に限界があり、実装基板の小型化の妨げの一つの要
因となっていた。ところで、有効面積率を向上させる先
行技術として特開平３−２４８５５１号公報がある。こ
の先行技術について、図１１にもとずいて簡単に説明す
る。この先行技術は、樹脂モールド型半導体装置を実装
基板等に実装したときの実装面積をできるだけ小さくす
るために、半導体チップ４０のベース、エミッタ、及び
コレクタ電極と接続するリード端子４１、４２、４３を
樹脂モールド４４の側面より外側に導出させず、リード
端子４１、４２、４３を樹脂モールド４４側面と同一面
となるように形成することが記載されている。
【００１１】この構成によれば、リード端子４１、４
２、４３の先端部分が導出しない分だけ実装面積を小さ
くすることができ、有効面積率を若干向上させることは
できるが、デッドスペースの大きさはあまり改善されな
い。有効面積率を向上させるためには、半導体装置の半
導体チップ面積と実装面積とをほぼ同一にするこが条件
であり、樹脂モールド型の半導体装置では、この先行技
術の様に、リード端子の先端部を導出させなくても、モ
ールド樹脂の存在によって有効面積率を向上させること
は困難である。
【００１２】また、上記の半導体装置では、半導体チッ
プと接続するリード端子、モールド樹脂を必要不可欠と
するために、半導体チップとリード端子とのワイヤ接続
工程、モールド樹脂の射出成形工程という工程を必要と
し、材料コスト面及び製造工程が煩雑となり、製造コス
トを低減できない課題がある。有効面積率を最大限大き
くするには、上記したように、半導体チップを直接実装
基板上に実装することにより、半導体チップ面積と実装
面積とがほぼ同一となり有効面積率が最大となる。
【００１３】半導体チップを実装基板等の基板上に実装
する一つの先行技術として、例えば、特開平６−３３８
５０４号公報に示すように、半導体チップ４５上に複数
のバンプ電極４６を形成したフリップチップを実装基板
４７フェイスダウンボンディングする技術が知られてい
る（図１２参照）。この先行技術は、通常、ＭＯＳＦＥ
Ｔ等、シリコン基板の同一主面にゲート（ベース）電
極、ソース（エミッタ）電極、ドレイン（コレクタ）電
極が形成され、電流或いは電圧のパスが横方向に形成さ
れる比較的発熱量の少ない横型の半導体装置に主に用い
られる。
【００１４】しかし、トランジスタデバイス等のように
シリコン基板が電極の一つとなり、各電極が異なる面に
形成され電流のパスが縦方向に流れる縦型の半導体装置
では、上記のフリップチップ技術を使用することは困難
である。半導体チップを実装基板等の基板上に実装する
他の先行技術として、例えば、特開平７−３８３３４号
公報に示すように、実装基板５１上に形成された導電パ
ターン５２上に半導体チップ５３をダイボンディング
し、半導体チップ５３周辺に配置された導電パターン５
２と半導体チップ５３との電極をワイヤ５４で接続する
技術が知られている（図１３参照）。この先行技術で
は、先に述べたシリコン基板が一つの電極を構成した縦
型構造のトランジスタ等の半導体チップに用いることは
できる。
【００１５】半導体チップ５３とその周辺に配置された
導電パターン５２とを接続するワイヤ５４は通常、金細
線が用いられることから、金細線とボンディング接続さ
れるボンディング接合部のピール強度（引張力）を大き
くするために、約２００℃〜３００℃の加熱雰囲気中で
ボンディングを行うことが好ましい。しかし、絶縁樹脂
系の実装基板上に半導体チップをダイボンディングする
場合には、上記した温度まで加熱すると配線基板に歪み
が生じること、及び、実装基板上に実装されたチップコ
ンデンサ、チップ抵抗等の他の回路素子を固着する半田
が溶融するために、加熱温度を約１００℃〜１５０℃程
度にしてワイヤボンディング接続が行われているため、
ボンディング接合部のピール強度が低下する問題があ
る。
【００１６】この先行技術では、通常、ダイボンディン
グされた半導体チップはエポキシ樹脂等の熱硬化性樹脂
で被覆保護されるために、ピール強度の低下はエポキシ
樹脂の熱硬化時の収縮等によって接合部が剥離されると
いう問題がある。本発明は、上述した事情に鑑みて成さ
れたものであり、本発明は、半導体チップと接続される
リード端子、及びモールド樹脂を必要とせず、半導体チ
ップ面積と実装基板上に実装する実装面積との比率であ
る有効面積率を最大限向上させ、実装面積のデットスペ
ース最小限小さくした半導体装置を提供する。
【００１７】
【課題を解決するための手段】本発明は、上記の課題を
解決するために以下の製造方法を採用した。即ち、本発
明の半導体装置の製造方法は、半導体基板に能動素子が
形成される能動素子形成領域とその能動素子形成領域に
隣接し外部接続電極となる外部接続電極領域とが配置さ
れる半導体装置の製造方法において、前記能動素子形成
領域にトランジスタ等の能動素子を形成し、前記半導体
基板の主面上に前記能動素子の接続電極と前記外部接続
電極領域とを電気的に接続する配線パターンが形成され
た配線基板を固着配置し、前記半導体基板の反主面から
ダイシング処理を行い前記絶縁接着樹脂層に達するスリ
ット孔を形成し、前記能動素子形成領域と前記外部接続
電極領域とを電気的に分離することを特徴としている。
【００１８】ここで、半導体基板と配線基板とは絶縁接
着樹脂層を介して配置することを特徴としている。ま
た、その前記絶縁接着樹脂層の厚みは前記ダイシング工
程のダイシングブレードで前記配線基板の配線が切断さ
れない厚みとすることを特徴としている。また、前記半
導体基板反主面上に金属メッキ膜を形成した後、前記ダ
イシング工程をすることを特徴としている。
【００１９】上述したように、本発明の半導体装置の製
造方法によれば、前記能動素子形成領域にトランジスタ
等の能動素子を形成し、前記半導体基板の主面上に前記
能動素子の接続電極と前記外部接続電極領域とを電気的
に接続する配線パターンが形成された配線基板を固着配
置し、前記半導体基板の反主面からダイシング処理を行
い前記絶縁接着樹脂層に達するスリット孔を形成し、前
記能動素子形成領域と前記外部接続電極領域とを電気的
に分離することにより、従来の半導体装置のように、外
部電極と接続する金属製のリード端子、保護用の封止モ
ールド工程を不必要とすることができ、且つ、半導体装
置の外観寸法を著しく小型化にすることができる。
【００２０】また、本発明の半導体装置の製造方法は、
新たな設備を導入することなく、既存の半導体設備をそ
のまま用いることができる。
【００２１】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施形態について、図１〜図６を参照して説明
する。先ず、図１に示すように、Ｎ+型の単結晶シリコ
ン基板からなるウエハー状の半導体基板６０上にエピタ
キシャル成長技術によりN-型のエピタキシャル層６６を
形成する。半導体基板６０のにはパワーＭＯＳ、トラン
ジスタ等の能動素子を形成する能動素子形成領域６１と
能動素子の電極接続され外部接続用電極６３、６４とな
る外部接続電極領域６３Ａ，６４Ａとが、規則的に配置
形成される（図５参照）。
【００２２】この能動素子形成領域６１に上記した能動
素子を形成する。ここでは、N-型のエピタキシャル層を
コレクタ領域６６Ａとしたトランジスタを形成する。能
動素子形成領域６１上にホトレジストを形成し、ホトレ
ジストによって露出された領域にボロン（Ｂ）等のＰ型
の不純物を選択的に熱拡散して所定の深さを有した島状
のベース領域７１を形成する。
【００２３】ベース領域７１形成後、能動素子形成領域
６１上に再度ホトレジストを形成し、ホトレジストによ
って露出されたベース領域７１内にリン（Ｐ）、アンチ
モン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してト
ランジスタのエミッタ領域７２を形成する。このエミッ
タ領域７２を形成する際に、ベース領域７１を囲むリン
グ状のガードリング用のＮ+型の拡散領域７３を形成す
る。
【００２４】半導体基板６０の表面には、ベース領域７
１表面を露出するベースコンタクト孔及びエミッタ領域
７２表面を露出するエミッタコンタクト孔を有するシリ
コン酸化膜、或いはシリコン窒化膜等の絶縁膜７４を形
成する。ガードリング用の拡散領域７３表面を露出する
ガードリングコンタクト孔が形成される。この絶縁膜７
４は、外部接続用電極となる電極領域６３Ａ，６４Ａ上
にも形成され、電極領域６３Ａ，６４Ａの表面を露出す
る外部接続用コンタクト孔を有している。
【００２５】ベースコンタクト孔、エミッタコンタクト
孔、外部接続用コンタクト孔及びガードリングコンタク
ト孔によって露出されたベース領域７１、エミッタ領域
７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領
域７３上に選択的にアルミニウム等の金属材料で蒸着さ
れたベース電極７５、エミッタ電極７６、接続用電極７
７を形成する。
【００２６】ベース電極７５、エミッタ電極７６、及び
接続用電極７７にアルミニウムを用いた場合には、基板
６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からな
るパッシベーション膜７７Ａを形成し、ベース電極７
５、エミッタ電極７６、接続用電極７７上のパッシベー
ション膜７７Ａを選択的に除去し、各電極７５、７６、
７７の表面を露出させる。さらに、露出された領域内に
クロム、銅等を選択的にメッキしてメッキ層６０Ａ７９
を形成し各電極７５、７６、７７の腐食による不具合を
防止している。
【００２７】能動素子形成領域６１及び外部接続電極領
域６３Ａ，６４Ａは、半導体基板６０の所定の任意の領
域に形成することができ、この実施形態では、図５に示
すように、基板６０の中央部分に能動素子形成領域６１
を形成し、その領域６１の挟んでトライアングル形状に
成るように外部接続用電極領域６３Ａ，６４Ａを形成し
ている。基板６０上にはこの様な配列が規則的に形成さ
れている。
【００２８】次に、図２２示すように、トランジスタが
形成された能動素子形成領域６１と外部接続電極領域６
３Ａ，６４Ａとを有した半導体基板６０表面上にシリコ
ン系、エポキシ系或いはポリイミド系或いは光硬化性の
絶縁接着樹脂層７８を介して固着する配線基板６５を用
意する。この配線基板６５上にはアルミニウム、銅等の
配線パターン６７が形成されており、この配線パターン
６７によって、トランジスタのベース電極７５、エミッ
タ電極７６と外部接続電極領域６３Ａ，６４Ａとの電気
的が接続がそれぞれ行われる。
【００２９】配線基板６５としては、ガラスエポキシ基
板、セラミックス基板、絶縁処理された金属基板、フェ
ノール基板、シリコン基板等の基板を用いることができ
る。例えば、シリコン基板を配線基板６５として用いた
場合、表面にＳｉＯ2或いはＳｉＮ×等の絶縁層６５Ａ
を形成し、その絶縁層６５Ａ上にアルミニウム等の金属
を選択的に蒸着し、所定形状の配線パターン６７を形成
する。これら基板の中でシリコン基板の使用がもっとも
好ましい。
【００３０】配線基板６５にシリコン基板を用いる大き
な理由は、第１に、既存の半導体製造装置をそのまま使
用することができ、新たに設備導入を行う必要がない。
第２に、基板６０と固着したときに両基板６０、６５が
共にシリコン基板であると熱膨張係数αが等しいため外
部加熱或いは自己発熱による熱発生が生じた場合でも上
下で同一応力が加わり相殺するために基板６０、６５の
歪による悪影響を抑制することができるためである。
【００３１】配線基板６５上に形成する配線パターン６
７は、ここでは、トランジスタのベース、エミッタ電極
を冗長させるパターンのみを形成しているが、必要に応
じて冗長パターン以外のパターン形成する場合もある。
配線パターン６７にアルミニウムを用いた場合には、上
記したように、配線基板６５上にＰＳＧ膜、ＳｉＮ、Ｓ
ｉＮｘ等の絶縁物からなるパッシベーション膜７４Ａを
形成し、配線パターン６７上のパッシベーション膜７４
Ａを選択的に除去し、バンプ電極６８が形成される配線
パターン６７の表面を露出させる。さらに、露出された
領域内にクロム、銅等を選択的にメッキしてメッキ層６
０Ａ６９を形成し配線パターン６７の腐食による不具合
を防止している。メッキ層６０Ａ６９上には、高さ約３
μ〜２５μの金等の金属からなるバンプ電極６８を形成
する。このバンプ電極６８は公知の方法によって形成す
ることができ、このバンプ電極６８により、外部接続電
極領域６３Ａ，６４Ａに形成された接続電極７７との接
触が行われ電気的導通が成される。
【００３２】次に、図３に示すように、半導体基板６０
と配線基板６５とを樹脂層７８を介して接着する。樹脂
層７８は、上記したように、種々の材料が存在するが、
例えば、紫外線で硬化するアクリル樹脂等の光硬化性樹
脂とエポキシ樹脂等の熱硬化性樹脂とを混合させたハイ
ブリッドタイプの光熱硬化性樹脂を用いるものとする。
光熱硬化性樹脂を基板６０上に塗布し、能動素子形成領
域６１上に形成されたトランジスタのベース電極７５、
エミッタ電極７６および外部接続電極領域６３Ａ、６４
Ａ上に形成された接続電極７７と配線基板６５上に形成
したバンプ電極６８とが一致するように両基板６０、６
５との位置合わせを行い密着させる。
【００３３】その後、約８０℃〜１００℃程度の加熱処
理を行い樹脂層７８を熱硬化させ、両基板６０、６５を
固着一体化する。この時、各電極７５、７６、７７とバ
ンプ電極６８とは接触し電気的導通は行われているが、
十分な導通状態ではない。その後、紫外線を照射するこ
とで樹脂層７８中の光硬化性樹脂の硬化が始まり、その
光熱硬性樹脂の硬化時の収縮力で両基板６０、６５が互
いに引き合わさられ、基板６０上の各電極７５、７６、
７７とバンプ電極６８との接触が十分に保たれ電気的導
通が確実に行われる。樹脂層７８は各電極７５、７６、
７７とバンプ電極６８とを良好に導通させるとともに、
両基板６０、６５の接着をも同時に行うものである。
【００３４】ところで、配線パターン６７上に形成する
バンプ電極６８の高さが低い場合には、基板６０上の形
成した各電極上にもバンプ電極を形成することが好まし
い。配線パターン６７上に形成したバンプ電極６８の高
さが低すぎると両基板６０、６５の離間距離、即ち樹脂
層７８の膜厚が薄くなり、後述するダイシング工程でス
リット孔８０を形成したときに、スリット孔８０の先端
部分が配線基板６５の表面まで達し配線パターン６７が
断線する可能性があり、両基板６０、６５の離間距離を
十分に考慮する必要がある。両基板６０、６５を樹脂層
７８で固着した後、基板６０の反主面の表面に半田等の
金属メッキ処理を行いメッキ層６０Ａを形成する。この
メッキ層６０Ａは実装基板上に実装したときに実装基板
上に形成した半田との接合を良好にするためのものであ
る。
【００３５】次に、図４及び図６に示すように、基板６
０上に形成された能動素子形成領域６１と外部接続電極
領域６３Ａ，６４Ａとを、基板６０の裏面側から形成し
たスリット孔８０によって、それぞれ電気的に分離し、
個々の領域６１、６３Ａ，６４Ａをトランジスタの外部
接続用電極６２、６３、６４とする。即ち、能動素子形
成領域６１の基板６０はトランジスタのコレクタ電極用
の外部接続用電極６２、一の外部接続電極領域６４Ａの
基板６０はトランジスタのベース電極用の外部接続用電
極６４、及び他の外部接続電極領域６３Ａの基板６０は
トランジスタのエミッタ電極用の外部接続用電極６３と
なり、同一の半導体基板６０を用い、且つ、同一平面上
にトランジスタの各電極の外部接続用電極６２、６３、
６４が形成されることになる。
【００３６】各外部接続用電極６２、６３、６４を電気
的に分離するスリット孔８０は、上記のように、半導体
基板６０の裏面側から樹脂層７８まで達するように形成
し、ダイシング装置によるダイシングブレードを用いた
機械的方法等により形成する。ダイシング装置を用いて
スリット孔８０を形成する理由は、ダイシングの幅及び
深さを精度良く制御することができること、既存の設備
であり新たに購入する必要がないことである。ダイシン
グ幅はダイシングブレードの幅によって設定され、ダイ
シングの深さはダイシング装置メーカーによって異なる
が、現状の技術では約２μ〜５μ程度の精度誤差であ
り、配線基板６５上の配線パターン６７を切断すること
なく、確実に能動素子形成領域６１、外部接続電極領域
６３Ａ及び６４Ａを電気的に分離することができる。
【００３７】この工程で行われるダイシング工程は、図
５に示すように、基板６０上に形成した能動素子形成領
域６１と、トランジスタのベース電極用外部接続電極と
なる外部接続電極領域６４Ａとエミッタ電極用外部接続
電極となる外部接続電極領域６３Ａとを電気的に分離す
る工程が行われる（一点鎖線領域）。この工程でのダイ
シング幅は、分離後の隣接する領域６１，６３Ａ，６４
Ａとの絶縁性を十分に保つ必要性から、例えば、約０．
１mm幅で行う。また、ダイシングの深さは、上記したよ
うに、確実に能動素子形成領域６１、外部接続電極領域
６３Ａ及び６４Ａを電気的に分離するために、樹脂層７
８内に約２μ〜５μ程度入るように行う。
【００３８】この時、ダイシング装置のダイシング誤差
を考慮して樹脂層７８の膜厚を設定しているのでスリッ
ト孔８０を形成する工程で配線パターン６７が断線する
ようなことはない。この工程前に、基板６０の反主面に
メッキ層６０Ａが形成されているために、スリット孔８
０を形成することにより、外部電極となる能動素子形成
領域６１、外部接続電極領域６３Ａ及び６４Ａ上にのみ
メッキ層６０Ａが形成され、メッキ層６０Ａによって各
電極が短絡することはない。また、短絡を防止する専用
の工程を必要としない。
【００３９】次に、図６に示すように、基板６０に形成
された能動素子形成領域６１、外部接続電極領域６３Ａ
及び６４ＡとからなるトランジスタセルＸを個々に分割
し半導体装置を完成させる。かかる分離工程は、図５に
示すように、トランジスタセルＸの外周部分（斜線領
域）の両基板６０、６５をダイシング装置のダイシング
ブレードで切断して個別に分離し半導体装置を提供す
る。
【００４０】上述した製造方法によって、製造された半
導体装置は、セラミックス基板、ガラスエポキシ基板、
フェノール基板、絶縁処理を施した金属基板等の実装基
板上に形成された導電パターンのパッド上に固着実装さ
れる。このパッド上には半田クリームが予め印刷形成さ
れた半田層が形成されており、半田を溶融させて本発明
の製造方法によって製造された半導体装置を搭載すれば
実装基板のパッド上に半導体装置を固着実装することが
できる。この固着実装工程は、図示されないが、実装基
板上に実装されるチップコンデンサ、チップ抵抗等の半
田実装される他の回路素子の実装工程と同一の工程で行
われる。
【００４１】また、完成した半導体装置を配線基板上に
実装した時、各外部接続用電極６２、６３、６４はスリ
ット孔８０の間隔分だけ離間されているために実装基板
と固着する半田は隣接配置された外部接続用電極６２、
６３、６４を短絡する事はない。ところで、本発明の製
造方法によって製造した半導体装置を図５に示すよう
に、例えば、従来例で説明した半導体装置とほぼ同じ機
能をもつ能動素子能動素子形成領域６１を０．５mm×
０．５mmサイズとし、ベース、エミッタ電極となる接続
電極領域６３Ａ，６４Ａを０．３mm×０．２mmサイズと
し、スリット孔８０の幅を０．１mmとする半導体装置で
は有効面積率は次のようになる。即ち、素子面積が０．
２５mmであり、実装面積となる半導体装置の面積が１．
２８mmとなることから、有効面積率は約１９．５３％と
なる。
【００４２】従来例で説明した０．４０mm×０．４０mm
のチップサイズを有する半導体装置の有効面積率は上記
したように６．２５％であることから、本発明の半導体
装置では有効面積率で約３．１２倍大きくなり、実装基
板上に実装する実装面積のデットスペースを小さくする
ことができ、実装基板の小型化に寄与することができ
る。
【００４３】本実施形態では、実装基板との接続容易性
を考慮し、外部接続用電極６２、６３、６４がトライア
ングルとなるように配置したが、外部接続電極６２、６
３、６４を直線上に配置すれば、半導体基板６０上の不
使用領域を無くすことができ、有効面積率をさらに向上
させることが可能である。上述したように、本発明の半
導体装置の製造方法によれば、能動素子形成領域６１に
トランジスタ等の能動素子を形成し、半導体基板６０の
主面上に能動素子の接続電極７５、７６と外部接続電極
領域６３Ａ，６４Ａとを電気的に接続する配線パターン
６７が形成された配線基板６５を絶縁接着樹脂層７８を
介して貼着し、半導体基板６０の反主面からダイシング
処理を行い絶縁接着樹脂層７８に達するスリット孔８０
を形成し、能動素子形成領域６１と外部接続電極領域６
３Ａ，６４Ａとを電気的に分離することにより、従来の
半導体装置のように、外部電極と接続する金属製のリー
ド端子、保護用の封止モールド工程を不必要とすること
ができ、且つ、半導体装置の外観寸法を著しく小型化に
することができる。
【００４４】また、本発明の半導体装置の製造方法は、
新たな設備を導入することなく、既存の半導体設備をそ
のまま用いることができる。本実施形態では、能動素子
形成領域６１にトランジスタを形成したが、縦型或いは
比較的発熱量の少ない横型のデバイスであればこれに限
らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ
等のデバイスに本発明を応用することができることは説
明するまでもない。
【００４５】ところで、上記の実施形態では、樹脂層７
８に光熱硬化性樹脂を用いて基板６０の各電極と配線基
板６５の配線パターンとの電気的導通を行ったが、本発
明では、この両者の電気的導通はいかなる手段にも応用
することができ、例えば、異方導電性樹脂を樹脂層７８
として用いても基板６０の各電極と配線基板６５の配線
パターンとの接続が容易に行うことができる。
【００４６】異方導電性樹脂は、粒径の導電物の樹脂ペ
ースト中に混入したものと、粒径の導電物を樹脂シート
中に散布したものとがあり、どちらのタイプの樹脂を用
いることも可能である。異方導電性樹脂は両基板上に形
成された配線パターン等が重畳する領域が粒径の導電物
を介して電気的接続が行われるもである。異方導電性樹
脂を用いる場合には、基板上の各電極及び配線基板上の
配線パターン上のそれぞれにバンプ電極を形成すること
が好ましい。
【００４７】例えば、異方導電性シートを基板上に配置
し、基板上のバンプ電極と配線基板上のバンプ電極とが
一致するように位置あわせを行い両基板に所定の圧力を
加えながら約１２０℃程度の加熱処理を行い導電性シー
トを溶かして樹脂層とし、粒径の導電物により各電極と
配線パターンとの導通が行われる。各電極及び配線パタ
ーン上にバンプ電極を形成することで、配線パターンと
重畳するガードリング用電極とは異方導電性樹脂の導電
物が接触されないため導通せず、確実に各電極のバンプ
電極と配線基板上のバンプ電極とが接触し電気的導通が
行われる。
【００４８】他の電気的導通の方法として、図示しない
が、両基板上に形成したバンプ電極を一致するように両
基板の位置合わせを行い、溶融しバンプ電極の接続を行
い、基板上の各電極と配線基板上の配線パターンとの電
気的導通が行われる。その後、両基板に圧力を加えなが
ら、両基板のすき間に液状の熱硬化性樹脂からなる含浸
材を流し込み熱処理を行い樹脂層形成し、上記したダイ
シング装置を用いてスリット孔を形成し、その後再度半
導体装置を個別に分離するダイシング工程を行う。
【００４９】本発明では、各電極７５、７６、７７と配
線パターン６７とが接続されるものであれば、いかなる
構造、いかなる材料を用いて行うことができる。
【００５０】
【発明の効果】以上に詳述したように、本発明の半導体
装置によれば、半導体基板６０に半導体基板６０をコレ
クタ電極用の外部接続用電極６２としたトランジスタを
形成した能動素子形成領域６１と電気的に分離した半導
体基板６０の一部分をトランジスタのベース電極７５、
エミッタ電極７６用の外部接続用電極６３、６４とし用
いることにより、従来の半導体装置のように、外部電極
と接続する金属製のリード端子、保護用の封止モールド
が不必要となり、半導体装置の外観寸法を著しく小型化
にすることができ、実装基板上に実装したときの不必要
なデットスペースを小さくすることができ、実装基板の
小型化に大きく寄与することができる。
【００５１】また、本発明の半導体装置の製造方法で
は、上記したように、外部接続用の金属リード端子、及
び樹脂封止用モールドが不要であるために、半導体装置
の製造コストの低減化及び工程の簡素化をすることがで
きる。さらに、本発明の製造方法では、新規な製造設備
を導入することなく、既存の半導体装置の製造設備を用
いることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す図。
【図２】本発明の半導体装置の製造方法を示す図。
【図３】本発明の半導体装置の製造方法を示す図。
【図４】本発明の半導体装置の製造方法を示す図。
【図５】本発明の半導体装置の製造方法を示す図。
【図６】本発明の半導体装置の製造方法を示す図。
【図７】従来の半導体装置を示す断面図。
【図８】一般的なトランジスタの断面図。
【図９】従来の半導体装置を配線基板上に実装した断面
図。
【図１０】従来の半導体装置の平面図。
【図１１】従来の半導体装置の平面図。
【図１２】従来の半導体装置を示す図。
【図１３】従来の半導体装置を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/78 Ｑ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に能動素子が形成される能動
    素子形成領域とその能動素子形成領域に隣接し外部接続
    電極となる外部接続電極領域とが配置される半導体装置
    の製造方法において、前記能動素子形成領域にトランジ
    スタ等の能動素子を形成し、前記半導体基板の主面上に
    前記能動素子の接続電極と前記外部接続電極領域とを電
    気的に接続する配線パターンが形成された配線基板を固
    着配置し、前記半導体基板の反主面からダイシング処理
    を行い、少なくとも前記半導体基板を切断するスリット
    孔を形成し、前記能動素子形成領域と前記外部接続電極
    領域とを電気的に分離することを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 前記半導体基板と前記配線基板とは絶縁
    接着樹脂層を介して配置することを特徴とする請求項１
    記載の半導体装置の製造方法。
  3. 【請求項３】 前記絶縁接着樹脂層の厚みは前記ダイシ
    ング工程のダイシングブレードで前記配線基板の配線が
    切断されない厚みとすることを特徴とする請求項２記載
    の半導体装置の製造方法。
  4. 【請求項４】前記半導体基板反主面上に金属メッキ膜を
    形成した後、前記ダイシング工程をすることを特徴とす
    る請求項１記載の半導体装置の製造方法。
JP8170283A 1996-06-26 1996-06-28 半導体装置の製造方法 Pending JPH1022336A (ja)

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KR1019970027149A KR100254661B1 (ko) 1996-06-26 1997-06-25 반도체 장치 및 그 제조 방법

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002523900A (ja) * 1998-08-25 2002-07-30 コミツサリア タ レネルジー アトミーク 電子回路および基板中の少なくとも１つのパワー電子構成要素からなる集積電子回路の製造方法
WO2007119278A1 (ja) * 2006-03-17 2007-10-25 Nec Corporation 半導体装置
JP2008300565A (ja) * 2007-05-30 2008-12-11 Sanyo Electric Co Ltd 半導体装置
JP2009105437A (ja) * 2000-04-04 2009-05-14 Internatl Rectifier Corp 半導体ダイの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002523900A (ja) * 1998-08-25 2002-07-30 コミツサリア タ レネルジー アトミーク 電子回路および基板中の少なくとも１つのパワー電子構成要素からなる集積電子回路の製造方法
JP2009105437A (ja) * 2000-04-04 2009-05-14 Internatl Rectifier Corp 半導体ダイの製造方法
WO2007119278A1 (ja) * 2006-03-17 2007-10-25 Nec Corporation 半導体装置
JP4973654B2 (ja) * 2006-03-17 2012-07-11 日本電気株式会社 半導体装置
JP2008300565A (ja) * 2007-05-30 2008-12-11 Sanyo Electric Co Ltd 半導体装置

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