JP2008300565A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008300565A
JP2008300565A JP2007143966A JP2007143966A JP2008300565A JP 2008300565 A JP2008300565 A JP 2008300565A JP 2007143966 A JP2007143966 A JP 2007143966A JP 2007143966 A JP2007143966 A JP 2007143966A JP 2008300565 A JP2008300565 A JP 2008300565A
Authority
JP
Japan
Prior art keywords
region
element region
semiconductor
semiconductor device
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007143966A
Other languages
English (en)
Inventor
Mitsuhiro Yoshimura
充弘 吉村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2007143966A priority Critical patent/JP2008300565A/ja
Publication of JP2008300565A publication Critical patent/JP2008300565A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Element Separation (AREA)

Abstract

【課題】 複数の個別半導体素子（チップ）を１つのパッケージに内蔵した複合素子の半導体装置では、それぞれの個別半導体チップが実装されるリードフレームや樹脂層が必要であり、装置の小型化が進まない問題があった。また、フリップチップ実装方式の半導体装置ではリードフレームや樹脂層が不要なため小型化は可能であるが、複合素子を集積化することは困難であった。
【解決手段】 同一基板の一主面から他の主面まで貫通する分離領域を設ける。分離領域で分離された第１の個別半導体素子領域および第２の個別半導体素子領域に、それぞれ個別半導体素子を形成する。これにより、１チップに複数の個別半導体素子を集積化したフリップチップ実装方式の複合素子が実現でき、半導体装置（複合素子）の小型化が実現する。
【選択図】 図１

Description

本発明は、半導体装置に係り、特にフリップチップ実装方式の半導体装置において部品点数の削減とチップの小型化を実現した半導体装置に関する。
ＤＣ−ＤＣコンバータ部に用いられるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とショットキーバリアダイオードや、モータコントロール部に用いられるｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴなど、複数の個別半導体（ディスクリート半導体）素子を、複合素子として１つのパッケージに内蔵した半導体装置が知られている。
図５は従来の半導体装置を示す図であり、図５（Ａ）がパッケージ内部の複合素子を示す平面図であり、図５（Ｂ）がパッケージ外形を示す平面図である。
図５（Ａ）を参照して、互いに電気的に分離した第１のリードフレーム５１１と第２のリードフレーム５２１のそれぞれのヘッダー部に、第１の半導体チップ５１０と第２の半導体チップ５２０が実装される。
第１の半導体チップ５１０および第２の半導体チップ５２０はいずれもディスクリート半導体素子（例えばＭＯＳＦＥＴ）である。いずれも半導体チップ裏面のドレイン電極（ここでは不図示）をヘッダーに接続してリードＤ１１、Ｄ１２およびリードＤ２１、Ｄ２２により外部に導出し、半導体チップ５１０、５２０表面のソース電極５１０Ｓ、５２０Ｓおよびゲート電極５１０Ｇ、５２０ＧをそれぞれリードＳ１、Ｓ２、Ｇ１、Ｇ２に接続してそれぞれ外部に導出している。
図５（Ｂ）の如く、それぞれ半導体チップ５１０、５２０を実装した２つのリードフレーム５１１、５２１は樹脂層５３０により一体で被覆される。これにより、２つのＭＯＳＦＥＴからなる複合素子を１つのパッケージ内に内蔵した半導体装置５００が得られる（例えば非特許文献１参照。）。
図５（Ｃ）は、半導体装置５００を実装基板５５０に接続した一例を示す断面図であり、半導体装置５００は図５（Ｂ）のｃ−ｃ線断面に対応している。
半導体装置５００は、導電パターン（不図示）の設けられた実装基板５５０にそれぞれ対応するリードＳ１、Ｓ２、Ｇ１、Ｇ２、Ｄ２１、Ｄ２２、Ｄ１１、Ｄ１２を半田等により固着し、接続する。
三洋電機株式会社 製品カタログ 機種名：ＥＣＨ８６０３ 発行年月日：２００２年７月２４日
複数の個別半導体素子により回路を設計をする場合、図５の如く、隣接する２個またはそれ以上の個別半導体を、１パッケージ化した複合素子を用いることで回路の小型化または回路設計が容易になる。
しかし図５に示すパッケージ構造の複合素子の半導体装置５００では、半導体チップ５１０、５２０をそれぞれ電気的に分離されたリードフレーム５１１、５２１に実装し、またこれらを一体で被覆する樹脂層５３０が必要となり、半導体装置５００として小型化を進めるにも限界がある。
一方、半導体チップの一主面側を実装基板に対向配置し、一主面側に設けた電極を実装基板と接続するフリップチップ実装方式の半導体装置では、互いに分離したリードフレームや、パッケージ外形となる樹脂層が不要となり、パッケージ構造の半導体装置より小型化が図れる。
しかし、フリップチップ実装の場合は、個別半導体を１チップずつ実装する必要があり、各チップ間はチップマウンターのためのクリアランスを確保しなければならない。
本発明はかかる課題に鑑みてなされ、第１に、フリップチップ実装方式の半導体装置において、半導体基板の一主面側に設けられた第１の個別半導体素子領域と、前記一主面側に設けられた第２の個別半導体素子領域と、前記第１の個別半導体素子領域および前記第２の個別半導体素子領域間に設けられ、前記半導体基板の一主面側から他の主面側まで達する分離領域と、を具備し、該分離領域は貫通孔と該貫通孔の内部に埋め込まれた絶縁膜により構成することにより解決するものである。
第２に、フリップチップ実装方式の半導体装置において、半導体基板の一主面側に設けられた第１の個別半導体素子領域と、前記一主面側に設けられた第２の個別半導体素子領域と、前記第１の個別半導体素子領域の周囲に設けられ、前記半導体基板の一主面側から他の主面側まで達する分離領域と、を具備し、該分離領域は、貫通孔と該貫通孔の内部に埋め込まれた絶縁膜により構成されることにより解決するものである。
本発明によれば、第１に、複数のディスクリート半導体からなる複合素子をフリップチップ実装方式で実装基板と接続する半導体装置において、装置の小型が実現する。従来の複合素子は、それぞれの半導体チップを互いに電気的に分離したリードフレームに実装するなどし、樹脂層にて一体化するパッケージ構造が採用されていた。このため、リードフレームのサイズやそれらの分離に必要な距離を確保する必要があり、またそれらを被覆する樹脂層が必要となるため、半導体装置の小型化にも限界があった。
またリードフレームやパッケージを採用せず、装置の小型化を実現するフリップチップ実装方式では、複合素子を構成可能な個別の小さい半導体チップをそれぞれフリップチップ実装する必要がある。つまり、チップマウンターのクリアランスを考慮するとチップ同士の距離もある程度確保する必要があり、この場合も小型化には限界があった。
しかし本実施形態では、複数の個別半導体を１チップに集積化し、分離領域でこれらを分離するよって複合素子構成するので、フリップチップ実装方式で複合素子を実装基板と接続することが可能となる。分離領域は、チップマウンタのクリアランスより大幅に狭いため、半導体装置の小型化が実現する。
第２に、複合素子であっても１つの半導体チップとしてフリップチップ実装方式で実装基板との接続が可能となるので、パッケージ構造の半導体装置と比較してリードフレームや樹脂層を省略でき、部品点数を削減できる。
本発明の実施の形態を、図１から図４を参照して詳細に説明する。
本発明の半導体装置１００は、半導体基板ＳＢと、第１の個別半導体素子領域１０と、第２の個別半導体素子領域２０と、分離領域３０とを有する。
図１は、本発明の第１の実施形態の半導体装置の一例を示す平面図である。図１（Ａ）は、半導体基板の一主面側の絶縁膜および金属電極層を省略した平面図であり、図１（Ｂ）は金属電極層を配置した平面図である。また図１（Ｃ）は、半導体装置を実装した一例を示す側面図である。
図１（Ａ）を参照して、基板ＳＢは、ここでは不図示のｎ＋型シリコン半導体基板にｎ−型半導体層２を積層した構成である。ｎ−型半導体層２は例えばエピタキシャル層である。
第１の個別半導体素子領域１０は、例えば半導体基板ＳＢをドレイン領域として、半導体基板ＳＢの一主面Ｓｆに所望の不純物を拡散するなどしてｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成した領域（以下第１素子領域１０）である。尚、本実施形態における個別半導体素子とは、単機能のいわゆるディスクリート半導体素子とする。
第２の個別半導体素子領域２０は、例えば半導体基板ＳＢをカソードとして、半導体基板ＳＢの一主面Ｓｆ側に、半導体基板ＳＢとショットキー接合を形成する金属層を設けてショットキーバリアダイオード（Schottky Barrier Diode：以下ＳＢＤ）を構成した領域（以下第２素子領域２０）である。
分離領域３０は、第１素子領域１０と第２素子領域２０の間に設けられ、半導体基板ＳＢの一主面Ｓｆ側から他の主面側Ｓｆ’まで達する。具体的には、半導体基板ＳＢを完全に貫通する貫通孔３１を設け、その内部に絶縁膜３２を埋め込んだものである。
図１（Ｂ）を参照して、第１素子領域１０の半導体基板ＳＢの一主面Ｓｆ側には、金属電極層によりＭＯＳＦＥＴのソース電極１０９、ゲート配線電極１１１およびドレイン電極１１３が配置される。ゲート配線電極１１１は、ゲート配線１１１ａおよびゲートパッド電極１１１ｂから構成される。またゲート配線１１１ａ周囲には、いずれの電位も印加されないシールドメタル１１５が配置される。
第２素子領域２０の一主面Ｓｆ側には、金属電極層によりＳＢＤのアノード電極２０３およびカソード電極２０７が配置される。またアノード電極２０３の周囲には、いずれの電位も印加されないシールドメタル２０８が配置される。
図１（Ｃ）の如く半導体装置１００は、その一主面Ｓｆ’’に導電パターン（不図示）が設けられた実装基板２６０と半導体基板ＳＢの一主面Ｓｆ１側とが対向するように実装基板２６０上に配置され、バンプ電極等の外部接続電極２５０によって実装基板２６０と接続するフリップチップ実装方式を採用する半導体装置である。このため、第１素子領域１０および第２素子領域２０の全ての電極が一主面Ｓｆ側に設けられる（図１（Ｂ）参照）。
図２は、図１（Ｂ）に示す半導体装置１００のａ−ａ線断面図である。
図２を参照して、第１素子領域１０においてはｎ＋型シリコン半導体基板１の上にｎ−型半導体層２を積層するなどした基板ＳＢをドレイン領域とし、ｎ−型半導体層２の表面にはｐ型のチャネル領域１０２を設ける。
トレンチ１０３はチャネル領域１０２を貫通し、ｎ−型半導体層２に達する深さを有する。トレンチ１０３の内壁をゲート絶縁膜（例えば酸化膜）１０４で被膜し、トレンチ１０３にポリシリコンを充填するなどしたゲート電極１０５を設ける。ゲート電極１０５は、第１素子領域１０周囲の絶縁膜１０４上に設けられたゲート連結部１０５ｃを介してゲート配線電極１１１（ゲート配線１１１ａおよびゲートパッド電極１１１ｂ）と接続する。
トレンチ１０３に隣接したチャネル領域１０２表面にはｎ＋型のソース領域１０７が形成され、隣り合うソース領域１０７間のチャネル領域１０２表面にはｐ＋型のボディ領域１０６を設ける。
ゲート電極１０５を被覆してＢＰＳＧ（Ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等からなる層間絶縁膜１０８が設けられ、ソース電極１０９は層間絶縁膜１０８に設けたコンタクトホールを介して、ソース領域１０７およびボディ領域１０６とコンタクトする。
また、チャネル領域１０２の外周のｎ−型半導体層２表面には、必要に応じてｐ＋型不純物を拡散したガードリング１１０が配置される。更に第１素子領域１０の最外周の基板ＳＢ表面にはｎ型不純物を拡散したアニュラー領域１１４が設けられ、アニュラー領域１１４上にはシールドメタル１１５が設けられる（図１参照）。
第１素子領域１０の端部には、一主面Ｓｆからｎ＋型半導体基板１に達する導電路１１２が設けられる。導電路１１２は、ドレインを一主面Ｓｆ側に引き出すため、高濃度の不純物拡散領域または、トレンチ内に不純物をドープしたポリシリコンや金属層などの導電材料を埋設するなどした領域であり、ドレイン電極１１３と接続する。
第２素子領域２０においてはｎ＋型シリコン半導体基板１の上にｎ−型半導体層２を積層するなどした基板ＳＢをカソードとし、ｎ−型半導体層２の表面に絶縁膜（例えば酸化膜）２０１を設ける。絶縁膜２０１は所望の位置が開口され、この上に金属層２０２が設けられる。金属層２０２は例えばチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などであり、開口部から露出したｎ−型半導体層２表面とショットキー接合を形成する。金属層２０２上には、アルミニウム（Ａｌ）などによりアノード電極２０３を設ける。
また、金属層２０２とｎ−型半導体層２がショットキー接合を形成する領域（ショットキー接合領域）端部のｎ−型半導体層２表面には、必要に応じてｐ＋型不純物を拡散したガードリング２０５が配置される。更にチップ最外周の基板ＳＢ表面にはｎ型不純物を拡散したアニュラー領域２０６が設けられ、アニュラー領域２０６上にはシールドメタル２０８が設けられる（図１参照）。
第２素子領域２０の端部には、一主面Ｓｆからｎ＋型半導体基板１に達する導電路２０４が設けられる。導電路２０４は、カソードを一主面Ｓｆ側に引き出すため、高濃度の不純物拡散領域または、トレンチ内に不純物をドープしたポリシリコンや金属層などの導電材料を埋設するなどした領域であり、カソード電極２０７と接続する。
本実施形態では、分離領域３０によって分離された領域をそれぞれ第１素子領域１０および第２素子領域２０とする。すなわち、トランジスタセルが配置されるなどして実際に動作する領域の外側に、上記の如くガードリング１１０，２０５、アニュラー領域１１４、２０６、導電路１１２、２０４などが配置されるが、これらも含めて第１素子領域１０および第２素子領域２０と称する。
分離領域３０は、基板ＳＢの一主面Ｓｆから他の主面Ｓｆ’まで貫通する貫通孔３１内に絶縁膜３２を埋設したものである。
分離領域３０によって、第１素子領域１０および第２素子領域２０は完全に電気的に分離（絶縁）される。すなわち、１つの半導体チップ（半導体基板ＳＢ）にＭＯＳＦＥＴおよびＳＢＤの２つの個別半導体素子を集積化した複合素子が得られる。
また、フリップチップ方式での実装であるため、従来の図５の如くリードフレーム５１１、５２１や樹脂層５３０が不要となり、半導体装置１００の小型化が実現する。
更に、１チップにＭＯＳＦＥＴとＳＢＤを集積化できるため、これらを個別にフリップチップ実装する場合より、実装面積を縮小できる。具体的には、チップマウンターでＭＯＳＦＥＴおよびＳＢＤを個別にフリップチップ実装する場合に必要なクリアランスより、分離領域２０の幅は狭いので、その分実装面積を縮小することができる。
図３は、分離領域３０の他のパターンと第１素子領域１０、第２素子領域２０を示す平面概略図である。
分離領域３０は、図１（Ａ）の如く、第１素子領域１０と第２素子領域２０の間に設けられればよいが、例えば図３（Ａ）の如く、第１素子領域１０の外側を囲むパターンであってもよい。また図３（Ｂ）の如く、第１素子領域１０と第２素子領域２０の外側をそれぞれ囲むパターンで、分離領域３０を配置してもよい。
図４は、上記の半導体装置１００を用いる回路の一例であり、デジタルスチルカメラのＤＣ−ＤＣコンバータ部のシステムダイアグラムである。
この回路図において、ダウンコンバータ（ローエンド、ハイエンド）およびアップコンバータ（ローエンド、ハイエンド）に、本実施形態の半導体装置１００、１００’が用いられる。
図４においては、ダウンコンバータ（ハイエンド側）、アップコンバータ（ローエンド側）に、図１の如く第１素子領域１０にｎチャネル型ＭＯＳＦＥＴが設けられ、第２素子領域２０にＳＢＤが設けられた複合素子の半導体装置１００が用いられ、ダウンコンバータ（ローエンド側）、アップコンバータ（ハイエンド側）には第１素子領域１０にｐチャネル型ＭＯＳＦＥＴが設けられ、第２素子領域２０にＳＢＤが設けられた複合素子の半導体装置１００’が用いられる。
また、本実施形態では第１および第２個別半導体素子領域を１チップに集積化した複合素子を例に説明したが、これに限らず３つ以上の個別半導体素子領域を１チップに集積化する場合も、それぞれを分離領域３０によって分離することで、同様に実施できる。
本実施形態の複合素子は、上記の個別半導体素子の組み合わせに限らない。例えば第１素子領域１０に図１と同様のＭＯＳＦＥＴを構成し、第２素子領域２０に、図１と同様のｎチャネル型ＭＯＳＦＥＴを配置した複合素子でもよい。更に図４の如く、それぞれにｐチャネル型ＭＯＳＦＥＴを配置した複合素子１００’’であっても同様に実施できる。
また、ウエファ工程は複雑になるが、それぞれにｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを配置した複合素子でも実施できる。
本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置の使用例を説明する回路図である。 従来の半導体装置を説明する（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
符号の説明
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
ＳＢ 半導体基板
１０ 第１素子領域（第１の個別半導体素子領域）
２０ 第２素子領域（第２の個別半導体素子領域）
３０ 分離領域
３１ 貫通孔
３２ 絶縁膜
１００、１００’、１００’’ 半導体装置（複合素子）
１０２、２１２ チャネル領域
１０３、２１３ トレンチ
１０４、２１４ ゲート絶縁膜
１０５、２１５ ゲート電極
１０５ｃ、２１５ｃ ゲート連結部
１０６、２１６ ボディ領域
１０７、２１７ ソース領域
１０８、２１８ 層間絶縁膜
１０９、２１９ ソース電極
１１０、２２０ ガードリング
１１１ 、２２１ ゲート配線電極
１１１ａ、２２１ａ ゲート配線
１１１ｂ、２２１ｂ ゲートパッド電極
１１２、２２２ 導電路
１１３、２２３ ドレイン電極
１１４、２２４ アニュラー領域
１１５、２２５ シールドメタル
２０１ 絶縁膜
２０２ 金属層
２０３ アノード電極
２０４ 導電路
２０５ ガードリング
２０６ アニュラー領域
２０７ カソード電極
２０８ シールドメタル
２５０ 外部接続電極
２６０ 実装基板
５００ 半導体装置（複合素子）
５１０ 第１の半導体チップ
５１０Ｓ、５２０Ｓ ソース電極
５１０Ｇ、５２０Ｇ ゲート電極
５１１ 第１のリードフレーム
５２０ 第２の半導体チップ
５２１ 第２のリードフレーム
５３０ 樹脂層
５５０ 実装基板

Claims (4)

  1. フリップチップ実装方式の半導体装置において、
    半導体基板の一主面側に設けられた第１の個別半導体素子領域と、
    前記一主面側に設けられた第２の個別半導体素子領域と、
    前記第１の個別半導体素子領域および前記第２の個別半導体素子領域間に設けられ、前記半導体基板の一主面側から他の主面側まで達する分離領域と、を具備し、
    該分離領域は貫通孔と該貫通孔の内部に埋め込まれた絶縁膜により構成されることを特徴とする半導体装置。
  2. フリップチップ実装方式の半導体装置において、
    半導体基板の一主面側に設けられた第１の個別半導体素子領域と、
    前記一主面側に設けられた第２の個別半導体素子領域と、
    前記第１の個別半導体素子領域の周囲に設けられ、前記半導体基板の一主面側から他の主面側まで達する分離領域と、を具備し、
    該分離領域は、貫通孔と該貫通孔の内部に埋め込まれた絶縁膜により構成されることを特徴とする半導体装置。
  3. 前記分離領域は、前記第２の個別半導体素子領域の周囲に設けられることを特徴とする請求項２に記載の半導体装置。
  4. 前記一主面側に設けられ、前記第１の個別半導体素子領域および第２の個別半導体素子領域にそれぞれ接続する電極層を有することを特徴とする請求項１または請求項２に記載の半導体装置。
JP2007143966A 2007-05-30 2007-05-30 半導体装置 Pending JP2008300565A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007143966A JP2008300565A (ja) 2007-05-30 2007-05-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007143966A JP2008300565A (ja) 2007-05-30 2007-05-30 半導体装置

Publications (1)

Publication Number Publication Date
JP2008300565A true JP2008300565A (ja) 2008-12-11

Family

ID=40173799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007143966A Pending JP2008300565A (ja) 2007-05-30 2007-05-30 半導体装置

Country Status (1)

Country Link
JP (1) JP2008300565A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0330450A (ja) * 1989-06-28 1991-02-08 Fuji Electric Co Ltd 誘電体分離島を有する半導体装置の製造方法
JPH1022336A (ja) * 1996-06-28 1998-01-23 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002523900A (ja) * 1998-08-25 2002-07-30 コミツサリア タ レネルジー アトミーク 電子回路および基板中の少なくとも１つのパワー電子構成要素からなる集積電子回路の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0330450A (ja) * 1989-06-28 1991-02-08 Fuji Electric Co Ltd 誘電体分離島を有する半導体装置の製造方法
JPH1022336A (ja) * 1996-06-28 1998-01-23 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002523900A (ja) * 1998-08-25 2002-07-30 コミツサリア タ レネルジー アトミーク 電子回路および基板中の少なくとも１つのパワー電子構成要素からなる集積電子回路の製造方法

Similar Documents

Publication Publication Date Title
US20230112583A1 (en) Semiconductor device and semiconductor package
US9397160B2 (en) Semiconductor device
TWI620321B (zh) Semiconductor device
US7786534B2 (en) Semiconductor device having SOI structure
US7915740B2 (en) Semiconductor device
US20220115342A1 (en) Electronic component and semiconductor device
JP2008053623A (ja) 半導体装置
JP2008251923A (ja) 半導体装置
JP6368921B2 (ja) 半導体装置
JP2009071059A (ja) 半導体装置
JP6462812B2 (ja) 半導体装置
US9437556B2 (en) Semiconductor device
JP7188230B2 (ja) 半導体装置
KR20160110011A (ko) 반도체 장치 및 반도체 패키지
JP2008300565A (ja) 半導体装置
JPWO2020162620A1 (ja) 半導体装置
JP7412522B2 (ja) 半導体装置
US20230215944A1 (en) Semiconductor device
WO2023176891A1 (ja) 半導体装置
JP2007005539A (ja) 半導体装置
JP2022010220A (ja) 半導体装置
JP2023131415A (ja) 半導体装置
CN116666451A (zh) 半导体器件以及半导体器件的制造方法
CN115868013A (zh) 半导体装置
JP2020107792A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100427

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120918

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130305