CN116666451A - 半导体器件以及半导体器件的制造方法 - Google Patents

半导体器件以及半导体器件的制造方法 Download PDF

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Abstract

本公开的各实施例涉及一种半导体器件以及半导体器件的制造方法。在构成半导体器件的半导体衬底的主表面上形成绝缘膜，以覆盖场板部分，在该绝缘膜上形成比所述场板部分厚的金属图案，在该绝缘膜上形成保护膜，以覆盖所述金属图案。该场板部分由一个或多个氮化硅膜和一个或多个的氧化硅膜的堆叠膜组成。

Description

半导体器件以及半导体器件的制造方法
相关申请的交叉引用
于2022年2月28日申请的第2022-029196号日本专利申请的包括说明书、附图以及说明书摘要在内的公开内容全部通过引用合并于此。
背景技术
本发明涉及半导体器件及半导体器件的制造方法，例如能够适用于具有场板部分的半导体器件及其制造方法。
下面列出了公开的技术。
[专利文献1]第2019-62031号日本未审查专利申请公开
[专利文献2]第WO2013/069408号国际专利公开
[专利文献3]第2015-230965号日本未审查专利申请公开
第2019-62031号日本未审查专利申请公开(专利文件1)和第WO2013/069408号国际专利公开(专利文件2)描述了与具有电阻场板部分的半导体器件相关的技术。此外，第2015-230965号日本未审查专利申请公开(专利文献3)描述了一种与用于抑制电场集中的金属布线相关的技术。
发明内容
期望提高具有场板部分的半导体器件的可靠性。
其它问题和新颖特征将从本说明书和附图的描述中显而易见。
根据实施例，一种半导体器件包括：半导体衬底；场板部分，经由第一绝缘膜形成在该半导体衬底的该主表面上；第二绝缘膜，形成在该半导体衬底的该主表面上，以覆盖该第一绝缘膜和该场板部分。半导体器件还包括：第一金属图案和第二金属图案，形成在第二绝缘膜上；绝缘保护膜，形成在该第二绝缘膜上，以覆盖该第一金属图案和该第二金属图案。该第一金属图案和该第二金属图案中的每个金属图案电连接到该场板部分并且比场板部分厚。该场板部分由多晶硅制成，该第二绝缘膜由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成。
根据本实施方式，能够提高半导体器件的可靠性。
附图说明
图1是根据实施例的半导体器件的俯视图。
图2是根据实施例的半导体器件的仰视图。
图3是根据实施例的半导体器件的平面透视图。
图4是示出根据实施例的半导体器件的主要部分的平面图。
图5是根据实施例的半导体器件的平面透视图。
图6是示出根据实施例的半导体器件的主要部分的截面图。
图7是示出根据实施例的半导体器件的主要部分的截面图。
图8是示出根据实施例的半导体器件的主要部分的截面图。
图9是示出根据实施例的半导体器件的制造工艺中的主要部分的截面图。
图10是示出图9之后的半导体器件的制造工艺中的主要部分的截面图。
图11是示出图10之后的半导体器件的制造工艺中的主要部分的截面图。
图12是示出图11之后的半导体器件的制造工艺中的主要部分的截面图。
图13是示出图12之后的半导体器件的制造工艺中的主要部分的截面图。
图14是示出图13之后的半导体器件的制造工艺中的主要部分的截面图。
图15是示出图14之后的半导体器件的制造工艺中的主要部分的截面图。
图16是示出图15之后的半导体器件的制造工艺中的主要部分的截面图。
图17是示出图16之后的半导体器件的制造工艺中的主要部分的截面图。
图18是示出图17之后的半导体器件的制造工艺中的主要部分的截面图。
图19是示出图18之后的半导体器件的制造工艺中的主要部分的截面图。
图20是示出第一研究示例的半导体器件的主要部分的截面图。
图21是示出第二研究示例的半导体器件的主要部分的截面图。
图22是示出第三研究示例的半导体器件的主要部分的截面图。
图23是示出第一修改的半导体器件的主要部分的截面图。
图24是示出第二修改的半导体器件的主要部分的截面图。
图25是示出第三修改的半导体器件的主要部分的截面图。
具体实施方式
在下面的描述中，为了方便起见，将在需要时以多个部分或实施例来描述本发明。然而，除非另有说明，否则这些部分或实施例并非彼此无关，并且一个涉及另一个的全部或部分作为其修改、细节或补充说明。此外，在下述实施例中，除非另有说明或者除了原则上明显限于特定数量的情况，否则当提到元件的数量(包括个数、数值、数量、范围等)时，元件的数量不限于特定数量，并且大于或小于特定数量的也适用。此外，在以下描述的实施例中，不言而喻，除非另有说明或者除了原则上组件明显不可缺少的情况，否则组件(包括元件步骤)不一定是不可缺少的。类似地，在后述的实施例中，当提及组件的形状、其位置关系等时，除非另有说明或者除了原则上其明显被排除在外的情况，否则大致近似和相似形状等也包括在其中。上述的数值和范围也同样。
在下文中，将参照附图详细描述实施例。在用于描述实施例的所有附图中，对具有相同功能的部件标注相同的附图符号，并且省略其重复的说明。此外，在以下实施例中，除非特别需要，否则原则上不再重复描述相同或相似的组件。
另外，在以下的实施例中使用的一部分附图中，为了使附图容易看清，即使在截面图中也省略阴影线(hatching)。此外，为了使附图容易看清，即使在平面图中也使用阴影线。
第一实施例
<半导体器件的结构>
将参考图1至图9描述根据本实施例的半导体器件CP的结构。图1是根据本实施例的半导体器件CP的俯视图，图2是根据本实施例的半导体器件CP的仰视图(背表面图)。图3是根据本实施例的半导体器件CP的平面透视图，图4是示出根据本实施例的半导体器件CP的主要部分的平面图。图5是根据本实施例的半导体器件CP的平面透视图，其用阴影示出p型半导体区域FPR和绝缘膜IL1的形成位置。图6至图8是示出根据本实施例的半导体器件CP的主要部分的截面图。以放大的方式示出由图1中的虚线包围的区域RG1的局部放大平面图对应于图4。此外，沿着图4中的A1-A1线截取的截面图对应于图6。此外，图7和图8是示出图3所示的元件区域DR的主要部分的截面图。具体来说，图7对应于发射极电极EE从保护膜PF的开口(用于发射极焊盘的开口)露出的区域的截面图，图8对应于发射极电极EE被保护膜PF覆盖的区域的截面图。
根据本实施例的半导体器件(半导体芯片)CP例如是包括功率晶体管(功率系统晶体管)的功率器件，并且功率晶体管形成在构成半导体器件CP的半导体衬底SB上。构成半导体器件CP的半导体衬底SB由例如单晶硅制成，并且具有主表面和与主表面相反的背表面。半导体器件CP和构成其的半导体衬底SB具有矩形平面形状。
半导体器件CP包括作为最上层布线的发射极电极EE、栅极电极布线GEW、内周布线(金属图案)FCW、外周布线(金属图案)SCW和连接布线部分JW。由于发射极电极EE、栅极电极布线GEW、内周布线FCW以及外周布线SCW均由金属材料制成，因此它们可以被视为金属电极、金属布线或金属图案。发射极电极EE、栅极电极布线GEW、内周布线FCW以及外周布线SCW为同层中的布线(金属图案)，并且由阻挡导体膜BR和形成在其上的主导体膜MC的层叠导体膜组成。
在平面图中，发射极电极EE布置在半导体器件CP的中央处，栅极布线GEW布置在发射极电极EE的周围(外侧)，内周布线FCW布置在栅极布线GEW的周围(外侧)，外周布线SCW布置在内周布线FCW的周围(外侧)。
在本申请中，短语“在平面图中”对应于在平行于半导体器件CP或半导体衬底SB的主表面或背表面的平面上观察的情况。
发射极电极EE电连接到形成在半导体器件CP(半导体衬底SB)中的功率晶体管的发射极区域。例如，发射极电极EE在平面图中形成为大致正方形。
栅极电极布线GEW电连接到形成在半导体器件CP(半导体衬底SB)中的功率晶体管的栅极电极。栅极电极布线GEW布置在发射极电极EE的周围，以在平面图中包围发射极电极EE，并且包括整体地形成的栅极电极部分GE和栅极布线部分GW。例如，栅极电极部分GE在平面图中形成为大致正方形，并且布置在发射极电极EE的一个角附近。此外，栅极布线部分GW由比栅极电极部分GE窄的带状图案形成，并且布置为在平面图中包围发射极电极EE。
内周布线FCW布置在栅极电极布线GEW周围，以在平面图中包围栅极电极布线GEW。内周布线FCW通过连接布线部分JW电连接到发射极电极EE。内周布线FCW、连接布线部分JW和发射极电极EE由相同的导体膜制成并且一体形成。
外周布线SCW布置在内周布线FCW周围，以在平面图中包围内周布线FCW。外周布线SCW电连接到形成在半导体器件CP(半导体衬底SB)中的功率晶体管的集电极区域。
半导体器件CP还包括电连接内周布线FCW和外周布线SCW的场板部分(电阻场板部分、导电板部分)FP。场板部分FP是由多晶硅制成的电阻场板部分。场板部分FP在平面图中布置在内周布线FCW与外周布线SCW之间。虽然图1和图4是平面图，但是场板部分FP为了便于看图而应用阴影线。场板部分FP由电连接功率晶体管的集电极和发射极的导体图案FCP、TCP和SCP形成。
从图3可以看出，元件区域(活性区域、内周区域)DR布置在构成半导体器件CP的半导体衬底SB的主表面的中央处。此外，在半导体衬底SB的主表面上，周边区域(外周区域)PR布置在元件区域DR周围，以包围元件区域DR。
元件区域DR是其中形成半导体元件的区域。多个(大量)单位晶体管单元布置在元件区域DR中，并且功率晶体管通过并联连接多个单位晶体管而构成。每个单位晶体管单元具有相同的结构。
下面将参照图7和图8描述元件区域DR中的单位晶体管单元。图7和图8是示出布置在图3的元件区域DR中的单位晶体管单元的示例的主要部分的截面图。如上所述，图7对应于发射极电极EE从保护膜PF的开口暴露的区域的截面图，图8对应于发射极电极EE被保护膜PF覆盖的区域的截面图。
如图7和图8所示，例如，台面型绝缘栅双极晶体管(IGBT)形成为单位晶体管单元。在下面的描述中，绝缘栅双极型晶体管简称为晶体管。晶体管(元件)包括p型集电极区域CR和n型发射极区域ER、n-型漂移区域DF和它们之间的p型沟道形成区域CH以及沟槽栅极电极TG。
即，在半导体衬底SB的背表面侧上，p型集电极区域CR形成为距半导体衬底SB的背表面达到预定深度。集电极区域CR由形成在半导体衬底SB中的p型半导体区组成。在半导体衬底SB的背表面上形成集电极CE，集电极区域CR与集电极CE相邻并且电连接。集电极CE例如由半导体衬底SB的背表面上的铝(Al)层、铝层上的钛(Ti)层、背表面上的镍(Ni)层和镍层上的金(Au)层的堆叠膜组成。集电极电极CE形成在半导体衬底SB的整个背表面上。
n型场截止区域SR形成在p型集电极区域CR和n型漂移区域DF之间。场截止区域SR由形成在半导体衬底SB中的n型半导体区域组成，漂移区域DF由形成在半导体衬底SB中的n型半导体区域组成。场截止区域SR的n型杂质浓度高于漂移区域DF的n型杂质浓度，发射区域ER的n型杂质浓度高于场截止区域SR的n型杂质浓度。场截止区域SR具有防止当晶体管被关闭时发生穿通现象(其中从沟道形成区域CH在漂移区域DF中生长的耗尽层与集电极区域CR接触的现象)发生的功能。此外，场截止区域SR具有限制从集电极区域CR注入到漂移区域DF的空穴量的功能。
在半导体衬底SB的主表面侧上，n型发射极区域ER形成为距半导体衬底SB的主表面达到预定深度。发射极区域ER由形成在半导体衬底SB中的n型半导体区组成。对于漂移区域DF和沟道形成区域CH，沟道形成区域CH与发射极区域ER相邻，发射极区域ER位于沟道形成区域CH上，沟道形成区域CH介于发射极区域ER和漂移区域DF之间。p型沟道形成区域CH由形成在半导体衬底SB中的p型半导体区域组成。
此外，在元件区域DR中，在半导体衬底SB中形成从半导体衬底SB的主表面沿着其厚度方向延伸的沟槽(栅极沟槽)TR。每个沟槽TR形成为通过发射极区域ER和发射极区域ER下方的沟道形成区域CH到达漂移区域DF。从另一个角度看，沟道形成区域CH形成在相邻的沟槽TR之间，发射极区域ER在与沟槽TR相邻的位置处形成在沟道形成区域CH上。
沟槽栅极电极TG经由栅极绝缘膜GF埋入沟槽TR中。栅极绝缘膜GF例如由氧化硅膜组成，并且形成在沟槽TR的底面和侧面上。沟槽栅极电极TG例如由引入有n型杂质(例如磷)的多晶硅膜组成。沟槽栅极电极TG用作单位晶体管单元的栅极(栅极电极)。沟槽栅极电极TG与上述栅极电极布线GEW电连接。
此外，绝缘膜ZF形成在半导体衬底SB的主表面上，以覆盖发射极区域ER和沟槽栅极电极TG的上表面。绝缘膜ZF由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成。在图7和图8的情况下，绝缘膜ZF由氧化硅膜OX1、氧化硅膜OX1上的氮化硅膜NT、以及氮化硅膜NT上的氧化硅膜OX2的堆叠膜组成。上述发射极电极EE形成在绝缘膜ZF上。
发射极电极EE由阻挡导体膜BF和形成于其上的主导体膜MF的堆叠膜组成。主导体膜MF的厚度大于阻挡导体膜BF的厚度。阻挡导体膜BF由例如钛钨(TiW)制成。主导体膜MF例如由铝(Al)的单层膜、在Al中添加Si或铜(Cu)的导体膜、或者在Al中添加Si和Cu的导体膜组成。这其中，从抑制Al尖峰的观点看，AlSi是优选的。AlSi中的Si含量例如在0.5％～1.5％的范围内。
此外，在元件区域DR中，接触孔(连接沟槽)CT1形成为通过绝缘膜ZF和发射极区域ER到达沟道形成区域CH。每个接触孔CT1填充有发射极电极EE。发射极电极EE与从接触孔CT1的侧表面暴露的发射极区域ER接触并且电连接。此外，发射极电极EE通过在与接触孔CT1的底部相邻的位置处形成在半导体衬底SB中的p+型半导体区域PS1电连接至p型沟道形成区域CH。在平面图中，发射极电极EE形成在整个元件区域DR之上，其中形成有构成功率晶体管的多个单位晶体管单元。
半导体器件CP包括作为最上层的膜(绝缘膜)的绝缘保护膜(表面保护膜、钝化膜)PF。保护膜PF由绝缘膜组成，优选地由聚酰亚胺树脂等制成的树脂膜组成。在本实施例中，保护膜PF不包括氮化硅膜。发射极电极EE、栅极电极布线GEW、内周布线FCW、外周布线SCW以及连接布线部分JW被保护膜PF覆盖。即，保护膜PF形成在绝缘膜ZF上，以覆盖发射极电极EE、栅极电极布线GEW、内周布线FCW、外周布线SCW以及连接布线部分JW。保护膜PF与发射极电极EE、栅极电极布线GEW、内周布线FCW以及外周布线SCW接触。
然而，用于焊盘(接合焊盘)的开口形成在保护膜PF中。保护膜PF中的发射极焊盘的开口形成为在平面图中包括在发射极电极EE中，发射极电极EE的一部分从保护膜PF中的发射极焊盘的开口暴露。发射极焊盘(用于发射极的接合焊盘)由从保护膜PF中的发射极焊盘的开口暴露的发射极电极EE形成。另外，保护膜PF中的栅极焊盘的开口形成以在平面图中包括在栅极电极部分GE中，栅极电极部分GE的一部分从保护膜PF的栅极焊盘的开口暴露。栅极焊盘(栅极的接合焊盘)由从保护膜PF中的栅极焊盘的开口暴露的栅极电极部分GE形成。栅布线部分GW、内周布线FCW、外周布线SCW以及连接布线部分JW整体被保护膜PF覆盖，不从保护膜PF暴露。
形成在元件区域DR中的多个单位晶体管单元的沟槽栅极电极TG通过栅极电极布线GEW彼此电连接。因此，栅极电压通过栅极电极布线GEW从栅极焊盘提供给功率晶体管的栅极(构成功率晶体管的多个单位晶体管单元的沟槽栅极电极TG)。
此外，构成功率晶体管的多个单位晶体管单元的发射极区域ER电连接到发射极电极EE，并且通过发射极电极EE彼此电连接。
此外，构成功率晶体管的多个单位晶体管单元的集电极区域通过集电极区域CR和集电极电极CE彼此电连接。
这里，已经描述了应用IGBT作为形成在元件区域DR中的半导体元件的情况另一方面，作为形成在元件区域DR中的半导体元件，可以代替上述IGBT而形成功率MOSFET。在该情况下，发射极区域ER成为源极区域，发射极电极EE成为源极电极，不形成集电极区域CR，集电极电极CE成为漏极电极。另外，作为形成在元件区域DR中的半导体元件，诸如RC(反向导通)-IGBT、双极型晶体管等的其他晶体管可以代替IGBT和功率MOSFET应用为单位晶体管单元。此外，也可以应用二极管作为形成在元件区域DR中的半导体元件。在这种情况下，发射极电极EE和集电极电极CE中的一个成为阳极电极，另一个成为阴极电极，并且不形成栅极电极布线GEW。
接下来，将参考图1和图4到图6描述半导体器件CP(半导体衬底SB)的周边区域(PR)。
如图6所示，在半导体器件CP的周边区域中，在半导体衬底SB的主表面侧上形成有p型半导体区域FPR和p型RESURF(REduced SURface Field)区域RS。p型半导体区域FPR由在半导体衬底SB中形成的p型半导体区域组成，RESURF区域RS由在半导体衬底SB中形成的p型半导体区域组成，并且p型RESURF区域RS的杂质浓度(p-型杂质浓度)低于p型半导体区域FPR的杂质浓度(p型杂质浓度)。如图5所示，p型半导体区域FPR的平面形状在平面图中形成为框形状，以包围元件区域DR。p型半导体区域FPR在功率晶体管截止时被固定为0V的电位(接地电位)。
p型RESURF区域RS也形成为包围元件区域DR。RESURF区域RS在与p型半导体区域FPR电连接的状态下向半导体器件CP的外周延伸，并且形成在场板部分FP的下方(正下方)。场板部分FP和RESURF区域RS的组合在耐压特性方面彼此非常兼容，并且半导体衬底SB的主表面的电场(表面场)可以释放，耐压可以通过提供RESURF区域RS来改进。
此外，在半导体衬底SB的主表面上，在场板部分FP的更外侧(外周侧上)形成有n+型沟道截止区域CS，以包围场板部分FP。沟道停止区CS具有抑制从p型半导体区FPR延伸的耗尽层延伸的功能。当功率晶体管截止时，沟道停止区域CS被固定在例如约600V的电势。
此外，如图6所示，在半导体器件CP的周边区域中，绝缘膜IL1和覆盖绝缘膜IL1的绝缘膜IL2形成在半导体衬底SB的主表面上。绝缘膜IL1的厚度大于绝缘膜IL2的厚度。绝缘膜IL1例如由氧化硅膜组成，绝缘膜IL1的厚度例如为约1μm。如图5所示，绝缘膜IL1的平面形状在平面图中形成为框形状，以包围p型半导体区域FPR。p型半导体区域FPR相对于绝缘膜IL1自对准地形成，p型半导体区域FPR的外周边缘与厚绝缘膜IL1的内周边缘在平面图中大致一致。绝缘膜IL2与绝缘膜IL1同样由例如氧化硅膜组成，但是比绝缘膜IL1薄，绝缘膜IL2的厚度例如为约0.2μm。
此外，如图6所示，上述场板部分FP形成在绝缘膜IL1和绝缘膜IL2上。场板部分FP是用于确保半导体器件CP的周边区域PR在功率晶体管截止时的耐压的结构。场板部分FP以电连接在功率晶体管(由形成在元件区域DR中的多个单位晶体管单元构成的功率晶体管)的集电极与发射极之间的状态布置在半导体器件CP(见图3)的周边区域PR中。通过使电流流过构成场板部分FP的导体图案FCP、TCP、SCP，可以形成电位恒定的场板，可以通过其电位分布确保外周区域的耐压。
如图1、图4和图6所示，场板部分FP整体地包括内部导体图案FCP、外部导体图案SCP和用于电连接这些图案(导体图案FCP和导体图案SCP)的中间导体图案TCP。这些导体图案FCP、SCP、TCP由多晶硅(polysilicon)制成，并且具有例如为约500nm至600nm的厚度。导体图案FCP、SCP和TCP包含预定浓度的杂质(n型或p型杂质)，以具有适合于场板的电阻率。导体图案FCP、SCP、TCP的杂质浓度例如可以为约1×1017/cm3至1×1020/cm3。
从图1和图4可以看出，内部导体图案FCP在平面图中形成为框形状，以包围元件区域DR。如图6所示，在平面图中，内部导体图案FCP整体地具有与绝缘膜IL1重叠的部分和不与绝缘膜IL1重叠的部分。即，内部导体图案FCP的在内周侧上的部分形成在半导体衬底SB(p型半导体区域FPR)上的绝缘膜IL2上，并且其下方不存在绝缘膜IL1。然而，外周侧上的内部导体图案FCP的部分形成在绝缘膜IL1上的绝缘膜IL2上，并且其下方存在绝缘膜IL1。
从图1和图4可以看出，外部导体图案SCP在平面图形成为框形状，以包围内部导体图案FCP。如图6所示，在平面图中外部导体图案SCP整体地具有与绝缘膜IL1重叠的部分和不与绝缘膜IL1重叠的部分。即，外部导体图案SCP的在内周侧上的部分形成在绝缘膜IL1上的绝缘膜IL2上，并且其下方存在绝缘膜IL1。然而，外部导体图案SCP的在外周侧上的部分形成在半导体衬底SB上的绝缘膜IL2上，其下方不存在绝缘膜IL1。
从图1和图4可以看出，中间导体图案TCP在平面图中形成在内部导体图案FCP与外部导体图案SCP之间，在截面图中形成在绝缘膜IL1上的绝缘膜IL2上。因此，绝缘膜IL1存在于中间导体图案TCP下方。
此外，如图1和图4所示，中间导体图案TCP在平面图中形成为例如螺旋形(涡旋形)。中间导体图案TCP的位于相对侧上的两端中，一端整体地连接到内部导体图案FCP，另一端整体地连接到外部导体图案SCP。
通过使电流(即，电流为约若干μA)从集电极到发射极(即，从外部导体图案SCP到内部导体图案FCP)穿过场板部分FP的导体图案FCP、TCP和SCP，电位由导体图案FCP、TCP和SCP划分，并且具有恒定电位的场板形成在周边区域PR中。于是，通过场板的电位分布，周边区域PR中的半导体衬底SB内的电场分布变得均匀，半导体衬底SB的上表面的电位被固定，结果是改善了半导体器件CP的周边区域PR的耐压，并且改善了半导体器件CP的可靠性。另外，在使用场板部分FP的周边结构中，集电极与发射极间的电位分布由流过导体图案FCP、SCP、TCP的电流固定，使得半导体器件CP不易受到外部电荷的影响。
如图6所示，上述绝缘膜ZF形成在半导体衬底SB的主表面上，以覆盖场板部分FP(导体图案FCP、SCP、TCP)、绝缘膜IL2等。此外，上述内周布线FCW和外周布线SCW形成在绝缘膜ZF上。与发射极电极EE一样，内周布线FCW和外周布线SCW由阻挡导体膜BF和形成在其上的主导体膜MF的堆叠膜组成。
如图6所示，内周布线FCW通过形成在绝缘膜ZF和绝缘膜IL2中的接触孔CT2电连接到p型半导体区域FPR。即，接触孔CT2在平面图中形成在与p型半导体区域FPR重叠的位置处，贯通绝缘膜ZF和绝缘膜ZF下方的绝缘膜IL2，并且填充有内周布线FCW。内周布线FCW与从绝缘膜ZF(的接触孔CT)暴露的半导体衬底SB的一部分电连接。具体而言，p型半导体区域FPR在接触孔CT2的底部暴露，接触孔CT2中的内周布线FCW与p型半导体区域FPR电连接。另外，在p型半导体区域FPR中与接触孔CT2的底部邻近的位置，形成杂质浓度比p型半导体区域FPR高的p+型半导体区域PS2，由此，内周布线FCW能够通过p+型半导体区域PS2与p型半导体区域FPR电连接。这样，可以降低内周布线FCW与p型半导体区域FPR之间的连接电阻。
此外，如图6所示，内周布线FCW通过形成在绝缘膜ZF中的接触孔CT3与场板部分FP的导体图案FCP电连接。即，接触孔CT3在平面图中形成与场板部分FP的导体图案FCP重叠的位置，贯通绝缘膜ZF，并且填充有内周布线FCW。场板部分FP的导体图案FCP在接触孔CT3的底部暴露，接触孔CT3中的内周布线FCW与场板部分FP的导体图案FCP电连接。另外，在场板部分FP的导体图案FCP中的与接触孔CT3的底部相邻的位置，具有杂质浓度比导体图案FCP的杂志浓度高的p+型半导体区域(未示出)，由此，内周布线FCW可以通过p+型半导体区域与场板部分FP的导体图案FCP电连接。以此方式，可以降低内周布线FCW与场板部分FP的导体图案FCP之间的连接电阻。在图6的情况下，接触孔CT3形成在导体图案FCP的不位于绝缘膜IL1上的部分上，而不是形成在导体图案FCP的位于绝缘膜IL1上的部分上。
另一方面，也可以在导体图案FCP的位于绝缘膜IL1上的部分上(即，在平面图中与绝缘膜IL1重叠的导体图案FCP上)设置接触孔CT3。。此外，在这种情况下，整个导体图案FCP可以在平面图中与绝缘膜IL1重叠。
接触孔CT3可以形成为在平面图中沿着内周布线FCW的外周延伸，并且同样适用于接触孔CT2。
此外，如图6所示，外周布线SCW通过形成在绝缘膜ZF及绝缘膜IL2中的接触孔CT4与p+型半导体区域PS3及n+型沟道截止区域CS电连接。p+型半导体区域PS3是形成在半导体衬底SB中的p型半导体区域，沟道停止区域CS是形成在半导体衬底SB中的n型半导体区域。接触孔CT4在平面图中形成为与p+型半导体区域PS3重叠的位置，贯通绝缘膜ZF和绝缘膜ZF下方的绝缘膜IL2，并且填充有外周布线SCW。外周布线SCW与半导体衬底SB的从绝缘膜ZF(的接触孔CT4)暴露的一部分电连接。具体而言，接触孔CT4内的外周布线SCW与从接触孔CT2的底部暴露的p+型半导体区域PS3电连接。外周布线SCW通过接触孔CT4和p+型半导体区域PS3与半导体衬底SB的背表面侧上的集电极区域CR电连接。因此，外周布线SCW通过半导体衬底SB电连接到集电极CE。
此外，如图6所示，外周布线SCW通过形成在绝缘膜ZF中的接触孔CT5与场板部分FP的导体图案SCP电连接。即，接触孔CT5在平面图中形成在与场板部分FP的导体图案SCP重叠的位置，贯通绝缘膜ZF，被外周布线SCW填埋。场板部分FP的导体图案SCP在接触孔CT5的底部处暴露，接触孔CT5中的外周布线SCW与场板部分FP的导体图案SCP电连接。另外，在场板部分FP的导体图案SCP中的与接触孔CT5的底部相邻的位置处，形成有杂质浓度比导体图案SCP高的p+型半导体区域(未示出)，由此，外周布线SCW可以通过p+型半导体区域与场板部分FP的导体图案SCP电连接。以此方式，可以降低外周布线SCW与场板部分FP的导体图案SCP之间的连接电阻。在图6的情况下，接触孔CT5形成在导体图案SCP的不位于绝缘膜IL1上的部分上，而不是形成在导体图案SCP的位于绝缘膜IL1上的部分上。
作为另一方面，也可以在导体图案SCP的位于绝缘膜IL1上的部分上(即，在平面图中与绝缘膜IL1重叠的位置的导体图案SCP上)设置接触孔CT5。此外，在这种情况下，整个导体图案SCP可以在平面图中与绝缘膜IL1重叠。
接触孔CT5可以在平面图中形成为沿着外周布线SCW的外周延伸，这同样适用于接触孔CT4。
因此，在半导体器件CP(半导体衬底SB)的元件区域DR中，绝缘膜ZF形成在半导体衬底SB的主表面上，以覆盖发射极区域ER和沟槽栅极电极TG。另外，在半导体器件CP(半导体衬底SB)的周边区域PR中，场板部分FP经由绝缘膜(这里是由绝缘膜IL1和绝缘膜IL2组成的绝缘膜)形成在半导体衬底SB的主表面上。此外，绝缘膜ZF形成在半导体衬底SB的主表面上，以覆盖绝缘膜IL1、IL2和场板部分FP(导体图案FCP、SCP、TCP)。绝缘膜ZF可以用作层间绝缘膜，并且由于其覆盖场板部分FP，因此其还可以用作场板部分FP的保护膜。此外，在绝缘膜ZF上形成有发射极电极EE、栅极电极布线GEW、内周布线FCW以及外周布线SCW，保护膜PF形成在绝缘膜ZF上，以覆盖它们。
发射极电极EE、栅极电极布线GEW、内周布线FCW、外周布线SCW中的每一者的厚度比场板部分FP(导体图案FCP、SCP、TCP)的厚度厚。注意到，发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW中的每一者的厚度可以定义为位于绝缘膜ZF上的部分的厚度(图6所示的厚度T1)。图6也示出场板部分FP的厚度T2，保持T1＞T2。
保护膜PF是作为半导体芯片的半导体器件CP的最上层中的膜。发射极电极EE的一部分(中央部分)从保护膜PF的开口暴露，以形成发射极焊盘，栅极布线GEW的栅极电极部分GE的一部分从保护膜PF的开口暴露，以形成栅极焊盘。
<半导体器件的制造方法>
接下来，将参考图9到图19描述根据本实施例的半导体器件的制造方法的示例。图9到图19是示出根据本实施例的半导体器件的制造工艺中的主要部分的截面图。在图9到图19中的每个图中，图中左侧所示的截面是对应于上述图7的截面，图中右侧所示的截面是对应于上述图6的截面。
首先，如图9所示，制备半导体衬底SB。在该阶段，半导体衬底SB在平面图中是基本上圆形的半导体晶片。半导体衬底SB具有主表面和在与其相对侧上的背表面。半导体衬底SB例如由单晶硅制成，并且可以是其中引入n型杂质的n型半导体衬底。其中外延半导体层形成在半导体衬底上的外延晶片也可以用作半导体衬底SB。
接下来，在半导体衬底SB的主表面上形成由氧化硅膜等制成的绝缘膜之后，使用光刻技术和蚀刻技术对绝缘膜进行图案化，从而在周边区域PR中在半导体衬底SB的主表面上形成绝缘膜IL1的图案，如图10所示。
接下来，在周边区域PR中在半导体衬底SB的主表面侧，使用光致抗蚀剂图案作为掩模执行离子注入，从而形成p-型RESURF区域RS。
然后，在周边区域PR中在半导体衬底SB的主表面侧，使用光致抗蚀剂图案和绝缘膜IL1作为掩模执行离子注入，从而形成p型半导体区域FPR。p型半导体区域FPR相对于绝缘膜IL1的内周边缘以自对准的方式形成。
接下来，如图11所示，在通过蚀刻在元件区域DR中的半导体衬底SB中形成沟槽TR之后，在沟槽TR的内表面(侧表面和底表面)上通过热氧化等形成栅极绝缘膜GF。之后，在半导体衬底SB的主表面上，通过CVD(化学气相沉积)方法等形成用于形成沟槽栅极电极TG的导体膜(例如，多晶硅膜)，以填充在沟槽TR内部，然后回蚀导体膜。以该方式，形成沟槽栅极电极TG，每个沟槽栅极电极TG由经由栅极绝缘膜GF残留在沟槽TR内的导体膜组成。
接下来，如图12所示，在通过CVD法等在半导体衬底SB的主表面上依次形成绝缘膜IL2和多晶硅膜(用于形成场板部分FP的多晶硅膜)之后，通过离子注入将p型或n型杂质引入多晶硅膜PC。此后，使用光刻技术和蚀刻技术对多晶硅膜进行图案化，以形成构成场板部分FP的导体图案FCP、SCP和TCP。该阶段在图12中所图示。构成场板部分FP的导体图案FCP、SCP、TCP经由绝缘膜(这里，为由绝缘膜IL1和绝缘膜IL2组成的绝缘膜)形成在半导体衬底SB的主表面上。
接下来，如图13所示，使用光致抗蚀剂图案作为掩模，执行将p型杂质离子注入到元件区域DR中的半导体衬底SB中，从而形成p型沟道形成区域CH，然后，使用相同的光致抗蚀剂图案作为掩模，执行n型杂质的离子注入，从而形成n型发射极区域ER。
接下来，在周边区域PR中在半导体衬底SB的主表面侧，以光致抗蚀剂图案为掩模执行离子注入，从而形成n+型沟道截止区域CS。
接下来，如图14所示，绝缘膜ZF形成在半导体衬底SB的主表面上，以覆盖沟槽栅极电极TG、场板部分FP(导体图案FCP、SCP、TCP)、绝缘膜IL2、绝缘膜IL1。如上所述，绝缘膜ZF由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成。构成绝缘膜ZF的氮化硅膜和氧化硅膜可以通过CVD法等形成。
在图14的情况下，绝缘膜ZF由氧化硅膜OX1、氧化硅膜OX1上的氮化硅膜NT、以及氮化硅膜NT上的氧化硅膜OX2的堆叠膜组成。在这种情况下，形成绝缘膜ZF的步骤包括形成氧化硅膜OX1的步骤、在氧化硅膜OX1上形成氮化硅膜NT的步骤、以及在氮化硅膜NT上形成氧化硅膜OX2的步骤。
接下来，如图15所示，通过使用光刻技术和蚀刻技术在绝缘膜ZF中形成接触孔CT1。通过在接触孔CT1的底部蚀刻半导体衬底SB，接触孔CT1形成为通过绝缘膜ZF和发射极区域ER到达沟道形成区域CH。此外，接触孔CT2、CT3、CT4和CT5通过使用光刻技术和蚀刻技术形成在绝缘膜ZF中。
接下来，如图16所示，通过离子注入形成p+型半导体区域PS1、PS2、PS3。p+型半导体区域PS1形成在接触孔CT1的底部处暴露的沟道形成区域CH中，p+型半导体区域PS2形成在接触孔CT3的底部处暴露的半导体衬底SB中，p+型半导体区域PS3形成在接触孔CT5底部处暴露的半导体衬底SB中。此时，可以在接触孔CT3的底部处暴露的导体图案FCP的上部中以及在接触孔CT5的底部处暴露的导体图案SCP的上部中形成p+型半导体区域(未示出)。
接下来，如图17所示，在包括接触孔CT1、CT2、CT3、CT4、CT5的内表面(侧表面和底表面)的绝缘膜ZF上，使用溅射法等形成阻挡导体膜BF，然后，通过溅射法等在阻挡导体膜BF上形成主导体膜MF，以填充接触孔CT1、CT2、CT3、CT4和CT5。之后，使用光刻技术和蚀刻技术对阻挡导体膜BF的主导体膜和主导体膜MF进行图案化，从而形成发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW。这个阶段在图17中被说明。
接下来，如图18所示，由聚酰亚胺树脂等制成的保护膜PF形成在绝缘膜ZF上，以覆盖发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW。然后，在保护膜PF中形成发射极焊盘的开口和栅极焊盘的开口。发射极焊盘由从保护膜PF的发射极焊盘的开口暴露的发射极电极EE的一部分形成，并且栅极焊盘由从保护膜PF中的用于栅极焊盘的开口暴露的栅极电极布线GEW的栅极电极部分GE形成。
接下来，根据需要通过掩模半导体衬底SB的背表面，使半导体衬底SB变薄。
接下来，如图19所示，通过离子注入在半导体衬底SB的背表面侧形成n型场停止区域SR，然后通过离子注入形成p型集电极区域CR。
接下来，使用溅射法等在半导体衬底SB的背表面形成集电极CE。之后，通过切割将半导体衬底SB切割成单独的片。以这种方式，制造作为半导体芯片的半导体器件CP。
此外，可以使用如此制造的半导体器件CP来制造半导体封装件。例如，在将半导体器件CP安装到引线框(未示出)的芯片焊盘上并将芯片焊盘和半导体器件CP的集电极CE电连接之后，引线框的多个引线和发射极焊盘(发射极电极EE)和半导体器件CP的栅极焊盘(栅极电极GE)经由导电连接构件(例如，接合线)电连接。然后，在用树脂密封半导体器件CP、导电连接构件、管芯焊盘和引线之后，切割引线和管芯焊盘并与引线框分离。以这种方式，可以制造半导体封装。
<研究背景>
本申请的发明人已经研究了具有电阻场板部分的半导体器件。电阻场板部分(对应于上述场板部分FP)由多晶硅制成并且经由绝缘膜形成在半导体衬底SB的主表面上。
图20是示出本申请的发明人所研究的第一研究示例的半导体器件的主要部分的截面图，并且与上述图6相对应。在图20所示的第一研究示例的半导体器件中，与上述绝缘膜ZF相对应的绝缘膜ZF100由单一的氧化硅膜组成。
对于具有电阻场板部分的半导体器件，重要的是提高耐湿性。这是因为，如果湿气进入半导体器件CP并到达场板部分FP，则由多晶硅制成的场板部分FP可能与湿气反应而劣化。例如，场板部分FP具有小宽度的图案(导体图案TCP)，并且存在薄的图案与进入的湿气发生反应，有可能导致图案破损。
在图20所示的第一研究示例的半导体器件中，覆盖场板部分FP的绝缘膜ZF100由单一的氧化硅膜组成。氧化硅膜是对湿气具有低阻挡性、湿气容易透过的膜(透湿性高的膜)。因此，已经通过保护膜PF的湿气很可能进一步通过绝缘膜ZF100并且到达场板部分FP，因此，担心场板部分FP与湿气反应。场板部分FP与湿气的反应导致半导体器件的可靠性劣化。为了提高具有电阻场板部分的半导体器件的可靠性，重要的是防止由多晶硅制成的电阻场板部分与湿气反应。
<主要特点和效果>
场板部分FP由多晶硅制成，并且经由绝缘膜(这里是由绝缘膜IL1和绝缘膜IL2组成的绝缘膜)形成在半导体衬底SB的主表面上，绝缘膜ZF形成在绝缘膜上，以覆盖场板部分FP。
在本实施例中，绝缘膜ZF由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成。在图6到图8的情况下，绝缘膜ZF由氧化硅膜OX1、氧化硅膜OX1上的氮化硅膜NT、以及氮化硅膜NT上的氧化硅膜OX2的堆叠膜组成。与氧化硅膜相比，氮化硅膜是对湿气具有高阻隔性且湿气不易通过的膜(透湿性低的膜)。在本实施例中，覆盖场板部分FP的绝缘膜ZF包括对湿气具有高阻挡性的氮化硅膜NT，包括在绝缘膜ZF中的氮化硅膜NT可以作为对湿气的阻挡膜起作用。因此，由于绝缘膜ZF包括氮化硅膜NT，所以能够抑制或防止湿气透过绝缘膜ZF并且到达场板部分FP。结果是，可以抑制或防止由多晶硅制成的场板部分FP与湿气反应，并且可以提高具有电阻场板部分的半导体器件的可靠性。
图21是示出根据本申请的发明人所研究的第二研究示例的半导体器件的主要部分的截面图，其与上述图6对应。在图21所示的第二研究示例的半导体器件中，与上述绝缘膜ZF对应的绝缘膜ZF200由单一的氮化硅膜组成。
在图21所示的第二研究示例的情况下，由于覆盖场板部分FP的绝缘膜ZF200由单一的氮化硅膜组成，因此能够抑制或防止湿气透过绝缘膜ZF200并且到达场板部分FP。结果是，可以抑制或防止由多晶硅制成的场板部分FP与湿气反应。
然而，在图21所示的第二研究示例的情况下，覆盖场板部分FP的绝缘膜ZF200由单一的氮化硅膜组成，因此存在以下问题。
即，与形成在半导体衬底的主表面上的氧化硅膜相比，形成在半导体衬底的主表面上的氮化硅膜更可能对半导体衬底产生应力。此外，形成在半导体衬底的主表面上的氮化硅膜随着其厚度增加而对半导体衬底产生更大的应力。因此，在图21所示的第二研究示例的情况下，由于覆盖场板部分FP的绝缘膜ZF200由单一的氮化硅膜组成，因此由氮化硅制成的绝缘膜ZF200容易对半导体衬底SB产生应力。如果在半导体器件的制造工艺中对半导体衬底施加大的应力，则会导致半导体衬底的翘曲，这使得难以管理半导体器件的制造工艺。此外，如果大的应力被施加到所制造的半导体器件的半导体衬底，则其可能不利地影响半导体器件的电特性。这是不希望的，因为它会导致半导体器件的电气特性发生变化。因此，在图21所示的第二研究示例的情况下，为了抑制覆盖场板部分FP的绝缘膜ZF200对半导体衬底SB产生的应力，考虑减薄绝缘膜ZF200的厚度。然而，如果绝缘膜ZF200变薄，则覆盖场板部分FP的绝缘膜ZF200保护场板部分FP的功能降低。此外，由于绝缘膜ZF200兼作层间绝缘膜，因此如果绝缘膜ZF200变薄，则作为层间绝缘膜的功能也会降低。因此，绝缘膜ZF200需要加厚到某种程度，但是如果绝缘膜ZF200加厚，则如上所述，存在由于绝缘膜ZF200而对半导体衬底SB产生应力的担忧。
相比之下，在本实施例中，绝缘膜ZF由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成，而不是单一的氮化硅膜。因此，即使不增加绝缘膜ZF中包括的氮化硅膜NT的厚度，也可以确保绝缘膜ZF的厚度，因为绝缘膜ZF包括一个或多个氧化硅膜(这里，氧化硅膜OX1和OX2)。因此，在抑制绝缘膜ZF中包含的氮化硅膜NT的厚度的同时，能够确保绝缘膜ZF的厚度，以及通过绝缘膜ZF覆盖场板部分FP来确保保护场板部分FP的功能。此外，还可以确保绝缘膜ZF作为层间绝缘膜的功能。
另外，与形成在半导体衬底的主表面上的氮化硅膜相比，形成在半导体衬底的主表面上的氧化硅膜不太可能对半导体衬底产生应力。因此，在本实施方式中，即使绝缘膜ZF包括一个或多个的氧化硅膜(这里是氧化硅膜OX1、OX2)，也能够抑制对半导体衬底SB产生的应力。在本实施例中，由于绝缘膜ZF包括一个或多个氧化硅膜(这里是氧化硅膜OX1和OX2)，可以抑制绝缘膜ZF中包括的氮化硅膜NT的厚度，使得可以抑制或防止由于硅膜NT而在半导体衬底SB上产生的应力。以此方式，可以抑制或防止在半导体器件的制造工艺中由于对半导体衬底产生的应力而导致的半导体衬底的翘曲，从而可以促进半导体器件的制造工艺的管理。另外，在所制造的半导体器件中，可以抑制或防止产生于半导体衬底的应力影响半导体器件的电特性。因此，可以提高半导体器件的可靠性。
图22是示出根据本申请的发明人所研究的第三研究示例的半导体器件的主要部分的截面图，与以上图6对应。在图22所示的第三研究示例的半导体器件中，与上述绝缘膜ZF对应的绝缘膜ZF100如上述第一研究示例所示，由单一的氧化硅膜组成。此外，在根据图22所示的第三研究示例的半导体器件中，与上述保护膜PF对应的保护膜PF100由氮化硅膜PF101和氮化硅膜PF101上的树脂膜PF102的堆叠膜组成。
在图22所示的第三研究示例的情况下，保护膜PF100包括氮化硅膜PF101，并且氮化硅膜PF101能够用作湿气阻挡膜。因此，在图22所示的第三研究示例的情况下，可以抑制或防止湿气穿过氮化硅膜PF101，并且因此可以抑制或防止湿气通过氮化硅膜PF101和绝缘膜ZF100到达场板部分FP。因此，可以抑制或防止由多晶硅制成的场板部分FP与水分反应。
然而，在图22所示的第三研究示例的情况下，在氮化硅膜PF101中可能出现裂纹。原因将在下面描述。
即，在图22所示的第三研究示例的情况下，形成包括氮化硅膜PF101的保护膜PF100以覆盖发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW，并且发射极电极EE、栅极电极布线GEW、内周布线FCW、外周布线SCW具有大的厚度。因此，在覆盖厚电极(发射极电极EE、栅极电极布线GEW、内周布线FCW、外周布线SCW)的氮化硅膜PF101中，形成大的台阶部分，由于应力集中在台阶部分而容易产生裂纹。当在氮化硅膜PF101中产生裂纹时，氮化硅膜PF101防止水分侵入的功能降低，从而水分通过氮化硅膜PF101和绝缘膜ZF100到达场板部分FP并且由多晶硅构成的场板部分FP与水分发生反应的现象可能发生。为了防止氮化硅膜PF101的裂纹，需要减小发射极电极EE、栅极电极布线GEW、内周布线FCW、外周布线SCW的厚度，但厚度减小是不可取的，因为它可能会降低半导体器件的性能。这是因为发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW期望具有低电阻并且为此目的它们必须加厚到一定程度。另外，发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW由金属材料而不是多晶硅制成，以降低电阻。此外，当发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW的厚度减小时，担心损坏(例如，焊盘下方结构的损坏)，由于使用半导体器件(半导体芯片)制造半导体封装时，在引线接合过程中施加到发射极焊盘和栅极焊盘的压力和超声波振动。
相反，在本实施例中，发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW形成在绝缘膜ZF上。因此，绝缘膜ZF位于比发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW低的层中，因此绝缘膜ZF中包括的氮化硅膜NT位于比发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW低的层中。即，绝缘膜ZF中包括的氮化硅膜NT存在于每个发射极电极EE、栅极电极布线GEW、内周布线FCW、外周布线SCW的下方，不存在于发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW的上方。换言之，绝缘膜ZF中包括的氮化硅膜NT不在发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW上延伸。
因此，在绝缘膜ZF和绝缘膜ZF中包括的氮化硅膜NT中，不会产生由发射极电极EE、栅极电极布线GEW、内周布线FCW或外周布线SCW引起的台阶部分。相应地，即使发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW的厚度是大的，也不会对绝缘膜ZF、绝缘膜ZF包括的氮化硅膜NT造成影响。另外，场板部分FP(导体图案FCP、TCP和SCP)的厚度小于每个栅极电极布线GEW、内周布线FCW和外周布线SCW的厚度。这是因为发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW需要由金属材料制成以降低电阻并且具有一定的厚度，但是场板部分FP需要用多晶硅代替金属材料，以增加一定程度的电阻，不需要大厚度。相应地，即使在覆盖场板部分FP的绝缘膜ZF包括的氮化硅膜NT中产生由于场板部分FP产生的台阶部分，该台阶部分的尺寸也小于在图22所示的第三研究示例中的氮化硅膜PF101中产生的台阶部分的尺寸。因此，覆盖场板部分FP的绝缘膜ZF中包括的氮化硅膜NT产生裂纹的风险低于以上图22所示的第三研究示例中的氮化硅膜PF101产生裂纹的风险。
因此，与以上图22所示的第三研究示例的氮化硅膜PF101相比，覆盖场板部分FP的绝缘膜ZF包括的氮化硅膜NT难以产生裂纹，并且因此绝缘膜ZF包括的氮化硅膜NT能够适当地维持防止湿气侵入的功能。结果，可以适当地抑制或防止湿气通过绝缘膜ZF包括的氮化硅膜NT到达场板部分FP，可以适当地抑制或防止由多晶硅制成的场板部分FP与湿气发生反应的现象的发生。因此，可以适当地提高具有电阻场板部分的半导体器件的可靠性。
此外，在本实施方式中，保护膜PF不包括氮化硅膜。在图22所示的第三研究示例的情况下，因为保护膜PF100包括氮化硅膜PF101，所以担心在保护膜PF100中包括的氮化硅膜PF101中出现大的台阶部分并且由于台阶部分而出现裂纹。然而，在本实施方式中，由于保护膜PF不包含氮化硅膜，因此不会产生这种担心。
此外，保护膜PF优选地由树脂膜组成。树脂膜比无机绝缘膜软。通过使用树脂膜作为保护膜PF，半导体器件CP的处理变得更容易。然而，树脂膜比无机绝缘膜更透湿。因此，当树脂膜用作保护膜PF时，湿气容易透过保护膜PF。相比之下，在本实施方式中，覆盖场板部分FP的绝缘膜ZF包括的氮化硅膜NT能够作为湿气的阻挡膜发挥功能，能够抑制或防止湿气通过绝缘膜ZF到达场板部分FP。因此，即使在使用树脂膜作为保护膜PF的情况下，也能够适当地抑制或防止由多晶硅构成的场板部分FP与湿气发生反应，从而能够适当改进具有电阻场板部分的半导体器件的可靠性。
<修改>
图23是表示根据本实施方式的半导体器件CP的第一修改的主要部分截面图，并且图24是表示根据本实施方式的半导体器件CP的第二修改的主要部分截面图。图23和图24中的每个图是对应于以上图6的截面图。
由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成的绝缘膜ZF对于图6的情况、图23(第一修改)的情况和图24(第二修改)的情况是共同的。然而，构成绝缘膜ZF的堆叠膜的具体结构在图6的情况、图23(第一修改)的情况和图24(第二修改)的情况下不同。
即，在图6的情况下，绝缘膜ZF由氧化硅膜OX1、氧化硅膜OX1上的氮化硅膜NT、以及氮化硅膜NT上的氧化硅膜OX2的堆叠膜组成。而且，构成绝缘膜ZF的堆叠膜的最下层的氧化硅膜OX1与场板部分FP(导体图案FCP、TCP、SCP)接触，构成绝缘膜ZF的堆叠膜的最上层的氧化硅膜OX2与发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW接触。
在图23的情况下(第一修改)，绝缘膜ZF由氮化硅膜NT和氮化硅膜NT上的氧化硅膜OX2的堆叠膜组成。然后，构成绝缘膜ZF的堆叠膜的最下层的氮化硅膜NT与场板部分FP(导体图案FCP、TCP、SCP)接触，构成绝缘膜ZF的堆叠膜的最上层的氧化硅膜OX2与发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW接触。
在图24的情况下(第二修改)，绝缘膜ZF由氧化硅膜OX1和氧化硅膜OX1上的氮化硅膜NT的堆叠膜构成。然后，构成绝缘膜ZF的堆叠膜的最下层的氧化硅膜OX1与场板部分FP(导体图案FCP、TCP、SCP)接触，构成绝缘膜ZF的堆叠膜的最上层的氮化硅膜NT与发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW接触。
在图6的任何情况，图23(第一修改)的情况，以及图24(第二修改)的情况下，绝缘膜ZF包括氮化硅膜NT，如上所述，因此可以抑制或防止水气通过绝缘膜ZF到达场板部分FP。结果，可以抑制或防止由多晶硅制成的场板部分FP与水气反应，并且可以提高具有电阻场板部分的半导体器件的可靠性。
在图6的任何情况，图23(第一修改)的情况，以及图24(第二修改)的情况下，绝缘膜ZF也包括氧化硅膜，因此即使不增加绝缘膜ZF中包括的氮化硅膜NT的厚度，也能够确保绝缘膜ZF的厚度。因此，在抑制绝缘膜ZF中包括的氮化硅膜NT的厚度的同时，能够确保绝缘膜ZF的厚度，以及能够确保覆盖场板部分的绝缘膜ZF保护场板部分FP的功能。此外，还可以确保绝缘膜ZF作为层间绝缘膜的功能。另外，可以抑制或防止由于氮化硅膜NT而在半导体衬底SB上产生的应力。
在图6的每个情况，图23(第一修改)的情况，以及图24(第二修改)的情况下，绝缘膜ZF的厚度例如可以为400nm～2000nm左右，氮化硅膜NT的厚度例如可以为10nm～300nm左右。
此外，在图6的每个情况，图23(第一修改)的情况，以及图24(第二修改)的情况下，作为氮化硅膜NT的厚度，优选确保能够获得一定程度的湿气阻挡功能的厚度。从这个观点来看，优选将氮化硅膜NT的厚度设置为10nm或更大。另外，为了由于抑制氮化硅膜NT对半导体衬底SB产生应力，希望抑制氮化硅膜NT的厚度，因此优选氮化硅膜NT的厚度小于绝缘膜ZF的厚度的一半。即，优选将绝缘膜ZF的厚度的大部分(超过一半)分配给氧化硅膜。因此，在图6的情况下，优选氮化硅膜NT的厚度小于氧化硅膜OX1和氧化硅膜OX2的总厚度。此外，在图23(第一修改)的情况下，优选氮化硅膜NT的厚度小于氧化硅膜OX2的厚度。此外，在图24(第二修改)的情况下，优选氮化硅膜NT的厚度小于氧化硅膜OX1的厚度。
另外，氮化硅膜是具有电荷蓄积功能的绝缘膜。因此，在图23(第一修改)的情况下，由于氮化硅膜NT与场板部分FP接触，因此存在以下担心。即，与氧化硅膜相比，氮化硅膜在膜中具有更多的电荷陷阱，并且更可能在膜中累积电荷。因此，氮化硅膜在成膜时在膜内蓄积电荷，即使在半导体器件制造后也容易维持电荷蓄积状态。因此，当氮化硅膜NT与场板部分FP接触时，积累在氮化硅膜NT中的电荷影响场板部分FP的电特性，并且场板部分FP的电特性可能波动。
另一方面，在图6的情况和图24(第二修改)的情况下，绝缘膜ZF中包括的氮化硅膜NT不与场板部分FP接触。即，氧化硅膜OX1介于氮化硅膜NT和场板部分FP之间。因此，即使在氮化硅膜NT中累积电荷，氧化硅膜OX1介于氮化硅膜NT和场板部分FP之间，因此可以抑制或防止电荷在氮化硅膜中累积薄膜NT不会影响场板部分FP的电特性。因此，可以抑制或防止场板部分FP的电特性由于累积在氮化硅膜NT中的电荷而波动。
此外，在图6的情况下，氮化硅膜NT也不与发射极电极EE、栅极布线GEW、内周布线FCW和外周布线SCW接触，因此能够防止电荷从发射极电极EE、栅极电极布线GEW、内周布线FCW和外周布线SCW移动并且能够防止电荷积存在氮化硅膜NT中。因此，图6的情况对于防止场板部分FP的电特性由于累积在氮化硅膜NT中的电荷而波动是最好的。
另一方面，在图6的情况下，为了形成绝缘膜ZF，需要形成三个绝缘膜的步骤，并且在图23(第一修改)和图24(第二修改)的情况下，为了形成绝缘膜ZF，需要形成两个绝缘膜的步骤。因此，在图23(第一修改)和图24(第二修改)的情况下，与图6的情况相比，可以减少半导体器件的制造步骤数。
图25是示出根据本实施方式的半导体器件CP的第三修改的主要部分的截面图，图示了场板部分FP的导体图案TCP。
在图1至图8的情况下，场板部分FP(导体图案FCP、TCP、SCP)整体为p型半导体区域或n型半导体区域。
另一方面，在图25所示的第三修改的情况，场板部分FP的导体图案TCP具有其中多个p型半导体区域PRG多个和n型半导体区域NRG沿导体图案TCP的延伸方向(电流流动方向)交替配置的结构。PN结形成在p型半导体区域PRG和n型半导体区域NRG之间。场板部分FP的导体图案FCP整体为p型半导体区域或n型半导体区域，场板部分FP的导体图案SCP整体为p型半导体区域或n型半导体区域。
在图25所示的第三修改的情况下，当电流流过场板部分FP的导体图案TCP时，电流交替流过p型半导体区域PRG和n型半导体区域NRG，并且因此电流流过多个PN结。因此，与场板部分FP(导体图案FCP、TCP、SCP)整体为p型半导体区域的情况或场板部分FP(导体图案FCP、TCP、SCP)整体为n型半导体区域的情况相比，在图25所示的第三修改的情况下，可以减少通过场板部分FP在集电极-发射极之间流动的电流。因此当应用图25所示的第三修改时，能够抑制形成于半导体器件CP的半导体元件(例如IGBT)的漏电流。第三修改适用于需要低漏电流的半导体器件。
以上，根据实施方式具体说明了本申请的发明人做出的发明，但本发明不限于上述实施方式，在不脱离其要旨的范围内能够进行各种变更。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有位于彼此相对侧上的主表面和背表面；
场板部分，经由第一绝缘膜形成在所述半导体衬底的所述主表面上；
第二绝缘膜，形成在所述半导体衬底的所述主表面上，以覆盖所述第一绝缘膜和所述场板部分；
第一金属图案和第二金属图案，形成在所述第二绝缘膜上；以及
绝缘保护膜，形成在所述第二绝缘膜上，以覆盖所述第一金属图案和所述第二金属图案，
其中所述第一金属图案和所述第二金属图案中的每个金属图案电连接到所述场板部分，
其中所述第一金属图案和所述第二金属图案中的每个金属图案比所述场板部分厚，
其中所述场板部分由多晶硅制成，并且
其中所述第二绝缘膜由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成。
2.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜由第一氧化硅膜、所述第一氧化硅膜上的第一氮化硅膜以及所述第一氮化硅膜上的第二氧化硅膜的堆叠膜组成。
3.根据权利要求2所述的半导体器件，
其中所述第一氧化硅膜与所述场板部分接触。
4.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜由第一氧化硅膜和所述第一氧化硅膜上的第一氮化硅膜的堆叠膜组成。
5.根据权利要求4所述的半导体器件，
其中所述第一氧化硅膜与所述场板部分接触。
6.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜由第一氮化硅膜和第一氮化硅膜上的第一氧化硅膜的堆叠膜组成。
7.根据权利要求6所述的半导体器件，
其中所述第一氮化硅膜与所述场板部分接触。
8.根据权利要求1所述的半导体器件，
其中所述保护膜与所述第一金属图案和所述第二金属图案接触，并且
其中所述保护膜不包括氮化硅膜。
9.根据权利要求8所述的半导体器件，
其中所述保护膜是位于最上层的膜。
10.根据权利要求1所述的半导体器件，
其中所述保护膜由树脂膜组成。
11.根据权利要求1所述的半导体器件，
其中形成有半导体元件的元件区域被布置在所述半导体衬底的所述主表面的中央部分中，
其中所述第一金属图案被布置以在平面图中包围所述元件区域，并且所述第一金属图案电连接到所述半导体衬底的从所述第二绝缘膜暴露的第一部分，
其中所述第二金属图案被布置以在平面图中包围所述第一金属图案，并且所述第二金属图案电连接到所述半导体衬底的从所述第二绝缘膜暴露的第二部分，
其中所述场板部分整体地包括：第一导体图案、第二导体图案和第三导体图案，所述第一导体图案被布置以在平面图中包围所述元件区域，所述第二导体图案被布置以在平面图中包围所述第一导体图案，所述第三导体图案在平面图中被布置在所述第一导体图案与所述第二导体图案之间并且连接所述第一导体图案和所述第二导体图案，
其中所述第一金属图案电连接到所述场板部分的所述第一导体图案，并且
其中所述第二金属图案电连接到所述场板部分的所述第二导体图案。
12.根据权利要求11所述的半导体器件，
其中用于所述半导体元件的第一电极形成在所述元件区域上的所述第二绝缘膜上，
其中用于所述半导体元件的第二电极形成在所述半导体衬底的所述背表面上，并且
其中所述保护膜覆盖所述第一电极的一部分。
13.根据权利要求12所述的半导体器件，
其中所述第一金属图案电连接到所述第一电极，并且
其中所述第二金属图案通过所述半导体衬底电连接到所述第二电极。
14.根据权利要求11所述的半导体器件，
其中多个p型半导体区域和多个n型半导体区域沿着所述第三导体图案的延伸方向交替地被布置在所述第三导体图案中。
15.一种半导体器件的制造方法，包括：
(a)制备具有位于彼此相对侧上的主表面和背表面的半导体衬底的步骤；
(b)在所述半导体衬底的元件区域中形成半导体元件的步骤；
(c)经由第一绝缘膜在所述半导体衬底的所述主表面上形成场板部分的步骤；
(d)在所述半导体衬底的所述主表面上形成第二绝缘膜，以覆盖所述第一绝缘膜和所述场板部分的步骤；
(e)在所述第二绝缘膜上形成第一金属图案和第二金属图案的步骤；和
(f)在所述第二绝缘膜上形成绝缘保护膜，以覆盖所述第一金属图案和所述第二金属图案的步骤，
其中所述第一金属图案和所述第二金属图案中的每个金属图案电连接到所述场板部分，
其中所述场板部分由多晶硅制成，并且
其中所述第二绝缘膜由一个或多个氮化硅膜和一个或多个氧化硅膜的堆叠膜组成。
16.根据权利要求15所述的半导体器件的制造方法，
其中，在所述步骤(e)中，在所述元件区域上的所述第二绝缘膜上形成用于所述半导体元件的第一电极，
所述方法还包括：在所述步骤(f)之后，
(g)在所述半导体衬底的所述背表面形成用于所述半导体元件的第二电极的步骤，
其中所述第一金属图案电连接到所述第一电极，并且
其中所述第二金属图案通过所述半导体衬底电连接到所述第二电极。
17.根据权利要求15所述的半导体器件的制造方法，
其中所述第二绝缘膜由与所述场板部分接触的第一氧化硅膜、所述第一氧化硅膜上的第一氮化硅膜以及所述第一氮化硅膜上的第二氧化硅膜的堆叠膜组成。
18.根据权利要求15所述的半导体器件的制造方法，
其中所述第二绝缘膜由与所述场板部分接触的第一氧化硅膜和所述第一氧化硅膜上的第一氮化硅膜的堆叠膜组成。
19.根据权利要求15所述的半导体器件的制造方法，
其中所述第二绝缘膜由与所述场板部分接触的第一氮化硅膜和所述第一氮化硅膜上的第一氧化硅膜的堆叠膜组成。
20.根据权利要求15所述的半导体器件的制造方法，
其中所述保护膜接触所述第一金属图案和所述第二金属图案并且不包括氮化硅膜。
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