JP6910907B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6910907B2
JP6910907B2 JP2017184123A JP2017184123A JP6910907B2 JP 6910907 B2 JP6910907 B2 JP 6910907B2 JP 2017184123 A JP2017184123 A JP 2017184123A JP 2017184123 A JP2017184123 A JP 2017184123A JP 6910907 B2 JP6910907 B2 JP 6910907B2
Authority
JP
Japan
Prior art keywords
insulating film
region
view
semiconductor device
peripheral end
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017184123A
Other languages
English (en)
Other versions
JP2019062031A (ja
Inventor
翔 中西
翔 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017184123A priority Critical patent/JP6910907B2/ja
Priority to US16/044,956 priority patent/US10680072B2/en
Publication of JP2019062031A publication Critical patent/JP2019062031A/ja
Application granted granted Critical
Publication of JP6910907B2 publication Critical patent/JP6910907B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、例えば、抵抗性フィールドプレート部を有する半導体装置に適用して有効な技術に関する。
抵抗性フィールドプレート部を有する半導体装置については、例えば、特許文献１，２に記載がある。特許文献１には、ダイオードのアノード領域とカソード領域との間において、コーナー範囲に配置されたフィールドプレート部と、直線範囲に配置されたフィールドプレート部とが接していない構成が開示されている。また、特許文献２には、アノード電極と接続されたトラック状の第１のフィールドプレートと、その外側に形成され、カソード電極と接続されたトラック状の第２のフィールドプレートとを、互いに交わらない２つの渦巻状のフィールドプレートで接続する構成が開示されている。
特開２０１２−２５６８５４号公報 特開２０００−２２１７５号公報
ところで、抵抗性フィールドプレート部を有する半導体装置では、さらなる信頼性の向上が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置では、半導体チップを構成する半導体基板の第１面に、素子領域を取り囲むように第１導電型の第１半導体領域と、その外周を取り囲むように第１絶縁膜が形成されている。また、第１絶縁膜より内側および外側の第１面上には第１絶縁膜より薄い第２絶縁膜が形成されている。また、素子領域の外周の外周領域の第１絶縁膜および第２絶縁膜上には、素子領域を取り囲むように導体プレート部が形成されている。導体プレート部は、平面視で素子領域を取り囲む第１導体パターンと、平面視で第１導体パターンを取り囲む第２導体パターンと、平面視で第１導体パターンと第２導体パターンとの間に配置され、かつ、第１導体パターンと第２導体パターンとを電気的に接続する第３導体パターンとを備えている。また、半導体基板の第１面上には、第１絶縁膜、第２絶縁膜および導体プレート部を覆うように第３絶縁膜が堆積されている。また、第３絶縁膜上には、平面視で導体プレート部より内側に素子領域を取り囲むように第１金属パターンが形成され、さらに平面視で導体プレート部より外側に第１金属パターンを取り囲むように第２金属パターンが形成されている。そして、第１金属パターンの外周端部は、第１導体パターンの外周端部から素子領域に向かって離れている。
一実施の形態によれば、抵抗性フィールドプレート部を有する半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置を構成する半導体チップの平面図である。 図１の半導体チップの基板層の平面図である。 図２の素子領域に配置されたトランジスタセルの一例の要部断面図である。 図１の半導体チップの破線で囲んだ領域の拡大平面図である。 図４のＩＩ−ＩＩ線の断面図である。 図２の半導体チップの第１面にｐ型の半導体領域および厚い絶縁膜を重ねて示した半導体チップの平面図である。 図６の半導体チップの第１面に抵抗性フィールドプレート部を重ねて示した半導体チップの平面図である。 図７の半導体チップの破線で囲んだ領域の拡大平面図である。 内側周回配線および外側周回配線と抵抗性フィールドプレート部とを接続する接続孔の配置を示した半導体チップの平面図である。 実施の形態１の半導体装置の周辺領域における等電位線(電界強度)の状態を模式的に示したチップの要部断面図である。 抵抗性フィールドプレート部の端部と内側周回配線および外側周回配線の端部との距離と最大電界強度との関係を示すグラフ図である。 図１の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 図１２の工程後の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 図１３の工程後の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 図１４の工程後の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 図１５の工程後の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 図１６の工程後の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 図１７の工程後の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 図１８の工程後の半導体装置の製造工程中の半導体基板の素子領域（左）と周辺領域（右）の要部断面図である。 実施の形態１の変形例１の半導体装置における図４のＩＩ−ＩＩ線に相当する箇所の断面図である。 図２０の破線で囲んだ領域の拡大断面図である。 実施の形態１の変形例２の半導体装置を構成するチップの平面図である。 図２２のＩＩＩ−ＩＩＩ線の断面図である。 半導体チップの周辺領域の要部平面図である。 実施の形態１の変形例３の半導体装置における図４のＩＩ−ＩＩ線に相当する箇所の断面図である。 図２５の半導体チップの要部拡大断面図である。 実施の形態１の変形例４の半導体装置における図４のＩＩ−ＩＩ線に相当する箇所の断面図である 抵抗性フィールドプレート部を有する半導体装置を構成する半導体チップの平面図である。 図２８の半導体チップの周辺領域のＩ−Ｉ線の断面図である。 図２８の半導体チップの課題を説明するための周辺領域のＩ−Ｉ線の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
また、実施の形態で平面視とは、半導体チップまたは半導体基板の第１主面および第２主面に垂直な方向から視た場合を意味する。
また、本明細書の用語において、「電極」は「配線」の一部として用いられることがあり、また、その反対に「配線」は「電極」の一部として用いられることもある。
＜発明者の検討結果＞
まず、抵抗性フィールドプレート部を有する半導体装置の一般的な構造例について簡単に説明する。図２８は抵抗性フィールドプレート部を有する半導体装置を構成する半導体チップの平面図である。
半導体チップＣＰ０の主面中央には、エミッタ電極ＥＥ０が配置されている。エミッタ電極ＥＥ０は、半導体チップＣＰ０に形成されたパワートランジスタのエミッタ領域と電気的に接続されている。このエミッタ電極ＥＥ０の外周には、エミッタ電極ＥＥ０を取り囲むようにゲート電極配線ＧＥＷ０が配置されている。ゲート電極配線ＧＥＷ０は、パワートランジスタのゲート電極と電気的に接続されている。このゲート電極配線ＧＥＷ０の外周には、ゲート電極配線ＧＥＷ０を取り囲むように内側周回配線ＦＣＷ０が配置されている。この内側周回配線ＦＣＷ０は、内側のエミッタ電極ＥＥ０と一体に形成され、エミッタ電極ＥＥ０と電気的に接続されている。内側周回配線ＦＣＷ０の外周には、下層の抵抗性フィールドプレート部ＦＰ０（ハッチングを付した部分）を介して外側周回配線ＳＣＷ０が配置されている。外側周回配線ＳＣＷ０は、パワートランジスタのコレクタ領域と電気的に接続されている。
抵抗性フィールドプレート部ＦＰ０は、パワートランジスタのコレクタ−エミッタ間を電気的に接続する導体パターンＦＣＰ０，ＴＣＰ０，ＳＣＰ０で形成されている。抵抗性フィールドプレート部ＦＰ０を構成する導体パターンＦＣＰ０，ＴＣＰ０，ＳＣＰ０は、ポリシリコン等で構成された抵抗からなり、例えば、平面視でスパイラル状（渦状）に形成されている。この抵抗性フィールドプレート部ＦＰ０を構成する導体パターンＦＣＰ０，ＴＣＰ０，ＳＣＰ０に電流を流すことで、一定の電位を持ったフィールドプレートを形成し、その電位分布で周辺領域の耐圧を確保するようになっている。
図２９は図２８の半導体チップの周辺領域のＩ−Ｉ線の断面図である。半導体チップＣＰ０を構成する半導体基板ＳＢ０（ｎ−型のドリフト領域ＤＲＲ０）の主面には、素子領域を取り囲むようにｐ型の半導体領域ＦＰＲ０と、それより不純物濃度の低いｐ−型のリサーフ領域ＲＳＲ０とが形成されている。このリサーフ領域ＲＳＲ０は、ｐ型の半導体領域ＦＰＲ０と電気的に接続された状態で半導体チップＣＰ０の外周に向かって延び、上記した抵抗性フィールドプレート部ＦＰ０の導体パターンの直下に形成されている。
また、リサーフ領域ＲＳＲ０よりも外側には、素子領域を取り囲むようにｎ＋型のチャネルストッパ領域ＣＳＲ０およびｐ＋型の半導体領域ＪＰＲ０が形成されている。なお、半導体基板ＳＢ０の主面の反対側の裏面内には、コレクタ電極ＣＥ０が形成されている。コレクタ電極ＣＥ０は、半導体基板ＳＢ０の裏面内に形成されたｐ型のコレクタ領域ＣＲ０と接合されている。ｐ型のコレクタ領域ＣＲ０とｎ−型のドリフト領域ＤＲＲ０との間には、ｎ型のフィールドストップ領域ＳＲ０が形成されている。
また、半導体基板ＳＢ０の主面上には、ｐ型の半導体領域ＦＰＲ０を平面視で取り囲むように、相対的に厚い絶縁膜ＦｉＦ０が形成されている。この厚い絶縁膜ＦｉＦ０上には、抵抗性フィールドプレート部ＦＰ０の導体パターンＦＣＰ０，ＴＣＰ０，ＳＣＰ０が形成されている。そして、半導体基板ＳＢ０の主面上には、抵抗性フィールドプレート部ＦＰ０および厚い絶縁膜ＦｉＦ０を覆うように絶縁膜ｉＦ０が堆積されており、その絶縁膜ｉＦ０上には、上記した内側周回配線ＦＣＷ０および外側周回配線ＳＣＷ０が形成されている。
内側周回配線ＦＣＷ０は、接続孔Ｊ1を通じてｐ型の半導体領域ＦＰＲ０と電気的に接続されているとともに、接続孔Ｊ２を通じて抵抗性フィールドプレート部ＦＰ０の内側の導体パターンＦＣＰ０と電気的に接続されている。また、外側周回配線ＳＣＷ０は、接続孔Ｊ３を通じてｐ＋型の半導体領域ＪＰＲ０およびｎ＋型のチャネルストッパ領域ＣＳＲ０と電気的に接続されているとともに、接続孔Ｊ４を通じて抵抗性フィールドプレート部ＦＰ０の外側の導体パターンＳＣＰ０と電気的に接続されている。なお、絶縁膜ｉＦ０上には、内側周回配線ＦＣＷ０および外側周回配線ＳＣＷ０を覆うように、表面保護膜ＰＦ０が堆積されている。さらに、この表面保護膜ＰＦ０上には、パッケージを構成する封止体ＭＢ０が示されている。
次に、上記のような抵抗性フィールドプレート部ＦＰ０を有する半導体装置の課題について説明する。図３０は図２８の半導体チップの課題を説明するための周辺領域のＩ−Ｉ線の断面図である。
上記のような抵抗性フィールドプレート部ＦＰ０を用いた周辺構造では、導体パターンＦＣＰ０，ＴＣＰ０，ＳＣＰ０に流れる電流によって、コレクタ−エミッタ間の電位分布が固定されるため、信頼性の面でも外部電荷の影響を受け難く、頑強な構造となっている。しかし、発明者の検討によれば、パッケージ仕様によって耐湿性不良が発生することを確認している。特に、耐湿性不良は、半導体チップの主面側の表面保護膜ＰＦ０と封止体ＭＢ０との密着性が非常に低い場合に発生し易い。これは、信頼性試験時の熱応力によって表面保護膜ＰＦ０と封止体ＭＢ０とが剥離し、その剥離部分を通じてパッケージ内に過剰な水分が浸入することに因ると考えられる。すなわち、発明者が検討した上記半導体装置では、内側周回配線ＦＣＷ０の外周端部と、その下層の抵抗性フィールドプレート部ＦＰ０の内側の導体パターンＦＣＰ０の外周端部とが一致している。また、外側周回配線ＳＣＷ０の内周端部と、その下層の抵抗性フィールドプレート部ＦＰ０の外側の導体パターンＳＣＰ０の内周端部とが一致している。このため、抵抗性フィールドプレート部ＦＰ０の効果を活用すると、内側周回配線ＦＣＷ０の外周端部および外側周回配線ＳＣＷ０の内周端部の近傍（図３０の破線で囲んだ領域）が高電界化する。特に、ｐ型の半導体領域ＦＰＲ０に近い抵抗性フィールドプレート部ＦＰ０の近傍では電界が高い。このため、内側周回配線ＦＣＷ０の外周端部と導体パターンＦＣＰ０の外周端部とが一致している場合、内側周回配線ＦＣＷ０の外周端部が高電界化（３×１０５Ｖ/ｃｍ以上）している。その結果、内側周回配線ＦＣＷ０および外側周回配線ＳＣＷ０が過剰な水分の影響を受け易くなっていることが発明者の検討により判明した。すなわち、この状況で、耐湿性試験を実施すると、矢印ＷＰで示すように、表面保護膜ＰＦ０（あるいはフレーム）と封止体ＭＢ０との剥離部分を通じて外部からパッケージ内に過剰な水分が侵入する。すると、その水分中に含まれているレジン中のイオン（主に、臭素イオン（Ｂｒ−）や塩素イオン（Ｃｌ−）等のようなハロゲン成分の他、ナトリウムイオン（Ｎａ＋）等）が電解液となる。これにより、内側周回配線ＦＣＷ０および外側周回配線ＳＣＷ０を構成するアルミニウムやバリア導体膜を腐食させてしまう。内側周回配線ＦＣＷ０および外側周回配線ＳＣＷ０の腐食が進行し、抵抗性フィールドプレート部ＦＰ０の接続部まで到達した場合、抵抗性フィールドプレート部ＦＰ０の導体パターンが酸化し、抵抗性フィールドプレート部ＦＰ０が断線に至る。さらには、内側周回配線ＦＣＷ０および外側周回配線ＳＣＷ０のバリア導体膜が腐食、酸化および膨張した場合、アルミニウムでクラックが生じ、水分浸入が加速される。そして、最終的には、抵抗性フィールドプレート部ＦＰ０が断線し、耐圧が低下し、不良となる（第１の課題）。
また、高耐圧化に伴い、信頼性を確保するためには、酸化膜中や表面保護膜ＰＦ０と絶縁膜ｉＦ０との層間膜界面の電界緩和も必要である。その対策として一般的に、抵抗性フィールドプレート部ＦＰ０の上下の絶縁膜ｉＦ０および厚い絶縁膜ＦｉＦ０を厚膜化することが有効と考えられている。しかし、上記絶縁膜の厚膜化により、内側周回配線ＦＣＷ０とｐ型の半導体領域ＦＰＲ０との接続位置における絶縁膜ｉＦ０の上面高さｈ１と、内側周回配線ＦＣＷ０と抵抗性フィールドプレート部ＦＰ０との接続位置における絶縁膜ｉＦ０の上面高さｈ２との間に、１〜２μｍの大きな段差が生じる。その結果、内側周回配線ＦＣＷ０とｐ型の半導体領域ＦＰＲ０とを接続する接続孔Ｊ１と、内側周回配線ＦＣＷ０と内側の導体パターンＦＣＰ０とを接続する接続孔Ｊ２とを形成するためのフォトリソグラフィ工程でデフォーカスが生じ、接続孔の形状や径に不良が生じる。これは、外側周回配線ＳＣＷ０とｐ＋型の半導体領域ＪＰＲ０を接続する接続孔Ｊ３と、外側周回配線ＳＣＷ０と外側の導体パターンＳＣＰ０とを接続する接続孔Ｊ４とを形成するためのフォトリソグラフィ工程でも同様である（第２の課題）。特に、主流になりつつある微細メサ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、電流密度を向上させてオン抵抗を低減させるべく、セルピッチの狭小化に伴い接続孔の径も小さくなりつつある。そして、接続孔内でのボイドレス化のため、プラグプロセス（タングステンプラグ等）がよく用いられている。このプラグプロセスでは、素子領域や周辺領域に限らず、接続孔の径を統一し、接続孔形成用のマスクの増加を抑えることで、プロセスコストを低減することが求められている。しかし、上記のようなデフォーカスの問題が生じると、素子領域の接続孔と、周辺領域の接続孔とを同一のマスク（同一のフォトリソグラフィ工程）で形成できなくなるので、工程が増え、プロセスコストが高くなる。
以下、上記第１、第２の課題を解決するための具体例について説明する。
（実施の形態１）
＜半導体装置の構成例＞
図１は本実施の形態１の半導体装置を構成する半導体チップの平面図である。
本実施の形態１の半導体装置を構成する半導体チップ（以下、単にチップという）ＣＰは、例えば、パワートランジスタ（電力系トランジスタ）を備えるパワーデバイスである。このチップＣＰを構成する半導体基板（以下、単に基板という）ＳＢは、例えば、シリコン（Ｓｉ）単結晶からなり、第１面と、その反対側の第２面とを有している。この第1面および第２面は、例えば、平面視で四角形状に形成されている。
チップＣＰの最上配線層の面内中央には、エミッタ電極（第１電極）ＥＥが配置されている。エミッタ電極ＥＥは、後述するように、バリア導体膜上に、それよりも厚い主導体膜が積層された積層導体膜からなり、例えば、平面視で略正方形状に形成されている。
また、最上配線層においてエミッタ電極ＥＥの外周には、ゲート電極配線ＧＥＷが配置されている。このゲート電極配線ＧＥＷは、エミッタ電極ＥＥと同一の導体膜からなり、ゲート電極部ＧＥと、ゲート配線部ＧＷとを一体で有している。ゲート電極部ＧＥは、例えば、平面視で略正方形状に形成されており、エミッタ電極ＥＥの１つの角部近傍に配置されている。また、ゲート配線部ＧＷは、ゲート電極部ＧＥより幅の狭い帯状のパターンで形成されており、エミッタ電極ＥＥを取り囲むように配置されている。
また、最上配線層においてゲート電極配線ＧＥＷの外周には、ゲート電極配線ＧＥＷを取り囲むように内側周回配線（第１金属パターン）ＦＣＷが配置されている。この内側周回配線ＦＣＷは、最上配線層の接続配線部ＪＷを通じてエミッタ電極ＥＥと電気的に接続されている。内側周回配線ＦＣＷ、接続配線部ＪＷおよびエミッタ電極ＥＥは、同一の導体膜からなり一体で形成されている。
また、最上配線層において内側周回配線ＦＣＷの外周には、内側周回配線ＦＣＷを取り囲むように外側周回配線（第２金属パターン）ＳＣＷが配置されている。この外側周回配線ＳＣＷは、エミッタ電極ＥＥと同一の導体膜で形成されている。
さらに、最上配線層の直下の配線層において、内側周回配線ＦＣＷと、外側周回配線ＳＣＷとの間には、抵抗性フィールドプレート部（導体プレート部）ＦＰが配置されている。図面を見易くするため抵抗性フィールドプレート部ＦＰにハッチングを付した。この抵抗性フィールドプレート部ＦＰについては後述する。
次に、図２は図１のチップの基板層の平面図である。
チップＣＰを構成する基板ＳＢの第１面の中央には、素子領域（能動領域、内周領域）ＤＲが配置されている。また、基板ＳＢの第１面において素子領域ＤＲの外周には、素子領域ＤＲを取り囲むように周辺領域（外周領域）ＰＲが配置されている。
素子領域ＤＲには、複数のトランジスタセルが配置されており、この複数のトランジスタセルが互いに電気的に接続されることでパワートランジスタが構成されている。以下では、まず、素子領域ＤＲのトランジスタセルについて説明した後、周辺領域ＰＲについて説明する。
図３は図２の素子領域に配置されたトランジスタセルの一例の要部断面図である。
トランジスタセルとしては、例えば、メサ型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：以下、単にトランジスタという）Ｔｒが形成されている。このトランジスタ（素子）Ｔｒは、ｐ型のコレクタ領域ＣＲと、ｎ型のエミッタ領域ＥＲと、これらの間のｎ−型のドリフト領域ＤＲＲおよびｐ型のチャネル形成領域ＣＨＲと、トレンチゲート電極ＴＧとを有している。
基板ＳＢの第２面（一般に裏面）には、ｐ型のコレクタ領域ＣＲが形成されている。このコレクタ領域ＣＲは、ｐ型の半導体領域からなり、基板ＳＢの第２面に接合されたコレクタ電極（第２電極）ＣＥと電気的に接続されている。このコレクタ電極ＣＥは、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層してなり、基板ＳＢの第２面の全域を覆うように形成されている。
また、ｐ型のコレクタ領域ＣＲとｎ−型のドリフト領域ＤＲＲとの間には、ｎ型のフィールドストップ領域ＳＲが形成されている。このフィールドストップ領域ＳＲは、トランジスタＴｒがターンオフしているときにパンチスルー現象（チャネル形成領域ＣＨＲからドリフト領域ＤＲＲ内に成長する空乏層がコレクタ領域ＣＲに接触する現象）が生じるのを防止する機能を備えている。また、フィールドストップ領域ＳＲは、コレクタ領域ＣＲからドリフト領域ＤＲＲへのホール注入量を制限する機能も備えている。
一方、基板ＳＢの第１面（一般に主面）には、ｎ型のエミッタ領域ＥＲが形成されている。このエミッタ領域ＥＲは、ｎ型の半導体領域からなる。この基板ＳＢの第１面にはエミッタ領域ＥＲおよびその下層のチャネル形成領域ＣＨＲを貫通してドリフト領域ＤＲＲに達するゲート溝Ｇｔが形成されている。このゲート溝Ｇｔ内には、ゲート絶縁膜Ｇｉを介してトレンチゲート電極ＴＧが埋め込まれている。ゲート絶縁膜Ｇｉは、例えば、シリコン酸化膜（ＳｉＯ２）からなり、トレンチゲート電極ＴＧは、例えば、低抵抗なポリシリコン膜からなる。このトレンチゲート電極ＴＧは、上記ゲート電極配線ＧＥＷと電気的に接続されている。
また、基板ＳＢの第１面上には、エミッタ領域ＥＲおよびトレンチゲート電極ＴＧの上面を覆うように絶縁膜（第３絶縁膜）ｉＦが堆積されている。絶縁膜ｉＦは、例えば、シリコン酸化膜からなり、その厚さは、例えば、１μｍ程度である。この絶縁膜ｉＦ上には、上記したエミッタ電極ＥＥが形成されている。
エミッタ電極ＥＥは、バリア導体膜ＢＣＦと、その上にバリア導体膜ＢＣＦより厚く堆積された主導体膜ＭＣＦとの積層膜で形成されている。バリア導体膜ＢＣＦは、例えば、チタンタングステン（ＴｉＷ）からなる。主導体膜ＭＣＦは、例えば、アルミニウム（Ａｌ）の単体膜やＡｌにＳｉまたは銅（Ｃｕ）を添加した導体膜、あるいはＳｉおよびＣｕを添加した導体膜からなる。この中でもＡｌスパイクを抑制する観点からはＡｌＳｉが好ましい。Ａｌ中のＳｉの含有率は、例えば、０．５％〜１．５％の範囲である。
また、基板ＳＢの第１面には絶縁膜ｉＦおよびエミッタ領域ＥＲを貫通してチャネル形成領域ＣＨＲに達する接続溝Ｃｔが形成されている。そして、エミッタ電極ＥＥは、接続溝Ｃｔの側面を通じてエミッタ領域ＥＲと電気的に接続されている。また、エミッタ電極ＥＥは、接続溝Ｃｔの底部の基板ＳＢに形成されたｐ＋型の半導体領域ＪＰＲ１，ＪＰＲ２を通じてｐ型のチャネル形成領域ＣＨＲと電気的に接続されている。
また、エミッタ電極ＥＥは、表面保護膜ＰＦで覆われている。表面保護膜ＰＦは、例えば、ポリイミド等のような樹脂で形成されている。さらに、この表面保護膜ＰＦ上には、パッケージを構成する封止体ＭＢの一部が示されている。封止体ＭＢは、例えば、エポキシ系の樹脂により形成されている。
トランジスタセルとしては、上記したＩＧＢＴに代えて、パワーＭＯＳＦＥＴを形成しても良いが、基板ＳＢの材料がＳｉの場合、ＩＧＢＴであれば基板ＳＢを薄くしても耐圧を高くすることができる。すなわち、ＩＧＢＴの方がオン抵抗を低くできる。ただし、基板ＳＢの材料が炭化シリコン（ＳｉＣ）の場合は、パワーＭＯＳＦＥＴでも基板ＳＢを薄くしても耐圧を確保でき、オン抵抗を低減できる。また、ＩＧＢＴやパワーＭＯＳＦＥＴに代えて、ＲＣ（Reverse-Conducting）−ＩＧＢＴやバイポーラトランジスタ（Bipolar Transistor）等のような他のトランジスタをトランジスタセルとしても良い。
次に、チップＣＰ（基板ＳＢ）の周辺領域について説明する。図４は図１のチップの破線で囲んだ領域の拡大平面図、図５は図４のＩＩ−ＩＩ線の断面図である。また、図６は図２のチップの第１面にｐ型の半導体領域および厚い絶縁膜を重ねて示したチップの平面図、図７は図６のチップの第１面に抵抗性フィールドプレート部を重ねて示したチップの平面図、図８は図７のチップの破線で囲んだ領域の拡大平面図である。また、図９は内側周回配線および外側周回配線と抵抗性フィールドプレート部とを接続する接続孔の配置を示したチップの平面図である。
図５に示すように、チップＣＰの周辺領域において基板ＳＢの第１面には、ｐ型の半導体領域（第１半導体領域）ＦＰＲと、それより不純物濃度の低いｐ−型のリサーフ領域ＲＳＲとが形成されている。ｐ型の半導体領域ＦＰＲの平面形状は、図６および図７に示すように、素子領域ＤＲを取り囲むように平面視で枠状に形成されている。このｐ型の半導体領域ＦＰＲは、パワートランジスタのオフ時に０Ｖの電位に固定される。
また、ｐ−型のリサーフ領域ＲＳＲも素子領域ＤＲを取り囲むように形成されている。このリサーフ領域ＲＳＲは、ｐ型の半導体領域ＦＰＲと電気的に接続された状態でチップＣＰの外周に向かって延び、抵抗性フィールドプレート部（導体プレート部）ＦＰの直下に形成されている。抵抗性フィールドプレート部ＦＰとリサーフ領域ＲＳＲとの組み合わせは耐圧特性の上で非常に相性が良く、リサーフ領域ＲＳＲを設けることで、基板ＳＢの第１面の表面電界を緩和でき、耐圧を向上させることができる。
また、基板ＳＢの第１面において、抵抗性フィールドプレート部ＦＰよりさらに外側には、抵抗性フィールドプレート部ＦＰを取り囲むように、チャネルストッパ領域ＣＳＲが形成されている。チャネルストッパ領域ＣＳＲは、ｐ型の半導体領域ＦＰＲから延びる空乏層の延びを抑える機能を有している。このチャネルストッパ領域ＣＳＲは、パワートランジスタのオフ時に６００Ｖ程度の電位に固定される。
また、図５に示すように、基板ＳＢの第１面上には、厚い絶縁膜（第１絶縁膜）ＦｉＦと、その厚い絶縁膜ＦｉＦを覆うように薄い絶縁膜（第２絶縁膜）ＴｉＦとが形成されている。厚い絶縁膜ＦｉＦは、例えば、シリコン酸化膜からなり、その厚さは、例えば、１μｍ程度である。厚い絶縁膜ＦｉＦの平面形状は、図６に示すように、ｐ型の半導体領域ＦＰＲを取り囲むように平面視で枠状に形成されている。ｐ型の半導体領域ＦＰＲは、厚い絶縁膜ＦｉＦに対して自己整合的に形成されており、ｐ型の半導体領域ＦＰＲの外周端部は、厚い絶縁膜ＦｉＦの内周端部とほぼ一致している。一方、薄い絶縁膜ＴｉＦは、例えば、厚い絶縁膜ＦｉＦと同じシリコン酸化膜からなるが、厚い絶縁膜ＦｉＦより薄く、その厚さは、例えば、０．２μｍ程度である。この薄い絶縁膜ＴｉＦは、基板ＳＢの第１面のほぼ全域（厚い絶縁膜ＦｉＦを含む）を覆うように形成されている。
また、図５に示すように、厚い絶縁膜ＦｉＦおよび薄い絶縁膜ＴｉＦ上には、上記した抵抗性フィールドプレート部ＦＰが形成されている。この抵抗性フィールドプレート部ＦＰは、パワートランジスタのオフ時にチップＣＰの周辺領域ＰＲの耐圧を確保するための構造体であり、上記パワートランジスタのコレクタ−エミッタ間に電気的に接続された状態で周辺領域ＰＲ（図２参照）に配置されている。
この抵抗性フィールドプレート部ＦＰは、図４、図５、図７および図８に示すように、内側の導体パターン（第１導体パターン）ＦＣＰと、その外側の導体パターン（第２導体パターン）ＳＣＰと、これらを電気的に接続する中間の導体パターン（第３導体パターン）ＴＣＰとを一体で有している。これらの導体パターンＦＣＰ，ＳＣＰ，ＴＣＰは、例えば、ポリシリコンからなり、その厚さは、例えば、５００〜６００ｎｍ程度である。導体パターンＦＣＰ，ＳＣＰ，ＴＣＰは、所定の抵抗値になるように、所定濃度の不純物を含んでいる。
内側の導体パターンＦＣＰは、図７に示すように、素子領域ＤＲを取り囲むように平面視で枠状に形成されている。また、内側の導体パターンＦＣＰは、図５および図８に示すように、主要部分ＦＣＰ１と、引出部分（第１延在部）ＦＣＰ２とを一体で有している。導体パターンＦＣＰの主要部分ＦＣＰ１は、厚い絶縁膜ＦｉＦ上に形成されている。一方、導体パターンＦＣＰの引出部分ＦＣＰ２は、厚い絶縁膜ＦｉＦの内周端部より内側に延び、断面視で薄い絶縁膜ＴｉＦ上に形成されている。
外側の導体パターンＳＣＰは、図７に示すように、内側の導体パターンＦＣＰを取り囲むように平面視で枠状に形成されている。また、外側の導体パターンＳＣＰは、図５および図８に示すように、主要部分ＳＣＰ１と、引出部分（第２延在部）ＳＣＰ２とを一体で有している。導体パターンＳＣＰの主要部分ＳＣＰ１は、厚い絶縁膜ＦｉＦ上に形成されている。一方、導体パターンＳＣＰの引出部分ＳＣＰ２は、厚い絶縁膜ＦｉＦの外周端部より外側に延び、断面視で薄い絶縁膜ＴｉＦ上に形成されている。
中間の導体パターンＴＣＰは、図４、図５、図７および図８に示すように、内外の導体パターンＦＣＰ，ＳＣＰの間であって、断面視で厚い絶縁膜ＦｉＦ上に形成されている。また、中間の導体パターンＴＣＰは、図７に示すように、例えば、平面視でスパイラル状（渦状）に形成されている。この導体パターンＴＣＰの一端は内側の導体パターンＦＣＰと接続され、導体パターンＴＣＰの他端は外側の導体パターンＳＣＰと接続されている。
このような抵抗性フィールドプレート部ＦＰの導体パターンＦＣＰ，ＴＣＰ，ＳＣＰに、コレクタからエミッタに向かって数μＡオーダーの電流を流すと、導体パターンＦＣＰ，ＴＣＰ，ＳＣＰにより電位が分圧され、周辺領域ＰＲに一定の電位を持ったフィールドプレートが形成される。そして、その電位分布によって周辺領域ＰＲの基板ＳＢ内部の電界分布が均一化され、また、基板ＳＢの上面の電位が固定される結果、チップＣＰの周辺領域ＰＲの耐圧が増加し、信頼性が確保されるようになっている。また、抵抗性フィールドプレート部ＦＰを用いた周辺構造では、導体パターンＦＣＰ，ＳＣＰ，ＴＣＰに流れる電流によってコレクタ−エミッタ間の電位分布が固定されているため、外部電荷の影響を受け難く、頑強な構造となっている。また、抵抗性フィールドプレート部ＦＰの導体パターンＦＣＰ，ＳＣＰ，ＴＣＰのライン／スペースを微細化することで、基板ＳＢの第１面の電界強度を均一化でき、短い周辺長でも耐圧を確保できるので、耐圧、コストおよび信頼性の面で効果がある。
図５に示すように、このような基板ＳＢの第１面上には、抵抗性フィールドプレート部ＦＰ（導体パターンＦＣＰ，ＳＣＰ，ＴＣＰ）および薄い絶縁膜ＴｉＦ等を覆うように上記した絶縁膜ｉＦが堆積されている。そして、この絶縁膜ｉＦ上には、上記した内側周回配線ＦＣＷおよび外側周回配線ＳＣＷが形成されている。内側周回配線ＦＣＷおよび外側周回配線ＳＣＷは、上記したようにエミッタ電極ＥＥと同様に、バリア導体膜ＢＣＦと、その上に堆積された主導体膜ＭＣＦとの積層膜で形成されている。
内側周回配線ＦＣＷは、絶縁膜ｉＦおよび薄い絶縁膜ＴｉＦに穿孔された接続孔（第３接続孔）ＪＨ１を通じてｐ型の半導体領域ＦＰＲと電気的に接続されている。接続孔ＪＨ１の底部のｐ型の半導体領域ＦＰＲの上部には、ｐ＋型の半導体領域ＪＰＲ３が形成されており、内側周回配線ＦＣＷとのオーミックコンタクトが確保されている。
また、内側周回配線ＦＣＷは、絶縁膜ｉＦに穿孔された接続孔（第１接続孔）ＪＨ２を通じて抵抗性フィールドプレート部ＦＰの導体パターンＦＣＰの引出部分ＦＣＰ２と電気的に接続されている。すなわち、本実施の形態１では、接続孔ＪＨ２が、厚い絶縁膜ＦｉＦの内周端部より内側の薄い絶縁膜ＴｉＦ上の引出部分ＦＣＰ２に配置されている。このため、基板ＳＢの第１面から接続孔ＪＨ２の底面までの高さが、絶縁膜ＦｉＦの上面高さより低く、接続孔ＪＨ１の位置と、接続孔ＪＨ２の位置とで絶縁膜ｉＦの上面高さにあまり差が生じない。この接続孔ＪＨ２の底部の引出部分ＦＣＰ２の上部には、ｐ＋型の半導体領域ＪＰＲ４が形成されており、内側周回配線ＦＣＷとのオーミックコンタクトが確保されている。また、この接続孔ＪＨ２は、図９に示すように、平面視で内側周回配線ＦＣＷの外周に沿って途切れることなく１周するように形成されている。なお、図示は省略するが、接続孔ＪＨ１の平面形状も接続孔ＪＨ２と同じである。また、接続孔ＪＨ１，ＪＨ２は、内側周回配線ＦＣＷの外周に沿って複数配置しても良い。
一方、図５に示すように、外側周回配線ＳＣＷは、絶縁膜ｉＦおよび薄い絶縁膜ＴｉＦに穿孔された接続孔ＪＨ３を通じてｐ＋型の半導体領域ＪＰＲ５およびｎ＋型のチャネルストッパ領域ＣＳＲと電気的に接続されている。このｐ＋型の半導体領域ＪＰＲ５により、外側周回配線ＳＣＷとのオーミックコンタクトが確保されている。そして、外側周回配線ＳＣＷは、接続孔ＪＨ３およびｐ＋型の半導体領域ＪＰＲ５を通じて基板ＳＢの第２面のコレクタ領域ＣＲと電気的に接続されている。
また、外側周回配線ＳＣＷは、絶縁膜ｉＦに穿孔された接続孔（第２接続孔）ＪＨ４を通じて抵抗性フィールドプレート部ＦＰの導体パターンＳＣＰの引出部分ＳＣＰ２と電気的に接続されている。すなわち、本実施の形態１では、接続孔ＪＨ４が、厚い絶縁膜ＦｉＦの外周端部より外側の薄い絶縁膜ＴｉＦ上の引出部分ＳＣＰ２に配置されている。このため、基板ＳＢの第１面から接続孔ＪＨ４の底面までの高さが、絶縁膜ＦｉＦの上面高さより低く、接続孔ＪＨ３の位置と、接続孔ＪＨ４の位置とで絶縁膜ｉＦの上面高さにあまり差が生じない。この接続孔ＪＨ４の底部の引出部分ＳＣＰ２の上部には、ｐ＋型の半導体領域ＪＰＲ６が形成されており、外側周回配線ＳＣＷとのオーミックコンタクトが確保されている。また、この接続孔ＪＨ４は、図９に示すように、外側周回配線ＳＣＷの内周に沿って途切れることなく１周するように形成されている。なお、図示は省略するが、接続孔ＪＨ３の平面形状も接続孔ＪＨ４と同じである。また、接続孔ＪＨ３，ＪＨ４は、外側周回配線ＳＣＷの外周に沿って複数配置しても良い。
このように本実施の形態１では、たとえ厚い絶縁膜ＦｉＦや絶縁膜ｉＦを信頼性の確保のためにさらに厚くしても、内側周回配線ＦＣＷとｐ型の半導体領域ＦＰＲとを接続する接続孔ＪＨ１の位置と、内側周回配線ＦＣＷと抵抗性フィールドプレート部ＦＰとを接続する接続孔ＪＨ２の位置とで絶縁膜ｉＦの上面高さにあまり差が生じない。また、外側周回配線ＳＣＷとｐ型の半導体領域ＪＰＲ５とを接続する接続孔ＪＨ３の位置と、外側周回配線ＳＣＷと抵抗性フィールドプレート部ＦＰとを接続する接続孔ＪＨ４の位置とで絶縁膜ｉＦの上面高さにあまり差が生じない。このため、接続孔ＪＨ１〜ＪＨ４を同一のフォトリソグラフィ工程（同一のマスク）で形成する場合に上記したデフォーカスの問題を回避できる。すなわち、形状不良や寸法（径）不良を生じることなく同一のフォトリソグラフィ工程（同一のマスク）で接続孔ＪＨ１〜ＪＨ４を形成できる。このため、半導体装置の歩留りおよび信頼性を向上できる。また、プロセスを容易にできる上、マスクおよびプロセスを共有できるので、プロセスコストを低減できる。
また、上記した素子領域ＤＲ（図２参照）でのトランジスタセルの接続孔の微細化にも対応できる。すなわち、形状不良や寸法（径）不良を生じることなく同一のフォトリソグラフィ工程（同一のマスク）で素子領域ＤＲの接続孔と周辺領域ＰＲ（図２参照）の接続孔とを形成できる。このため、半導体装置の性能、歩留りおよび信頼性を向上できる。また、素子領域と周辺領域との関係でもプロセスを容易にできる上、マスクおよびプロセスを共有できるので、プロセスコストを低減できる。
また、本実施の形態１では、図１、図４および図５に示すように、内側周回配線ＦＣＷの外周端部が、内側の導体パターンＦＣＰの外周端部と一致しておらず、導体パターンＦＣＰの外周端部から距離Ｌｘだけ素子領域ＤＲ（図２参照）に向かって離れている。なお、このため、本実施の形態１の内側周回配線ＦＣＷは、抵抗性フィールドプレート部ＦＰとして機能しないようになっている。
また、外側周回配線ＳＣＷの内周端部が、外側の導体パターンＳＣＰの内周端部と一致しておらず、導体パターンＳＣＰの内周端部から距離ＬｘだけチップＣＰの外周に向かって離れている。なお、このため、本実施の形態１の外側周回配線ＳＣＷは、抵抗性フィールドプレート部ＦＰとして機能しないようになっている。
ここで、図１０は本実施の形態１の半導体装置の周辺領域における等電位線(電界強度)の状態を模式的に示したチップの要部断面図である。破線は等電位線を示しており、等電位線の密度が高い領域が高電界領域となっている。チップＣＰの第１面の電位は、抵抗性フィールドプレート部ＦＰにより均一化されているが、実際には基板ＳＢの第１面のリサーフ領域ＲＳＲの不純物濃度の影響を受けて完全に均一な電界分布にはならず、ｐ型の半導体領域ＦＰＲ側と最外周側とが高電界化している。
本実施の形態１では、上記したように、内側周回配線ＦＣＷの外周端部が、内側の導体パターンＦＣＰの外周端部から素子領域ＤＲに向かって離れており、また、外側周回配線ＳＣＷの内周端部が、外側の導体パターンＳＣＰの内周端部からチップＣＰの外周に向かって離れている。これにより、図１０に示すように、内側周回配線ＦＣＷの外周端部および外側周回配線ＳＣＷの内周端部を高電界領域から遠ざけることができる。このため、内側周回配線ＦＣＷの外周端部および外側周回配線ＳＣＷの内周端部における電界を緩和することができるので、内側周回配線ＦＣＷまたは外側周回配線ＳＣＷの耐湿性耐量を向上させることができる。したがって、耐湿性試験時に高電界の影響で内側周回配線ＦＣＷおよび外側周回配線ＳＣＷが腐食する不具合を抑制することができる。また、このため、表面保護膜ＰＦ中にシリコン窒化膜等のようなハードパッシベーション膜を設けないようにもできる。この場合は、半導体装置のプロセスを容易にできるので、プロセスコストを低減できる。
また、図１１は抵抗性フィールドプレート部の端部と内側周回配線および外側周回配線の端部との距離と最大電界強度との関係を示すグラフ図である。横軸は距離Ｌｘを示し、縦軸は内側周回配線および外側周回配線の端部の最大電界強度Ｅを示している。符号Ｆは内側周回配線の結果を示し、Ｓは外側周回配線の結果を示している。
また、抵抗性フィールドプレート部ＦＰの端部に対して内側周回配線の外周端部および外側周回配線の内周端部の位置が一致した状態を「０」としている。また、内側周回配線においては、内側周回配線の外周端部を素子領域側に後退させた場合を「正」、内側周回配線の外周端部をチップの外周側に伸展させた場合を「負」としている。また、外側周回配線においては、外側周回配線の内周端部をチップの外周側に後退させた場合を「正」、外側周回配線の内周端部を素子領域側に伸展させた場合を「負」としている。
内側周回配線をチップの外周側に伸ばした場合または外側周回配線を素子領域側に伸ばした場合（いずれも「負」側）は、さらに高電界化し、内側周回配線または外側周回配線の耐湿性耐量が低下する（すなわち、内側周回配線および外側周回配線の腐食が生じ易くなる）。
一方、内側周回配線の外周端部と内側の導体パターンの外周端部との距離Ｌｘまたは外側周回配線の内周端部と外側の導体パターンの内周端部との距離Ｌｘを１μｍ以上、好ましくは３μｍ以上、最も好ましくは４〜５μｍ程度とすることで電界を緩和できる。特に、距離Ｌｘを４〜５μｍとすることで電界緩和の効果は飽和している。このため、内側周回配線または外側周回配線の耐湿性耐量を向上させることができる。すなわち、内側周回配線および外側周回配線の腐食を抑制できる。
上記のように各々の距離Ｌｘを１μｍ以上、好ましくは３μｍ以上、最も好ましくは４〜５μｍ程度とすれば電界緩和について充分な効果を得ることができる。ただし、図５に示すように、内側周回配線ＦＣＷの外周端部を厚い絶縁膜ＦｉＦの内周端部より内側に配置し、外側周回配線ＳＣＷの外周端部を厚い絶縁膜ＦｉＦの外周端部より外側に配置することがより好ましい。これは、厚い絶縁膜ＦｉＦは電界強度が高い位置に形成されているので、その範囲外であれば電界強度が相対的に低くなるからである。すなわち、厚い絶縁膜ＦｉＦの範囲外に内側周回配線ＦＣＷの外周端部および外側周回配線ＳＣＷの内周端部を配置することで、それぞれの端部に印加される電界強度を低減できるので、内側周回配線ＦＣＷまたは外側周回配線ＳＣＷの耐湿性耐量をより向上させることができる。特に、内側周回配線ＦＣＷの外周端部を、０Ｖ電位に固定されるｐ型の半導体領域ＦＰＲの外周端部より内側に配置することで、内側周回配線ＦＣＷが電界の影響を受け難い構成にすることができるので、内側周回配線ＦＣＷの耐湿性耐量をより一層向上させることができる。
ただし、内側周回配線の外周端部と内側の導体パターンの外周端部との距離Ｌｘと、外側周回配線の内周端部と外側の導体パターンの内周端部との距離Ｌｘとは同じでも良いが、これに限定されるものではなく、それぞれの電界強度に応じて距離を変えても良い。
図５に示すように、上記のような内側周回配線ＦＣＷおよび外側周回配線ＳＣＷは、上記した表面保護膜ＰＦで覆われている。さらに、この表面保護膜ＰＦ上には、パッケージを構成する上記した封止体ＭＢの一部が示されている。なお、本実施の形態１の半導体装置は、例えば、２個直列に接続してインバータ回路を構成し、一方をハイサイド用の半導体装置、他方をローサイド用の半導体装置とするパワーモジュールを構成することができる。この場合、適用製品によっては、各半導体装置にダイオードを逆並列に電気的に接続する。そして、半導体装置とダイオードとを１つの封止体に封止することでパワーモジュールを小型化することができる。
＜半導体装置の製造方法例＞
次に、本実施の形態１の半導体装置の製造方法の一例を図１２〜図１９を参照して説明する。図１２〜図１９は図１の半導体装置の製造工程中の基板の素子領域（左）と周辺領域（右）の要部断面図である。
図１２に示す段階の基板ＳＢは、平面視で略円形状の半導体ウエハである。この基板ＳＢは、例えば、Ｃz（Czochralski）法、ＭＣz（Magnetic field applied Czochralski）法、ＦＺ（Floating Zone）法で形成された半導体ウエハまたはエピタキシャルウエハが使用されている。ただし、例えば、耐圧クラスが６００Ｖ以上の高耐圧用途ではＦＺ法を用いて作製された基板が好ましい。基板ＳＢの結晶中の不純物濃度は、各耐圧に応じて選択可能であるが、例えば、３．２９×１０１３／ｃｍ３（＝１４０Ωｃｍ相当）〜４．６６×１０１４／ｃｍ３（＝１０Ωｃｍ相当）の範囲が好ましい。
この基板ＳＢの第１面上に、例えば、シリコン酸化膜からなる絶縁膜を形成した後、その絶縁膜をフォトリソグラフィ法およびエッチング法によりパターニングすることで周辺領域ＰＲの基板ＳＢの第１面上に厚い絶縁膜ＦｉＦのパターンを形成する。
続いて、厚い絶縁膜ＦｉＦのパターン形成用のレジストマスクを除去後、基板ＳＢの第１面上に、フォトリソグラフィ法でレジストマスク(図示せず)を形成し、そのレジストマスクをイオン注入マスクとして、例えば、ホウ素を基板ＳＢの第１面にイオン注入する。これにより、周辺領域ＰＲの基板ＳＢの第１面にｐ−型のリサーフ領域ＲＳＲを形成する。このリサーフ領域ＲＳＲの不純物濃度は、例えば、１×１０１５〜１×１０１７／ｃｍ３の範囲が好ましい。
その後、リサーフ領域形成用のレジストマスクを除去後、基板ＳＢの第１面上に、フォトリソグラフィ法でレジストマスク（図示せず）を形成し、そのレジストマスクと厚い絶縁膜ＦｉＦとをマスクとして、例えば、ホウ素を基板ＳＢの第１面にイオン注入する。これにより、周辺領域ＰＲの基板ＳＢの第１面において厚い絶縁膜ＦｉＦの内周端部に対して自己整合的にｐ型の半導体領域ＦＰＲを形成する。その後、ｐ型の半導体領域ＦＰＲ形成用のレジストマスクを除去後、リサーフ領域ＲＳＲおよびｐ型の半導体領域ＦＰＲの不純物を活性化させるためのアニール処理を基板ＳＢに施す。
次いで、基板ＳＢの第１面上に、例えば、シリコン酸化膜からなる絶縁膜を堆積した後、これをフォトリソグラフィ法およびエッチング法でパターニングしてゲート溝形成領域が露出されるマスクパターンを形成する。続いて、そのマスクパターンをエッチングマスクとして、そこから露出する基板ＳＢを部分的にエッチングすることで、図１３に示すように、素子領域ＤＲの基板ＳＢの第１面にゲート溝Ｇｔを形成する。ゲート溝Ｇｔの深さは、例えば、２〜１０μｍ程度の範囲内が好ましい。その後、ゲート溝形成用のマスクパターンを除去する。なお、ゲート溝Ｇｔの平面レイアウトは、例えば、ノーマルセルでも異間隔でも構わない。
次いで、基板ＳＢに対して犠牲酸化処理を施して基板ＳＢの第１面上（ゲート溝Ｇｔ内を含む）に犠牲酸化膜を形成した後、その犠牲酸化膜を除去する。続いて、基板ＳＢに対してゲート酸化処理を施すことで基板ＳＢの第１面（ゲート溝Ｇｔ内を含む）上に、例えば、シリコン酸化膜からなるゲート絶縁膜Ｇｉを形成する。その後、基板ＳＢの第１面上に、例えば、低抵抗なポリシリコンからなる導体膜ＧＣをＣＶＤ（Chemical Vapor Deposition）法等により堆積する。
次いで、導体膜ＧＣおよびゲート絶縁膜Ｇｉを順にエッチバックすることで、図１４に示すように、素子領域ＤＲの基板ＳＢの第１面にトレンチゲート電極ＴＧ（導体膜ＧＣ）を形成する。トレンチゲート電極ＴＧは、基板ＳＢの第１面に形成されたゲート溝Ｇｔ内にゲート絶縁膜Ｇｉを介して導体膜ＧＣが埋め込まれることで形成されている。
次いで、図１５に示すように、基板ＳＢの第１面上に、薄い絶縁膜ＴｉＦおよびポリシリコン膜ＰＣを順に堆積した後、そのポリシリコン膜ＰＣに、例えば、ホウ素をイオン注入する。この際の不純物濃度は、ポリシリコン膜ＰＣが空乏化しない範囲で、耐圧リーク電流によって調整可能である。続いて、アニール処理を施してポリシリコン膜ＰＣの不純物を活性化させた後、ポリシリコン膜ＰＣをフォトリソグラフィ法およびエッチング法によりパターニングして抵抗性フィールドプレート部ＦＰを構成する導体パターンＦＣＰ，ＳＣＰ，ＴＣＰを周辺領域ＰＲの基板ＳＢの第１面上に形成する。
次いで、図１６に示すように、チャネル形成領域用のレジストマスクをフォトリソグラフィ法で基板ＳＢの第１面上に形成し、そのレジストマスクをイオン注入マスクとして、例えば、ホウ素を素子領域ＤＲの基板ＳＢの第１面にイオン注入する。これにより、素子領域ＤＲの基板ＳＢの第１面にｐ型のチャネル形成領域ＣＨＲを形成する。
続いて、チャネル形成領域用のレジストマスクをイオン注入マスクとして、例えば、リンまたはヒ素を素子領域ＤＲの基板ＳＢの第１面にイオン注入する。これにより、素子領域ＤＲの基板ＳＢの第１面にｎ型のエミッタ領域ＥＲを形成する。
その後、チャネル形成領域用のレジストマスクを除去後、チャネルストッパ領域用のレジストマスクをフォトリソグラフィ法で基板ＳＢの第１面上に形成し、そのレジストマスクをイオン注入マスクとして、例えば、リンまたはヒ素を周辺領域ＰＲの基板ＳＢの第１面にイオン注入する。これにより、周辺領域ＰＲの基板ＳＢの第１面にチャネルストッパ領域ＣＳＲを形成する。
その後、チャネルストッパ領域用のレジストマスクを除去後、基板ＳＢの第１面上に、トレンチゲート電極ＴＧ、抵抗性フィールドプレート部ＦＰ（導体パターンＦＣＰ，ＳＣＰ，ＴＣＰ）、薄い絶縁膜ＴｉＦおよび厚い絶縁膜ＦｉＦを覆うように絶縁膜ｉＦをＣＶＤ法等により堆積する。絶縁膜ｉＦは、例えば、シリコン酸化膜からなるが、ＰＳＧ（Phospho Silicate Glass）膜、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin On Glass）膜等を適宜組み合わせても良い。
次いで、図１７に示すように、接続孔形成用のレジストマスクをフォトリソグラフィ法で基板ＳＢの第１面上に形成した後、これをエッチングマスクとして、素子領域の基板ＳＢの第１面に接続溝Ｃｔを形成するとともに、周辺領域ＰＲの絶縁膜ｉＦに接続孔ＪＨ１〜ＪＨ４を形成する。この際、本実施の形態１では、接続溝Ｃｔおよび接続孔ＪＨ１〜ＪＨ４を同一のフォトリソグラフィ工程（同一のマスク）で形成できるので、プロセスコストを低減できる。
続いて、接続孔形成用のレジストマスクをイオン注入マスクとして、例えば、ホウ素をイオン注入した後、接続孔形成用のレジストマスクを除去する。これにより、図１８に示すように、素子領域ＤＲの基板ＳＢの接続溝Ｃｔの底部にｐ＋型の半導体領域ＪＰＲ１，ＪＰＲ２を形成する。同時に、周辺領域ＰＲにおいて接続孔ＪＨ１，ＪＨ３の底部の基板ＳＢの第１面にｐ＋型の半導体領域ＪＰＲ３，ＪＰＲ５を形成するとともに、接続孔ＪＨ２，ＪＨ４の底部の導体パターンＦＣＰ，ＳＣＰの上部にｐ＋型の半導体領域ＪＰＲ４，ＪＰＲ６を形成する。
その後、基板ＳＢの第１面上に、バリア導体膜および主導体膜を下層から順にスパッタリング法等により堆積した後、これらの導体膜をフォトリソグラフィ法およびエッチング法によりパターニングする。これにより、図１９に示すように、エミッタ電極ＥＥ、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷを形成する。この際、本実施の形態１では、内側周回配線ＦＣＷの外周端部を導体パターンＦＣＰの外周端部から素子領域ＤＲに向かって遠ざける。また、外側周回配線ＳＣＷの内周端部を導体パターンＳＣＰの内周端部からチップ領域の外周に向かって遠ざける。なお、エミッタ電極ＥＥ、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷを形成した後、例えば、水素ガス雰囲気中で、４００℃以上、３０分以上の水素（Ｈ２）アニールを施すことが好ましい。また、バリア導体膜ＢＣＦおよび主導体膜ＭＣＦの材料は上記と同じである。
次いで、図５に示したように、基板ＳＢの第１面上に、例えば、ポリイミド樹脂からなる表面保護膜ＰＦを堆積する。続いて、基板ＳＢの裏面を研削して基板ＳＢを薄くする。この裏面研削処理では、耐圧で律速するまで薄くすることが好ましい。耐圧は、結晶濃度（すなわち、結晶低効率）や周辺構造（エッジターミネーション）にも依存するため、それを考慮した構造設計を行う。その観点から基板ＳＢの厚さ（シリコン厚さ）は、例えば、４０〜２００μｍの範囲が好ましい（耐圧クラス：６００〜２０００Ｖの場合）。
続いて、基板ＳＢの第２面に、例えば、リンをイオン注入してフィールドストップ領域ＳＲを形成し、さらに、例えば、ホウ素をイオン注入してコレクタ領域ＣＲを形成した後、レーザーアニール処理等を基板ＳＢの第２面に施して不純物を活性化する。フィールドストップ領域ＳＲの不純物濃度は、例えば、１×１０１５〜１×１０１８／ｃｍ３の範囲、また、コレクタ領域ＣＲの不純物濃度は、例えば、１×１０１６〜１×１０２０／ｃｍ３の範囲が好ましい。
次いで、例えば、Ａｌ、Ｔｉ、ＮｉおよびＡｕをスパッタリング法で基板ＳＢの第２面上に順に堆積してコレクタ電極ＣＥを形成する。その後、基板ＳＢを切断して個々のチップＣＰを切り出し、リードフレーム（図示せず）のダイパッド上に搭載してダイパッドとチップＣＰのコレクタ電極ＣＥとを接合して電気的に接続する。また、リードフレームのリードとチップＣＰのエミッタ電極ＥＥおよびゲート電極ＧＥとボンディングワイヤ（図示せず）等で電気的に接続する。その後、チップＣＰをモールド樹脂等からなる封止体ＭＢで封止することで半導体装置を製造する。
（変形例１：共有の接続孔）
図２０は実施の形態１の変形例１の半導体装置における図４のＩＩ−ＩＩ線に相当する箇所の断面図、図２１は図２０の破線で囲んだ領域の拡大断面図である。
変形例１では、図２０および図２１に示すように、内側周回配線ＦＣＷが、絶縁膜ｉＦに穿孔された共有の接続孔（第１の共有の接続孔）ＪＨＣ１を通じて、ｐ型の半導体領域ＦＰＲおよび抵抗性フィールドプレート部ＦＰの両方と電気的に接続されている。共有の接続孔ＪＨＣ１は、ｐ型の半導体領域ＦＰＲの一部と、内側の導体パターンＦＣＰの引出部分ＦＣＰ２の一部（内周端部）とを内包するように配置されている。内側周回配線ＦＣＷは、共有の接続孔ＪＨＣ１から露出するｐ型の半導体領域ＦＰＲのｐ＋型の半導体領域ＪＰＲ３および引出部分ＦＣＰ２のｐ＋型の半導体領域ＪＰＲ４と接触して電気的に接続されている。
また、変形例１では、外側周回配線ＳＣＷが、絶縁膜ｉＦに穿孔された共有の接続孔（第２の共有の接続孔）ＪＨＣ２を通じて、ｐ＋型の半導体領域ＪＰＲ５および抵抗性フィールドプレート部ＦＰの両方と電気的に接続されている。共有の接続孔ＪＨＣ２は、ｐ＋型の半導体領域ＪＰＲ５と、外側の導体パターンＳＣＰの引出部分ＳＣＰ２の一部（外周端部）とを内包するように配置されている。外側周回配線ＳＣＷは、共有の接続孔ＪＨＣ２から露出するｐ＋型の半導体領域（第２半導体領域）ＪＰＲ５および引出部分ＳＣＰ２のｐ＋型の半導体領域ＪＰＲ６と接触して電気的に接続されている。なお、これらの共有の接続孔ＪＨＣ１，ＪＨＣ２は、同一のフォトリソグラフィ工程（すなわち、同一のマスク）で形成される。
このような変形例１では、前記実施の形態１の場合よりも周辺領域のサイズを縮小できるので、チップサイズを縮小できる。したがって、半導体装置のコストを低減できる。
また、チップサイズを大きくしないでも、上記した内側周回配線ＦＣＷの外周端部と内側の導体パターンＦＣＰの外周端部との距離Ｌｘおよび外側周回配線ＳＣＷの内周端部と外側の導体パターンＳＣＰの内周端部との距離Ｌｘを前記実施の形態１の場合より長くすることができる。
（変形例２：接続孔のレイアウトの変形例）
図２２は実施の形態１の変形例２の半導体装置を構成するチップの平面図、図２３は図２２のＩＩＩ−ＩＩＩ線の断面図、図２４はチップの周辺領域の要部平面図である。なお、図２２のＩＩ−ＩＩ線の断面図は図５と同じである。
変形例２では、図２２および図２３に示すように、内側周回配線ＦＣＷと内側の導体パターンＦＣＰ（引出部分ＦＣＰ２）とを接続する接続孔ＪＨ２が、平面視で内側周回配線ＦＣＷの角部には配置されておらず、その角部と角部の間に延在した状態で配置されている。すなわち、接続孔ＪＨ２は、エミッタ電極ＥＥの辺に沿ってのみ配置されている。
また、変形例２では、外側周回配線ＳＣＷと外側の導体パターンＳＣＰ（引出部分ＳＣＰ２）とを接続する接続孔ＪＨ４が、平面視で外側周回配線ＳＣＷの角部には配置されておらず、その角部と角部の間に延在した状態で配置されている。すなわち、接続孔ＪＨ４は、エミッタ電極ＥＥの辺に沿ってのみ配置されている。
これにより、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの角部に電界が集中するのを緩和することができるので、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの腐食や抵抗性フィールドプレート部ＦＰの酸化を抑制することができる。
また、図２４左は前記実施の形態１の場合の内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの角部を示している。前記実施の形態１の場合は内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの角部に接続孔ＪＨ２，ＪＨ４が配置されていたので、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの外周角部の曲率半径を大きくすることに制限がある。
これに対して、図２４右上に示すように、変形例２では内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの角部に接続孔ＪＨ２，ＪＨ４が無いので、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの外周角部の曲率半径を大きくすることができる。これにより、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの角部に電界が集中するのをより緩和することができる。したがって、内側周回配線ＦＣＷおよび外側周回配線ＳＣＷの腐食や抵抗性フィールドプレート部ＦＰの酸化をさらに抑制することができる。
また、変形例２では、図２４右下に示すように、内側周回配線ＦＣＷの外周角部の曲率半径を大きくすることで、内側周回配線ＦＣＷの外周角部の外周端部と、内側の導体パターンＦＣＰの外周端部との距離Ｌｘｃを相対的に大きくすることができる。このため、内側周回配線ＦＣＷの外周角部に電界が集中するのをより一層緩和することができるので、内側周回配線ＦＣＷの角部の腐食や抵抗性フィールドプレート部ＦＰの角部の酸化をより一層抑制することができる。
これ以外は前記実施の形態１と同じである。また、変形例２の場合も変形例１と同様に接続孔を共有化しても良い。
（変形例３：容量結合フィールドプレート部）
図２５は実施の形態１の変形例３の半導体装置における図４のＩＩ−ＩＩ線に相当する箇所の断面図、図２６は図２５のチップの要部拡大断面図である。
変形例３では、図２５および図２６に示すように、抵抗性フィールドプレート部ＦＰの上層に、導体パターンＵＣＰが設けられている。この導体パターンＵＣＰは、例えば、ポリシリコンからなり、下層の導体パターンＦＣＰ，ＴＣＰ，ＳＣＰの隣接間を塞ぐように、平面視でスパイラル状（渦状）に形成されている。このように、導体パターンＦＣＰ，ＴＣＰ，ＳＣＰの隣接間を塞ぐように導体パターンＵＣＰを配置することにより、外的チャージを遮蔽することができる。
また、上層の導体パターンＵＣＰは、フローティングの状態で設置されている。ただし、上層の導体パターンＵＣＰは、図２６に示すように、下層の導体パターンＦＣＰ，ＴＣＰ，ＳＣＰと平面視で一部重なっており、導体パターンＦＣＰ，ＴＣＰ，ＳＣＰと容量結合により電気的に接続されている。すなわち、上層の導体パターンＵＣＰは、抵抗性フィールドプレート部ＦＰの安定した電位と容量結合されており、容量性フィールドプレート部として機能している。これにより、外的チャージに対して強い構造にすることができ、チップＣＰの周辺領域ＰＲの信頼性をより向上させることができる。しかも、上層の導体パターンＵＣＰを設けると絶縁膜ｉＦが厚くなるが、上記した第２の課題は生じない。すなわち、接続孔の問題を生じることなく、周辺領域ＰＲの信頼性を向上させることができる。ただし、上層の導体パターンＵＣＰを下層の導体パターンＦＣＰ，ＴＣＰ，ＳＣＰと接続孔を通じて電気的に接続することで抵抗性フィールドプレート部として機能させても良い。なお、上層の導体パターンＵＣＰの厚さは、例えば、５００〜６００ｎｍ程度である。また、上層の導体パターンＵＣＰは、所定の抵抗値になるように、所定濃度の不純物を含んでいる。
これ以外の構成は、前記実施の形態１と同じである。また、変形例３の場合も変形例１と同様に接続孔を共有化しても良い。また、変形例３の場合も変形例２と同様に接続孔を角部に配置せず、角部と角部との間に延在させても良い。
（変形例４）
図２７は実施の形態１の変形例４の半導体装置における図４のＩＩ−ＩＩ線に相当する箇所の断面図である。
半導体装置の中には、チップの表面保護膜と封止体との密着性が良好であり、それらの間が耐湿性試験時に剥離せずパッケージ中に水分が浸入し難い構造もある。この場合は、内側周回配線や外側周回配線での腐食の問題が生じ難いので、図２７に示すように、内側周回配線ＦＣＷの外周端部とその下層の抵抗性フィールドプレート部ＦＰの内側の導体パターンＦＣＰ（主要部分ＦＣＰ１）の外周端部とを離間させなくても良い。また、同様に、外側周回配線ＳＣＷの内周端部とその下層の抵抗性フィールドプレート部ＦＰの外側の導体パターンＳＣＰ（主要部分ＳＣＰ１）の内周端部とを離間させなくても良い。
ただし、この場合でも、前記実施の形態１と同様に、内側周回配線ＦＣＷと内側の導体パターンＦＣＰとを電気的に接続する接続孔ＪＨ２を、薄い絶縁膜ＴｉＦ上に形成された引出部分ＦＣＰ２に配置する。また、外側周回配線ＳＣＷと外側の導体パターンＳＣＰとを電気的に接続する接続孔ＪＨ４を、薄い絶縁膜ＴｉＦ上に形成された引出部分ＳＣＰ２に配置する。これにより、上記した第２の課題に対処できる。
これ以外の構成は、前記実施の形態１と同じである。また、変形例４の場合も変形例１と同様に接続孔を共有化しても良い。また、変形例４の場合も変形例２と同様に接続孔を角部に配置せず、角部と角部との間に延在させても良い。また、変形例４の場合も変形例３と同様に抵抗性フィールドプレート部の上層に容量性フィールドプレート部を配置しても良い。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、トランジスタを設けた半導体装置に適用した場合について説明したが、これに限定されるものではなく、トランジスタに代えてダイオードを設けた半導体装置にも適用できる。なお、ダイオードに適用した場合は、上記エミッタ電極がアノード電極となり、コレクタ電極がカソード電極となる。
また、前記実施の形態では、抵抗性フィールドプレート部の中間の導体パターンの平面形状をスパイラル状としたが、これに限定されるものではなく種々変更可能である。この場合、中間の導体パターンは、内側の導体パターンと、外側の導体パターンとを電気的に接続していれば良く、チップの外周方向に沿って、複数のグループに分かれていても良い。
ＣＰ 半導体チップ
ＳＢ 半導体基板
ＤＲ 素子領域
ＰＲ 周辺領域
ＥＥ エミッタ電極
ＧＥＷ ゲート電極配線
ＧＥ ゲート電極部
ＧＷ ゲート配線部
ＦＣＷ 内側周回配線
ＪＷ 接続配線部
ＳＣＷ 外側周回配線
ＢＣＦ バリア導体膜
ＭＣＦ 主導体膜
Ｔｒ 絶縁ゲートバイポーラトランジスタ
ＣＲ コレクタ領域
ＥＲ エミッタ領域
Ｃｔ 接続溝
ＤＲＲ ドリフト領域
ＣＨＲ チャネル形成領域
ＴＧ トレンチゲート電極
Ｇｔ ゲート溝
Ｇｉ ゲート絶縁膜
ＣＥ コレクタ電極
ＦＰＲ 半導体領域
ＲＳＲ リサーフ領域
ＣＳＲ チャネルストッパ領域
ＦｉＦ 厚い絶縁膜
ＴｉＦ 薄い絶縁膜
ＦＰ 抵抗性フィールドプレート部
ＦＣＰ，ＳＣＰ，ＴＣＰ 導体パターン
ＦＣＰ１ 主要部分
ＦＣＰ２ 引出部分
ＳＣＰ１ 主要部分
ＳＣＰ２ 引出部分
ＪＨ１〜ＪＨ４ 接続孔
ＪＨＣ１，ＪＨＣ２ 共有の接続孔
ＰＦ 表面保護膜
ＭＢ 封止体

Claims (9)

  1. 半導体チップを構成する半導体基板と、
    前記半導体基板の第１面に配置された素子領域と、
    前記素子領域に配置された素子と、
    平面視で前記素子領域を取り囲むように前記第１面に設けられた第１導電型の第１半導体領域と、
    平面視で前記第１半導体領域を取り囲むように前記第１面上に設けられた第１絶縁膜と、
    平面視で前記第１絶縁膜より内側および外側の前記第１面上に設けられ、かつ、断面視で前記第１絶縁膜より薄い第２絶縁膜と、
    平面視で前記素子領域を取り囲むように前記第１絶縁膜および前記第２絶縁膜上に設けられた導体プレート部と、
    断面視で前記第１絶縁膜、前記第２絶縁膜および前記導体プレート部を覆うように前記第１面上に設けられた第３絶縁膜と、
    平面視で前記導体プレート部より内側に前記素子領域を取り囲むように前記第３絶縁膜上に設けられ、かつ、前記素子の第１電極および前記第１半導体領域に電気的に接続された第１金属パターンと、
    平面視で前記導体プレート部より外側に前記第１金属パターンを取り囲むように前記第３絶縁膜上に設けられ、かつ、前記素子の第２電極に電気的に接続された第２金属パターンと、
    を備え、
    前記導体プレート部は、
    平面視で前記素子領域を取り囲むように配置された第１導体パターンと、
    平面視で前記第１導体パターンを取り囲むように配置された第２導体パターンと、
    平面視で前記第１導体パターンと前記第２導体パターンとの間に配置され、かつ、前記第１導体パターンと前記第２導体パターンとを電気的に接続する第３導体パターンと、
    を備え、
    前記第１導体パターンは、前記第１絶縁膜の内周端部より内側であって、断面視で前記第２絶縁膜と前記第３絶縁膜との間に延びる第１延在部を有し、
    前記第２導体パターンは、前記第１絶縁膜の外周端部より外側であって、断面視で前記第２絶縁膜と前記第３絶縁膜との間に延びる第２延在部を有し、
    前記第１金属パターンは、平面視で前記第１延在部の一部および前記第１半導体領域の一部を内包し、かつ、断面視で前記第２絶縁膜および前記第３絶縁膜に形成された第１の共有の接続孔を通じて、前記第１延在部および前記第１半導体領域の両方と電気的に接続され、
    前記第２金属パターンは、平面視で前記第２延在部の一部および前記半導体基板に形成された第１導電型の第２半導体領域の一部を内包し、かつ、断面視で前記第２絶縁膜および前記第３絶縁膜に形成された第２の共有の接続孔を通じて、前記第２延在部および前記第２半導体領域の両方と電気的に接続され、
    前記第１金属パターンの外周端部は、前記第１導体パターンの外周端部から前記素子領域に向かって離れている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１金属パターンの外周端部が、前記第１絶縁膜の内周端部より内側に配置されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１金属パターンの外周端部が、前記第１半導体領域の外周端部より内側に配置されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１金属パターンの外周端部と前記第１導体パターンの外周端部との間隔が１μｍ以上である、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２金属パターンの内周端部は、前記第２導体パターンの内周端部から前記半導体チップの外周に向かって離れている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２金属パターンの内周端部が、前記第１絶縁膜の外周端部より外側に配置されている、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記第２金属パターンの内周端部と前記第２導体パターンの内周端部との間隔が１μｍ以上である、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１の共有の接続孔は、平面視で前記第１金属パターンの角部には配置されておらず、前記第１金属パターンの角部と角部との間に延在した状態で配置されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第２の共有の接続孔は、平面視で前記第２金属パターンの角部には配置されておらず、前記第２金属パターンの角部と角部との間に延在した状態で配置されている、半導体装置。
JP2017184123A 2017-09-25 2017-09-25 半導体装置 Active JP6910907B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017184123A JP6910907B2 (ja) 2017-09-25 2017-09-25 半導体装置
US16/044,956 US10680072B2 (en) 2017-09-25 2018-07-25 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017184123A JP6910907B2 (ja) 2017-09-25 2017-09-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2019062031A JP2019062031A (ja) 2019-04-18
JP6910907B2 true JP6910907B2 (ja) 2021-07-28

Family

ID=65806861

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017184123A Active JP6910907B2 (ja) 2017-09-25 2017-09-25 半導体装置

Country Status (2)

Country Link
US (1) US10680072B2 (ja)
JP (1) JP6910907B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6985431B2 (ja) * 2020-01-06 2021-12-22 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型記憶装置
CN111900087B (zh) * 2020-08-31 2022-09-20 华虹半导体(无锡)有限公司 Igbt器件的制造方法
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device
JPWO2023090137A1 (ja) * 2021-11-16 2023-05-25
JP2023125214A (ja) 2022-02-28 2023-09-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3357804B2 (ja) * 1996-11-06 2002-12-16 株式会社東芝 半導体装置とその製造方法
JP3905981B2 (ja) 1998-06-30 2007-04-18 株式会社東芝 高耐圧半導体装置
JP2005005443A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 高耐圧半導体装置
US7183626B2 (en) * 2004-11-17 2007-02-27 International Rectifier Corporation Passivation structure with voltage equalizing loops
JP4630862B2 (ja) * 2006-12-22 2011-02-09 株式会社東芝 半導体装置
JP4973238B2 (ja) * 2007-02-28 2012-07-11 三菱電機株式会社 半導体装置
JP5391447B2 (ja) * 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP5748353B2 (ja) 2011-05-13 2015-07-15 株式会社豊田中央研究所 横型半導体装置
JP5999748B2 (ja) * 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
JP5729364B2 (ja) * 2011-12-28 2015-06-03 株式会社デンソー 横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置
JP6344137B2 (ja) * 2014-08-19 2018-06-20 富士電機株式会社 半導体装置及びその製造方法
JP6492903B2 (ja) * 2015-04-08 2019-04-03 富士電機株式会社 半導体装置
JP6649102B2 (ja) * 2016-02-05 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20190097002A1 (en) 2019-03-28
JP2019062031A (ja) 2019-04-18
US10680072B2 (en) 2020-06-09

Similar Documents

Publication Publication Date Title
JP6910907B2 (ja) 半導体装置
CN106463540B (zh) 半导体装置
JP6801324B2 (ja) 半導体装置
JP5205856B2 (ja) 電力用半導体素子
JP4167294B2 (ja) 半導体素子及び電気機器
JP5396756B2 (ja) 半導体装置
US7659575B2 (en) Semiconductor device
EP2741336A1 (en) Semiconductor device, and manufacturing method for same
US10403554B2 (en) Method for manufacturing semiconductor device
JPWO2007013367A1 (ja) 半導体素子及び電気機器
US10181508B2 (en) Semiconductor device and manufacturing method thereof
JP2012134198A (ja) 半導体装置およびその製造方法
JP5943819B2 (ja) 半導体素子、半導体装置
US9716168B2 (en) Silicon carbide semiconductor device, method of manufacturing silicon carbide semiconductor device and method of designing silicon carbide semiconductor device
US20230223433A1 (en) SiC SEMICONDUCTOR DEVICE
US20180350910A1 (en) Semiconductor device
JP2017139392A (ja) 半導体装置およびその製造方法
US11916112B2 (en) SiC semiconductor device
US11658093B2 (en) Semiconductor element with electrode having first section and second sections in contact with the first section, and semiconductor device
JP2006013136A (ja) 半導体装置の製造方法
JP2012244071A (ja) 絶縁ゲート型半導体装置
US10903354B2 (en) Semiconductor device
CN113614883B (zh) 半导体装置
JP4432332B2 (ja) 半導体素子及びその製造方法
JP2022044997A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210615

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210707

R150 Certificate of patent or registration of utility model

Ref document number: 6910907

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150