JP3357804B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、基板周縁部にチャ
ネルストッパ構造を有する半導体装置とその製造方法に
関する。
ネルストッパ構造を有する半導体装置とその製造方法に
関する。
【０００２】
【従来の技術】図９は、従来のＭＯＳＦＥＴ半導体装置
の構造例を示すペレットの一部断面図である。
の構造例を示すペレットの一部断面図である。
【０００３】Ｎ+型シリコン基板５０１上に形成された
Ｎ-型エピタキシャル層５０２の表面領域に、複数の不
純物拡散層が形成され、Ｎー型エピタキシャル層５０２
上に必要な電極や絶縁層が形成されている。
Ｎ-型エピタキシャル層５０２の表面領域に、複数の不
純物拡散層が形成され、Ｎー型エピタキシャル層５０２
上に必要な電極や絶縁層が形成されている。
【０００４】図中右側がペレット中央部に相当し、左側
がペレットの周縁部に相当する。ペレット中央部のセル
領域には、通常複数のＭＯＳＦＥＴセルが形成される。
例えば、図９に示すように、Ｎ+型シリコン基板５０１
裏面に形成される電極８０６をドレイン電極とする縦型
ＭＯＳＦＥＴセルが形成される。
がペレットの周縁部に相当する。ペレット中央部のセル
領域には、通常複数のＭＯＳＦＥＴセルが形成される。
例えば、図９に示すように、Ｎ+型シリコン基板５０１
裏面に形成される電極８０６をドレイン電極とする縦型
ＭＯＳＦＥＴセルが形成される。
【０００５】各ＭＯＳＦＥＴセルは、同図に示すよう
に、Ｎ-型エピタキシャル層５０２の表面上に形成した
ゲート酸化膜６０１を介して形成されるゲート電極７０
１、その両脇のＮ-型エピタキシャル層表面領域に形成
されるＰ型ベース領域７０２、およびＰ型ベース領域７
０２内に形成されるＮ+型ソース領域８０２を有する。
Ｎ+型ソース領域８０２とＰ型ベース領域７０２は、ソ
ース電極８０５ａに接続されている。
に、Ｎ-型エピタキシャル層５０２の表面上に形成した
ゲート酸化膜６０１を介して形成されるゲート電極７０
１、その両脇のＮ-型エピタキシャル層表面領域に形成
されるＰ型ベース領域７０２、およびＰ型ベース領域７
０２内に形成されるＮ+型ソース領域８０２を有する。
Ｎ+型ソース領域８０２とＰ型ベース領域７０２は、ソ
ース電極８０５ａに接続されている。
【０００６】ペレット中央部に形成されるセル領域の外
周囲には、図中に示すように深いＰ型不純物拡散層５０
４ａがリング状に形成されている。通常Ｐ型不純物拡散
層５０４ａは、ソース電極８０５ａに電気的に接続され
ている。
周囲には、図中に示すように深いＰ型不純物拡散層５０
４ａがリング状に形成されている。通常Ｐ型不純物拡散
層５０４ａは、ソース電極８０５ａに電気的に接続され
ている。
【０００７】ソース電極８０５ａをマイナス電位（接
地）に、ドレイン電極８０６をプラス電位（いわゆる
「リバースモード」）に設定すると、Ｐ型ベース領域７
０２およびＰ型不純物拡散層５０４ａの周囲のＮ-型エ
ピタキシャル層５０２には、破線８１０で示す範囲で空
乏層が形成される。
地）に、ドレイン電極８０６をプラス電位（いわゆる
「リバースモード」）に設定すると、Ｐ型ベース領域７
０２およびＰ型不純物拡散層５０４ａの周囲のＮ-型エ
ピタキシャル層５０２には、破線８１０で示す範囲で空
乏層が形成される。
【０００８】ＭＯＳＦＥＴ半導体装置の耐圧特性は、こ
の空乏層の巾や形状に大きく依存する。例えば装置の耐
電圧値を高くするためには、空乏層の巾を広げることが
好ましい。耐電圧特性を安定化するには、空乏層の形状
を常に安定に形成する必要がある。
の空乏層の巾や形状に大きく依存する。例えば装置の耐
電圧値を高くするためには、空乏層の巾を広げることが
好ましい。耐電圧特性を安定化するには、空乏層の形状
を常に安定に形成する必要がある。
【０００９】しかし、ペレットの周縁部には、基板（ウ
エハ）を個々のペレットに切り出した際に、図９に示す
ような破砕層と呼ばれるクラック８０８が入ることが多
い。破砕層の発生状態は基板の切断に用いられる刃（ブ
レード）の状態等にも左右されが、例えば、これらのク
ラックが、ペレット端面から５μｍ〜１０μｍ内側にま
で達することもある。
エハ）を個々のペレットに切り出した際に、図９に示す
ような破砕層と呼ばれるクラック８０８が入ることが多
い。破砕層の発生状態は基板の切断に用いられる刃（ブ
レード）の状態等にも左右されが、例えば、これらのク
ラックが、ペレット端面から５μｍ〜１０μｍ内側にま
で達することもある。
【００１０】空乏層がペレット周縁部のクラック８０８
に達すると、クラック周囲の空乏層の形状が変形し、半
導体装置の耐圧特性は極めて不安定なものとなる。ま
た、クラック部で電界集中が起こり、ブレークダウンが
発生しやすくなる。個々の製品間で耐圧特性にばらつき
が生じる。
に達すると、クラック周囲の空乏層の形状が変形し、半
導体装置の耐圧特性は極めて不安定なものとなる。ま
た、クラック部で電界集中が起こり、ブレークダウンが
発生しやすくなる。個々の製品間で耐圧特性にばらつき
が生じる。
【００１１】そこで、通常ペレットの周縁部のＮ-型エ
ピタキシャル層５０２の表面領域には、Ｎ+型不純物拡
散層８０３が形成されている。このＮ+型不純物拡散層
８０３は、ペレットの端面近傍に伸びる空乏層の広がり
をクラックが形成される領域より内側の範囲にとどめ、
クラックによる影響から防護する。通常このような効果
を有するペレット周縁部の構造を「チャネルストッパ構
造」と呼んでいる。
ピタキシャル層５０２の表面領域には、Ｎ+型不純物拡
散層８０３が形成されている。このＮ+型不純物拡散層
８０３は、ペレットの端面近傍に伸びる空乏層の広がり
をクラックが形成される領域より内側の範囲にとどめ、
クラックによる影響から防護する。通常このような効果
を有するペレット周縁部の構造を「チャネルストッパ構
造」と呼んでいる。
【００１２】ペレット周縁部での空乏層を不安定にする
要因は他にもある。例えば、ペレット周縁部近傍のフィ
ールド酸化膜５０３にマイナス電荷の不純物が混入して
いると、この影響を受けて表面近傍の空乏層が極端に広
がり、耐圧特性が不安定となることがある。ペレット周
縁部のチャネルストッパ構造は不純物の存在の有無に関
わらず、一定領域内に空乏層の広がりを抑制する効果を
有する。
要因は他にもある。例えば、ペレット周縁部近傍のフィ
ールド酸化膜５０３にマイナス電荷の不純物が混入して
いると、この影響を受けて表面近傍の空乏層が極端に広
がり、耐圧特性が不安定となることがある。ペレット周
縁部のチャネルストッパ構造は不純物の存在の有無に関
わらず、一定領域内に空乏層の広がりを抑制する効果を
有する。
【００１３】さらに、ＭＯＳＦＥＴ半導体装置の耐圧特
性は、Ｎ+型不純物拡散層８０３の内側に隣接して形成
されるフィールド酸化膜５０３と層間絶縁膜８０４から
なる絶縁膜の膜厚の影響も受ける。Ｎ+型不純物拡散層
８０３に接続された電極８０５ｂは、ドレイン電極８０
６と同電位となり、上記２層の絶縁膜を介して電極８０
５ｂの電位による電界の影響がＮ-型エピタキシャル層
５０２に形成される空乏層の端部の形状に影響を与え
る。この絶縁膜の膜厚が薄いと、強い電界が発生し空乏
層の広がりが必要以上に抑制され、ＭＯＳＦＥＴ半導体
装置の耐電圧値が低下する。
性は、Ｎ+型不純物拡散層８０３の内側に隣接して形成
されるフィールド酸化膜５０３と層間絶縁膜８０４から
なる絶縁膜の膜厚の影響も受ける。Ｎ+型不純物拡散層
８０３に接続された電極８０５ｂは、ドレイン電極８０
６と同電位となり、上記２層の絶縁膜を介して電極８０
５ｂの電位による電界の影響がＮ-型エピタキシャル層
５０２に形成される空乏層の端部の形状に影響を与え
る。この絶縁膜の膜厚が薄いと、強い電界が発生し空乏
層の広がりが必要以上に抑制され、ＭＯＳＦＥＴ半導体
装置の耐電圧値が低下する。
【００１４】よって、図９に示すように、高い耐電圧値
を得る為に、通常Ｎ+型不純物拡散層８０３の内側に隣
接する領域には、フィールド酸化膜５０３と層間絶縁膜
８０４の２層の積層からなる数μｍ以上の厚い絶縁膜を
形成している。
を得る為に、通常Ｎ+型不純物拡散層８０３の内側に隣
接する領域には、フィールド酸化膜５０３と層間絶縁膜
８０４の２層の積層からなる数μｍ以上の厚い絶縁膜を
形成している。
【００１５】上述の説明は、ＭＯＳＦＥＴ半導体装置の
場合を例にとって説明したが、セル領域の外周囲からペ
レットの外周縁に至る領域の構造は、ＩＧＢＴ等の他の
絶縁ゲート型半導体装置の場合もほぼ共通する。
場合を例にとって説明したが、セル領域の外周囲からペ
レットの外周縁に至る領域の構造は、ＩＧＢＴ等の他の
絶縁ゲート型半導体装置の場合もほぼ共通する。
【００１６】
【発明が解決しようとする課題】図９に示した従来のＭ
ＯＳＦＥＴ半導体装置の製造方法の一例について、図１
０（Ａ）〜図１４（Ｉ）を用いて簡単に説明する。
ＯＳＦＥＴ半導体装置の製造方法の一例について、図１
０（Ａ）〜図１４（Ｉ）を用いて簡単に説明する。
【００１７】まず、図１０（Ａ）に示すように、Ｎ+型
シリコン基板５０１上に気相成長法を用いてＮ-型エピ
タキシャル層５０２を形成する。さらに、Ｎ-型エピタ
キシャル層５０２表面を熱酸化し、フィールド酸化膜５
０３を形成する。
シリコン基板５０１上に気相成長法を用いてＮ-型エピ
タキシャル層５０２を形成する。さらに、Ｎ-型エピタ
キシャル層５０２表面を熱酸化し、フィールド酸化膜５
０３を形成する。
【００１８】図１０（Ｂ）に示すように、通常のフォト
リソグラフィ工程を用いてフィールド酸化膜５０３を選
択的にエッチングし、ＭＯＳＦＥＴのベース領域中央部
に相当する部分およびセル領域の外周囲のリング状部分
にエピタキシャル層５０２の表面を露出させる。このフ
ィールド酸化膜５０３のパターンをマスクとして、イオ
ン注入法を用いて、ボロン（Ｂ）イオンを基板面に注入
する。その後、アニール処理を経てＰ型不純物拡散層５
０４ａ、５０４ｂを形成する。Ｐ型不純物拡散層５０４
ａは、セル領域を囲むリング状の平面形状を有する。
リソグラフィ工程を用いてフィールド酸化膜５０３を選
択的にエッチングし、ＭＯＳＦＥＴのベース領域中央部
に相当する部分およびセル領域の外周囲のリング状部分
にエピタキシャル層５０２の表面を露出させる。このフ
ィールド酸化膜５０３のパターンをマスクとして、イオ
ン注入法を用いて、ボロン（Ｂ）イオンを基板面に注入
する。その後、アニール処理を経てＰ型不純物拡散層５
０４ａ、５０４ｂを形成する。Ｐ型不純物拡散層５０４
ａは、セル領域を囲むリング状の平面形状を有する。
【００１９】図１１（Ｃ）に示すように、ＭＯＳＦＥＴ
の形成領域上のフィールド酸化膜５０３をエッチング除
去する。熱酸化により、薄く緻密なゲート酸化膜６０１
を基板表面上に形成する。
の形成領域上のフィールド酸化膜５０３をエッチング除
去する。熱酸化により、薄く緻密なゲート酸化膜６０１
を基板表面上に形成する。
【００２０】図１１（Ｄ）に示すように、ゲート酸化膜
６０１上に減圧ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）法を用いて多結晶シリコン膜
６０２を形成する。
６０１上に減圧ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）法を用いて多結晶シリコン膜
６０２を形成する。
【００２１】図１２（Ｅ）に示すように、多結晶シリコ
ン膜６０２をパターニングし、ゲート電極７０１ａと７
０１ｂを形成する。このゲート電極７０１ａ、７０１ｂ
と基板上に残された厚いフィールド酸化膜５０３とをマ
スクとして、イオン注入法を用いてＢイオンを基板面に
注入する。基板をアニールし、ＭＯＳＦＥＴを構成する
Ｐ型ベース領域７０２を形成する。なお、Ｐ型ベース領
域７０２は、先の工程で形成したＰ型不純物拡散層５０
４ｂと重複して形成される。また、Ｐ型不純物拡散層５
０４ａの内側周囲には、やや浅いＰ型不純物拡散層が重
複して形成される。
ン膜６０２をパターニングし、ゲート電極７０１ａと７
０１ｂを形成する。このゲート電極７０１ａ、７０１ｂ
と基板上に残された厚いフィールド酸化膜５０３とをマ
スクとして、イオン注入法を用いてＢイオンを基板面に
注入する。基板をアニールし、ＭＯＳＦＥＴを構成する
Ｐ型ベース領域７０２を形成する。なお、Ｐ型ベース領
域７０２は、先の工程で形成したＰ型不純物拡散層５０
４ｂと重複して形成される。また、Ｐ型不純物拡散層５
０４ａの内側周囲には、やや浅いＰ型不純物拡散層が重
複して形成される。
【００２２】図１２（Ｆ）に示す工程では、ペレット周
縁部のフィールド酸化膜５０３をエッチング除去する。
縁部のフィールド酸化膜５０３をエッチング除去する。
【００２３】図１３（Ｇ）に示すように、基板表面上に
レジスト膜８０１を形成し、これを通常のフォトリソグ
ラフィ工程でパターニングする。このレジスト膜８０１
のパターンとゲート電極７０１ａ、７０２ｂをマスクと
して、イオン注入法を用いて砒素（Ａｓ）イオンを基板
面に注入する。注入後、基板のアニールを行い、ＭＯＳ
ＦＥＴを構成するＮ+型ソース領域８０２と同時にペレ
ット周縁部にリング状の平面形状を有するＮ+型不純物
拡散層８０３を形成する。
レジスト膜８０１を形成し、これを通常のフォトリソグ
ラフィ工程でパターニングする。このレジスト膜８０１
のパターンとゲート電極７０１ａ、７０２ｂをマスクと
して、イオン注入法を用いて砒素（Ａｓ）イオンを基板
面に注入する。注入後、基板のアニールを行い、ＭＯＳ
ＦＥＴを構成するＮ+型ソース領域８０２と同時にペレ
ット周縁部にリング状の平面形状を有するＮ+型不純物
拡散層８０３を形成する。
【００２４】図１３（Ｈ）に示すように、基板表面上に
層間絶縁膜８０４を形成し、通常のフォトリソグラフィ
法を用いて、この層間絶縁膜８０４にコンタクトホール
を形成する。既に、図１２（Ｆ）に示す工程で、ペレッ
ト周縁部のフィールド酸化膜５０３の端部は予めエッチ
ング除去されているので、ペレットの中央部およびペレ
ットの周縁部においても、コンタクトホール形成の為に
エッチングすべき絶縁膜の膜厚がほぼ揃っている。
層間絶縁膜８０４を形成し、通常のフォトリソグラフィ
法を用いて、この層間絶縁膜８０４にコンタクトホール
を形成する。既に、図１２（Ｆ）に示す工程で、ペレッ
ト周縁部のフィールド酸化膜５０３の端部は予めエッチ
ング除去されているので、ペレットの中央部およびペレ
ットの周縁部においても、コンタクトホール形成の為に
エッチングすべき絶縁膜の膜厚がほぼ揃っている。
【００２５】図１４（Ｉ）に示すように、基板表面上に
アルミニウム（Ａｌ）等の導電性膜を形成し、フォトリ
ソグラフィ工程を用いてパターニングを行い、Ｎ+型ソ
ース領域８０２、Ｐ型ベース領域７０２、およびＰ型不
純物拡散領域５０４ａに電気的に接続されるソース電極
８０５ａを形成する。同時に、Ｎ+型不純物拡散層８０
３に電気的に接続されるチャネルストッパ電極８０５ｂ
を形成する。
アルミニウム（Ａｌ）等の導電性膜を形成し、フォトリ
ソグラフィ工程を用いてパターニングを行い、Ｎ+型ソ
ース領域８０２、Ｐ型ベース領域７０２、およびＰ型不
純物拡散領域５０４ａに電気的に接続されるソース電極
８０５ａを形成する。同時に、Ｎ+型不純物拡散層８０
３に電気的に接続されるチャネルストッパ電極８０５ｂ
を形成する。
【００２６】この後、ペレットの裏面にあたるＮ+型シ
リコン基板５０１の露出面上に金（Ａｕ）膜等の導電性
膜を形成し、ドレイン電極８０６とする。基板表面上に
パッシベーション膜を形成すれば、図９に示した従来の
ＭＯＳＦＥＴ半導体装置が完成する。なお、通常は、こ
の後、基板はスクライビングされ、個々のペレットに分
離される。
リコン基板５０１の露出面上に金（Ａｕ）膜等の導電性
膜を形成し、ドレイン電極８０６とする。基板表面上に
パッシベーション膜を形成すれば、図９に示した従来の
ＭＯＳＦＥＴ半導体装置が完成する。なお、通常は、こ
の後、基板はスクライビングされ、個々のペレットに分
離される。
【００２７】上述したように、図９に示すような従来の
ペレット周縁部の構造を有するＭＯＳＦＥＴ半導体装置
を作製する為には、通常のＭＯＳＦＥＴ形成工程に加え
て、図１２（Ｆ）に示したように、ペレット周縁部のフ
ィールド酸化膜をエッチング除去する工程を付加する必
要がある。
ペレット周縁部の構造を有するＭＯＳＦＥＴ半導体装置
を作製する為には、通常のＭＯＳＦＥＴ形成工程に加え
て、図１２（Ｆ）に示したように、ペレット周縁部のフ
ィールド酸化膜をエッチング除去する工程を付加する必
要がある。
【００２８】本発明の目的は、従来のチャネルストッパ
構造の効果を維持し、かつ製造工程における負担の少な
い新規なチャネルストッパ構造を有する半導体装置とそ
の製造方法を提供することである。
構造の効果を維持し、かつ製造工程における負担の少な
い新規なチャネルストッパ構造を有する半導体装置とそ
の製造方法を提供することである。
【００２９】
【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、半導体基板と、前記半導体基板の下面に形
成される第１電極と、前記半導体基板の上面に形成され
る第２導電型の半導体層と、前記半導体層および前記半
導体基板のセル領域に形成される１または複数の半導体
セルと、前記半導体層の表面領域に形成され、前記セル
領域を囲むリング状の平面形状を有する第２導電型の第
１不純物拡散層と、前記第１不純物拡散層の表面領域の
外周縁に形成され、前記セル領域を囲むリング状の平面
形状を有する第１導電型の第２不純物拡散層と、前記セ
ル領域を囲むリング状の平面形状を有し、少なくとも前
記第１不純物拡散層の露出表面を覆う、第１絶縁膜と、
前記セル領域を囲むリング状の平面形状を有し、前記第
１絶縁膜を挟んで少なくとも前記第１不純物拡散層の露
出表面上に形成される、第２電極と、前記第２不純物拡
散層と前記第２電極とを電気的に接続する第３電極とを
有することである。
１の特徴は、半導体基板と、前記半導体基板の下面に形
成される第１電極と、前記半導体基板の上面に形成され
る第２導電型の半導体層と、前記半導体層および前記半
導体基板のセル領域に形成される１または複数の半導体
セルと、前記半導体層の表面領域に形成され、前記セル
領域を囲むリング状の平面形状を有する第２導電型の第
１不純物拡散層と、前記第１不純物拡散層の表面領域の
外周縁に形成され、前記セル領域を囲むリング状の平面
形状を有する第１導電型の第２不純物拡散層と、前記セ
ル領域を囲むリング状の平面形状を有し、少なくとも前
記第１不純物拡散層の露出表面を覆う、第１絶縁膜と、
前記セル領域を囲むリング状の平面形状を有し、前記第
１絶縁膜を挟んで少なくとも前記第１不純物拡散層の露
出表面上に形成される、第２電極と、前記第２不純物拡
散層と前記第２電極とを電気的に接続する第３電極とを
有することである。
【００３０】上記本発明の半導体装置の第１の特徴によ
れば、第１導電型がＮ型である場合、第１電極にプラス
電位が印可されると、上記第２不純物拡散層およびこれ
に電気的に接続される第３電極がプラス電位となる。よ
って、第３電極に接続されている第２電極もプラス電位
となり、第１絶縁膜を介して第１不純物拡散層の露出表
面に反転層が形成され、実質的に第２不純物拡散層が拡
張される。この結果、単一のＮ+型不純物拡散層のみで
形成される従来のチャネルストッパ構造と同様な効果を
もたらす。又、上記した第１不純物拡散層および第２不
純物拡散層による二重拡散層は、第２電極をマスクとし
て用いた、イオン注入法を行うことにより、自己整合的
に形成することが可能である。
れば、第１導電型がＮ型である場合、第１電極にプラス
電位が印可されると、上記第２不純物拡散層およびこれ
に電気的に接続される第３電極がプラス電位となる。よ
って、第３電極に接続されている第２電極もプラス電位
となり、第１絶縁膜を介して第１不純物拡散層の露出表
面に反転層が形成され、実質的に第２不純物拡散層が拡
張される。この結果、単一のＮ+型不純物拡散層のみで
形成される従来のチャネルストッパ構造と同様な効果を
もたらす。又、上記した第１不純物拡散層および第２不
純物拡散層による二重拡散層は、第２電極をマスクとし
て用いた、イオン注入法を行うことにより、自己整合的
に形成することが可能である。
【００３１】さらに、上記第１の特徴において、第１不
純物拡散層の濃度を１０16〜１０18ａｔｏｍ／ｃｍ3と
すれば、第１不純物拡散層の露出表面に反転層をより確
実に形成することができる。
純物拡散層の濃度を１０16〜１０18ａｔｏｍ／ｃｍ3と
すれば、第１不純物拡散層の露出表面に反転層をより確
実に形成することができる。
【００３２】さらに、上記第１の特徴において、半導体
セルを、二重拡散型絶縁ゲート半導体セルとすれば、基
板周縁部の二重拡散層構造が、二重拡散型絶縁ゲート半
導体セルと構造上の共通性を有するため、製造工程を共
通にすることが可能となる。
セルを、二重拡散型絶縁ゲート半導体セルとすれば、基
板周縁部の二重拡散層構造が、二重拡散型絶縁ゲート半
導体セルと構造上の共通性を有するため、製造工程を共
通にすることが可能となる。
【００３３】本発明の半導体装置の第２の特徴は、半導
体基板と、前記半導体基板の下面に形成されるドレイン
電極と、前記半導体基板の上面に形成される、第１導電
型の半導体層と、前記半導体層および前記半導体基板の
セル領域に形成される１または複数の半導体セルと、前
記半導体層に形成されるチャネルストッパ構造とを有
し、前記半導体セルが、前記半導体層の表面領域に形成
され、第２導電型の不純物拡散層であるベース領域と、
前記ベース領域の表面領域に形成され、第１導電型の不
純物拡散層であるソース領域と、前記ソース領域と前記
半導体層の露出表面上およびその間にある前記ベース領
域の露出表面上に形成されるゲート酸化膜と、前記ゲー
ト酸化膜上に形成されるゲート電極と、前記ゲート電極
上に形成される層間絶縁膜と、前記層間絶縁膜上に形成
され、前記層間絶縁膜に形成されるコンタクトホールを
介して前記ソース領域およびベース領域に電気的に接続
されるソース電極とを有し、前記チャネルストッパ構造
が、前記半導体層の表面領域に形成され、前記セル領域
を囲むリング状の平面形状を有する第２導電型の第１不
純物拡散層と、前記第１不純物拡散層の表面領域の外周
縁に形成され、前記セル領域を囲むリング状の平面形状
を有する第１導電型の第２不純物拡散層と、前記セル領
域を囲むリング状の平面形状を有し、少なくとも前記第
１不純物拡散層の露出表面を覆う第１絶縁膜と、前記セ
ル領域を囲むリング状の平面形状を有し、前記第１絶縁
膜を挟んで少なくとも前記第１不純物拡散層の露出表面
を覆う第２電極と、前記第２不純物拡散層と前記第２電
極とを電気的に接続する第３電極とを有することであ
る。
体基板と、前記半導体基板の下面に形成されるドレイン
電極と、前記半導体基板の上面に形成される、第１導電
型の半導体層と、前記半導体層および前記半導体基板の
セル領域に形成される１または複数の半導体セルと、前
記半導体層に形成されるチャネルストッパ構造とを有
し、前記半導体セルが、前記半導体層の表面領域に形成
され、第２導電型の不純物拡散層であるベース領域と、
前記ベース領域の表面領域に形成され、第１導電型の不
純物拡散層であるソース領域と、前記ソース領域と前記
半導体層の露出表面上およびその間にある前記ベース領
域の露出表面上に形成されるゲート酸化膜と、前記ゲー
ト酸化膜上に形成されるゲート電極と、前記ゲート電極
上に形成される層間絶縁膜と、前記層間絶縁膜上に形成
され、前記層間絶縁膜に形成されるコンタクトホールを
介して前記ソース領域およびベース領域に電気的に接続
されるソース電極とを有し、前記チャネルストッパ構造
が、前記半導体層の表面領域に形成され、前記セル領域
を囲むリング状の平面形状を有する第２導電型の第１不
純物拡散層と、前記第１不純物拡散層の表面領域の外周
縁に形成され、前記セル領域を囲むリング状の平面形状
を有する第１導電型の第２不純物拡散層と、前記セル領
域を囲むリング状の平面形状を有し、少なくとも前記第
１不純物拡散層の露出表面を覆う第１絶縁膜と、前記セ
ル領域を囲むリング状の平面形状を有し、前記第１絶縁
膜を挟んで少なくとも前記第１不純物拡散層の露出表面
を覆う第２電極と、前記第２不純物拡散層と前記第２電
極とを電気的に接続する第３電極とを有することであ
る。
【００３４】上記本発明の半導体装置の第２の特徴によ
れば、上記請求項３の発明の特徴によれば、第１不純物
拡散層、第２不純物拡散層、第１絶縁膜および第２電極
を有する基板周縁部のチャネルストッパ構造と、ベース
領域、ソース領域、ゲート酸化膜およびゲート電極を有
するセル領域内の半導体セルが、構造上の共通部分を有
するため、製造工程の一部もしくは全部を同時に行うこ
とが可能となる。
れば、上記請求項３の発明の特徴によれば、第１不純物
拡散層、第２不純物拡散層、第１絶縁膜および第２電極
を有する基板周縁部のチャネルストッパ構造と、ベース
領域、ソース領域、ゲート酸化膜およびゲート電極を有
するセル領域内の半導体セルが、構造上の共通部分を有
するため、製造工程の一部もしくは全部を同時に行うこ
とが可能となる。
【００３５】本発明の半導体装置の第３の特徴は、半導
体基板と、前記半導体基板の下面に形成されるコレクタ
電極と、前記半導体基板の上面に形成される第１導電型
を有する半導体層と、前記半導体層および前記半導体基
板のセル領域に形成される１または複数の半導体セル
と、前記半導体層に形成されるチャネルストッパ構造と
を有し、前記半導体セルが、前記半導体層の表面領域に
形成され、第２導電型の不純物拡散層であるベース領域
と、前記ベース領域の表面領域に形成され、第１導電型
の不純物拡散層であるエミッタ領域と、前記エミッタ領
域と前記半導体層の露出表面上およびその間にある前記
ベース領域の露出表面上に形成されるゲート酸化膜と、
前記ゲート酸化膜上に形成されるゲート電極と、前記ゲ
ート電極上に形成される層間絶縁膜と、前記層間絶縁膜
上に形成され、前記層間絶縁膜に形成されるコンタクト
ホールを介して前記エミッタ領域と前記ベース領域とに
電気的に接続されるエミッタ電極とを有し、前記チャネ
ルストッパ構造が、前記半導体層の表面領域に形成さ
れ、前記セル領域を囲むリング状の平面形状を有する第
２導電型の第１不純物拡散層と、前記第１不純物拡散層
の表面領域の外周縁に形成され、前記セル領域を囲むリ
ング状の平面形状を有する第１導電型の第２不純物拡散
層と、前記セル領域を囲むリング状の平面形状を有し、
少なくとも前記第１不純物拡散層の露出表面を覆う、第
１絶縁膜と、前記セル領域を囲むリング状の平面形状を
有し、前記第１絶縁膜を挟んで少なくとも前記第１不純
物拡散層の露出表面を覆う第２電極と、前記第２不純物
拡散層と前記第２電極とを電気的に接続する第３電極と
を有することである。
体基板と、前記半導体基板の下面に形成されるコレクタ
電極と、前記半導体基板の上面に形成される第１導電型
を有する半導体層と、前記半導体層および前記半導体基
板のセル領域に形成される１または複数の半導体セル
と、前記半導体層に形成されるチャネルストッパ構造と
を有し、前記半導体セルが、前記半導体層の表面領域に
形成され、第２導電型の不純物拡散層であるベース領域
と、前記ベース領域の表面領域に形成され、第１導電型
の不純物拡散層であるエミッタ領域と、前記エミッタ領
域と前記半導体層の露出表面上およびその間にある前記
ベース領域の露出表面上に形成されるゲート酸化膜と、
前記ゲート酸化膜上に形成されるゲート電極と、前記ゲ
ート電極上に形成される層間絶縁膜と、前記層間絶縁膜
上に形成され、前記層間絶縁膜に形成されるコンタクト
ホールを介して前記エミッタ領域と前記ベース領域とに
電気的に接続されるエミッタ電極とを有し、前記チャネ
ルストッパ構造が、前記半導体層の表面領域に形成さ
れ、前記セル領域を囲むリング状の平面形状を有する第
２導電型の第１不純物拡散層と、前記第１不純物拡散層
の表面領域の外周縁に形成され、前記セル領域を囲むリ
ング状の平面形状を有する第１導電型の第２不純物拡散
層と、前記セル領域を囲むリング状の平面形状を有し、
少なくとも前記第１不純物拡散層の露出表面を覆う、第
１絶縁膜と、前記セル領域を囲むリング状の平面形状を
有し、前記第１絶縁膜を挟んで少なくとも前記第１不純
物拡散層の露出表面を覆う第２電極と、前記第２不純物
拡散層と前記第２電極とを電気的に接続する第３電極と
を有することである。
【００３６】上記本発明の半導体装置の第３の特徴によ
れば、第１不純物拡散層、第２不純物拡散層、第１絶縁
膜および第２電極を有する基板周縁部のチャネルストッ
パ構造が、ベース領域、エミッタ領域、ゲート酸化膜お
よびゲート電極を有するセル領域内の半導体セルと構造
上の共通部分を有する。このような構造上の共通性よ
り、両者の製造工程の一部もしくは全部を同時に行うこ
とが可能となる。
れば、第１不純物拡散層、第２不純物拡散層、第１絶縁
膜および第２電極を有する基板周縁部のチャネルストッ
パ構造が、ベース領域、エミッタ領域、ゲート酸化膜お
よびゲート電極を有するセル領域内の半導体セルと構造
上の共通部分を有する。このような構造上の共通性よ
り、両者の製造工程の一部もしくは全部を同時に行うこ
とが可能となる。
【００３７】上記本発明の第２、第３の特徴において、
前記セル領域と、前記チャネルストッパ構造が形成され
る基板外周縁との間の前記半導体層表面領域に、前記セ
ル領域を囲むリング状の平面形状を有する第２導電型の
不純物拡散層であるガードリングを１または複数有して
もよい。
前記セル領域と、前記チャネルストッパ構造が形成され
る基板外周縁との間の前記半導体層表面領域に、前記セ
ル領域を囲むリング状の平面形状を有する第２導電型の
不純物拡散層であるガードリングを１または複数有して
もよい。
【００３８】ガードリングの存在は、リバースモードに
おいて形成される空乏層の巾を広げ、より高い耐電圧特
性を兼ね添えた半導体装置を提供できる。
おいて形成される空乏層の巾を広げ、より高い耐電圧特
性を兼ね添えた半導体装置を提供できる。
【００３９】本発明の半導体装置の製造方法の第１の特
徴は、半導体基板上に第１導電型のエピタキシャル半導
体層を形成する工程と、前記エピタキシャル半導体層表
面上にフィールド絶縁膜を形成する工程と、前記フィー
ルド絶縁膜のうちチャネルストッパ構造形成予定領域に
あたる部分をエッチング除去する工程と、前記フィーフ
ド絶縁膜の所定部分をエッチング除去した後、前記エピ
タキシャル半導体層表面に第１絶縁膜を形成する工程
と、前記第１絶縁膜上に第１導電性膜を形成する工程
と、前記第１導電性膜を選択的にエッチングし、前記フ
ィールド酸化膜の外縁部およびその周囲のフィールド酸
化膜がエッチング除去された領域にリング状の平面形状
を有する第２電極を形成する工程と、前記第２電極をマ
スクとして、第２導電型に寄与する不純物イオンを前記
エピタキシャル半導体層に注入し、その後半導体基板の
アニールを行い、第２導電型の第１不純物拡散層を形成
する工程と、前記第２電極をマスクとして、第２導電型
に寄与する不純物イオンを前記第１不純物拡散層に注入
し、その後半導体基板のアニールを行い、前記第１不純
物拡散層の表面領域に第１導電型の第２不純物拡散層を
形成する工程と、前記第１絶縁膜および前記第２電極を
覆う、第２絶縁膜を形成する工程と、前記第１絶縁膜と
前記第２絶縁膜を選択的にエッチングし、前記第２不純
物拡散層、および前記第２電極が底面で露出するコンタ
クトホールを形成する工程と、前記エピタキシャル半導
体層表面上に前記コンタクトホールを埋める第３導電性
膜を形成し、選択的に前記第３導電性膜をエッチング
し、前記第２不純物拡散層と第２電極を電気的に接続す
る第３電極を形成する工程と、前記基板の裏面に第１導
電性膜よりなる第１電極を形成する工程とを有すること
である。
徴は、半導体基板上に第１導電型のエピタキシャル半導
体層を形成する工程と、前記エピタキシャル半導体層表
面上にフィールド絶縁膜を形成する工程と、前記フィー
ルド絶縁膜のうちチャネルストッパ構造形成予定領域に
あたる部分をエッチング除去する工程と、前記フィーフ
ド絶縁膜の所定部分をエッチング除去した後、前記エピ
タキシャル半導体層表面に第１絶縁膜を形成する工程
と、前記第１絶縁膜上に第１導電性膜を形成する工程
と、前記第１導電性膜を選択的にエッチングし、前記フ
ィールド酸化膜の外縁部およびその周囲のフィールド酸
化膜がエッチング除去された領域にリング状の平面形状
を有する第２電極を形成する工程と、前記第２電極をマ
スクとして、第２導電型に寄与する不純物イオンを前記
エピタキシャル半導体層に注入し、その後半導体基板の
アニールを行い、第２導電型の第１不純物拡散層を形成
する工程と、前記第２電極をマスクとして、第２導電型
に寄与する不純物イオンを前記第１不純物拡散層に注入
し、その後半導体基板のアニールを行い、前記第１不純
物拡散層の表面領域に第１導電型の第２不純物拡散層を
形成する工程と、前記第１絶縁膜および前記第２電極を
覆う、第２絶縁膜を形成する工程と、前記第１絶縁膜と
前記第２絶縁膜を選択的にエッチングし、前記第２不純
物拡散層、および前記第２電極が底面で露出するコンタ
クトホールを形成する工程と、前記エピタキシャル半導
体層表面上に前記コンタクトホールを埋める第３導電性
膜を形成し、選択的に前記第３導電性膜をエッチング
し、前記第２不純物拡散層と第２電極を電気的に接続す
る第３電極を形成する工程と、前記基板の裏面に第１導
電性膜よりなる第１電極を形成する工程とを有すること
である。
【００４０】上記本発明の半導体装置の製造方法の第１
の特徴によれば、第２電極をマスクとして、イオン注入
法を用いて、自己整合的に第１不純物拡散層とその内部
に第２不純物拡散層を形成することができる。又、上記
製造方法によって形成される基板周縁部の構造は、第１
導電型がＮ型である場合、ドレイン電極にプラス電位が
印可されると、上記第２不純物拡散層およびこれに電気
的に接続される第３電極がプラス電位となる。よって、
第３電極に接続されている第２電極もプラス電位とな
り、第１絶縁膜を介して第１不純物拡散層と第２不純物
拡散層の間の反転層を形成し、実質的に基板表面の周縁
部に第２不純物拡散層を拡張する。この結果、上記基板
周縁部の構造は、単層のＮ型不純物拡散層のみで形成さ
れる従来のチャネルストッパ構造と同様な効果をもたら
す。
の特徴によれば、第２電極をマスクとして、イオン注入
法を用いて、自己整合的に第１不純物拡散層とその内部
に第２不純物拡散層を形成することができる。又、上記
製造方法によって形成される基板周縁部の構造は、第１
導電型がＮ型である場合、ドレイン電極にプラス電位が
印可されると、上記第２不純物拡散層およびこれに電気
的に接続される第３電極がプラス電位となる。よって、
第３電極に接続されている第２電極もプラス電位とな
り、第１絶縁膜を介して第１不純物拡散層と第２不純物
拡散層の間の反転層を形成し、実質的に基板表面の周縁
部に第２不純物拡散層を拡張する。この結果、上記基板
周縁部の構造は、単層のＮ型不純物拡散層のみで形成さ
れる従来のチャネルストッパ構造と同様な効果をもたら
す。
【００４１】本発明の半導体装置の製造方法における第
２の特徴は、第１導電型の半導体基板上に、第１導電型
のエピタキシャル半導体層を形成する工程と、前記エピ
タキシャル半導体層上にフィールド酸化膜を形成する工
程と、セル形成予定領域およびその外周のチャネルスト
ッパ構造形成予定領域にあたる前記フィールド酸化膜を
エッチング除去する工程と、基板表面上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に第２導電性膜
を形成する工程と、前記第２導電性膜を選択的にエッチ
ングし、セル形成予定領域に、１または複数のゲート電
極を形成するとともに、前記フィールド酸化膜の外周縁
部およびその周囲のフィールド酸化膜がエッチング除去
された領域に、リング状の平面形状を有する第２電極を
形成する工程と、前記ゲート電極、および前記第２電極
をマスクとして、イオン注入法を用いて第２導電型に寄
与する不純物イオンを、前記エピタキシャル半導体層に
注入し、その後基板のアニールを行うことで、セル領域
には第２導電型を有するベース領域を、チャネルストッ
パ構造形成予定領域には、第２導電型を有する第１不純
物拡散層を形成する工程と、前記ゲート電極と前記第２
電極をマスクとして、イオン注入法を用いて、第１導電
型に寄与する不純物イオンを前記ベース領域及び第１不
純物拡散層に注入し、その後基板のアニールを行うこと
で、前記ベース領域の表面領域に第１導電型のソース領
域を、前記第１不純物拡散層の表面領域に第１導電型を
有する第２不純物拡散層を形成する工程と、基板表面上
に層間絶縁膜を形成する工程と、前記層間絶縁膜と前記
ゲート絶縁膜を選択的にエッチングし、前記ソース領
域、および前記第２不純物拡散層、前記ゲート電極、前
記第２電極のそれぞれ表面の一部を露出するコンタクト
ホールを形成する工程と、基板表面上に前記コンタクト
ホールを埋める第３導電性膜を形成し、選択的に前記第
３導電性膜をエッチングし、前記ソース領域と前記ベー
ス領域に電気的に接続されるソース電極、前記ゲート電
極に電気的に接続されるゲート引出電極、前記第２不純
物拡散層と第２電極を電気的に接続する第３電極を形成
する工程と、前記半導体基板の裏面に第１導電性膜より
なるドレイン電極を形成する工程とを有することであ
る。
２の特徴は、第１導電型の半導体基板上に、第１導電型
のエピタキシャル半導体層を形成する工程と、前記エピ
タキシャル半導体層上にフィールド酸化膜を形成する工
程と、セル形成予定領域およびその外周のチャネルスト
ッパ構造形成予定領域にあたる前記フィールド酸化膜を
エッチング除去する工程と、基板表面上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に第２導電性膜
を形成する工程と、前記第２導電性膜を選択的にエッチ
ングし、セル形成予定領域に、１または複数のゲート電
極を形成するとともに、前記フィールド酸化膜の外周縁
部およびその周囲のフィールド酸化膜がエッチング除去
された領域に、リング状の平面形状を有する第２電極を
形成する工程と、前記ゲート電極、および前記第２電極
をマスクとして、イオン注入法を用いて第２導電型に寄
与する不純物イオンを、前記エピタキシャル半導体層に
注入し、その後基板のアニールを行うことで、セル領域
には第２導電型を有するベース領域を、チャネルストッ
パ構造形成予定領域には、第２導電型を有する第１不純
物拡散層を形成する工程と、前記ゲート電極と前記第２
電極をマスクとして、イオン注入法を用いて、第１導電
型に寄与する不純物イオンを前記ベース領域及び第１不
純物拡散層に注入し、その後基板のアニールを行うこと
で、前記ベース領域の表面領域に第１導電型のソース領
域を、前記第１不純物拡散層の表面領域に第１導電型を
有する第２不純物拡散層を形成する工程と、基板表面上
に層間絶縁膜を形成する工程と、前記層間絶縁膜と前記
ゲート絶縁膜を選択的にエッチングし、前記ソース領
域、および前記第２不純物拡散層、前記ゲート電極、前
記第２電極のそれぞれ表面の一部を露出するコンタクト
ホールを形成する工程と、基板表面上に前記コンタクト
ホールを埋める第３導電性膜を形成し、選択的に前記第
３導電性膜をエッチングし、前記ソース領域と前記ベー
ス領域に電気的に接続されるソース電極、前記ゲート電
極に電気的に接続されるゲート引出電極、前記第２不純
物拡散層と第２電極を電気的に接続する第３電極を形成
する工程と、前記半導体基板の裏面に第１導電性膜より
なるドレイン電極を形成する工程とを有することであ
る。
【００４２】上記本発明の半導体装置の製造方法の第２
の特徴によれば、上記製造方法の第１の特徴の効果に加
えて、セル領域にゲート絶縁膜、ゲート電極、ベース領
域、ソース領域を形成する各工程を用いて、同時に、基
板外周縁にゲート絶縁膜、第２電極、第１不純物拡散
層、第２不純物拡散層の各層を形成することができる。
の特徴によれば、上記製造方法の第１の特徴の効果に加
えて、セル領域にゲート絶縁膜、ゲート電極、ベース領
域、ソース領域を形成する各工程を用いて、同時に、基
板外周縁にゲート絶縁膜、第２電極、第１不純物拡散
層、第２不純物拡散層の各層を形成することができる。
【００４３】
（第１の実施の態様）本発明の第１の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００４４】図１（Ａ）は、本発明の第１の実施の態様
であるＭＯＳＦＥＴ半導体装置の一部断面図である。本
発明の特徴部分は、ペレット周縁部に形成するチャネル
ストッパ構造である。ペレット中央部に形成されるＭＯ
ＳＦＥＴおよびその外周をリング状に囲むＰ型不純物拡
散層１０５の構造は、図９に示した従来の構造とほぼ変
わらない。
であるＭＯＳＦＥＴ半導体装置の一部断面図である。本
発明の特徴部分は、ペレット周縁部に形成するチャネル
ストッパ構造である。ペレット中央部に形成されるＭＯ
ＳＦＥＴおよびその外周をリング状に囲むＰ型不純物拡
散層１０５の構造は、図９に示した従来の構造とほぼ変
わらない。
【００４５】図１（Ａ）に示すように、ペレット周縁部
には従来と同様浅いＮ+型不純物拡散層３０７が形成さ
れるが、このＮ+型不純物拡散層３０７の周囲には、さ
らにＰ型不純物拡散層３０１が形成されている。また、
この二重拡散層の端部の上方には、ゲート酸化膜を介し
て電極３０４ａが形成されている。電極３０４ａは、コ
ンタクトホールを介してＮ+型不純物拡散層３０７の露
出面を覆う上部電極４０２ｂと接続されている。ペレッ
トの表面は、パッシベーション膜４０５で覆われてい
る。
には従来と同様浅いＮ+型不純物拡散層３０７が形成さ
れるが、このＮ+型不純物拡散層３０７の周囲には、さ
らにＰ型不純物拡散層３０１が形成されている。また、
この二重拡散層の端部の上方には、ゲート酸化膜を介し
て電極３０４ａが形成されている。電極３０４ａは、コ
ンタクトホールを介してＮ+型不純物拡散層３０７の露
出面を覆う上部電極４０２ｂと接続されている。ペレッ
トの表面は、パッシベーション膜４０５で覆われてい
る。
【００４６】図１（Ｂ）は、ペレット周縁部のチャネル
ストッパ構造のみを示した拡大断面図である。以下に、
図１（Ｂ）を参照し、チャネルストッパ構造の動作につ
いて説明する。
ストッパ構造のみを示した拡大断面図である。以下に、
図１（Ｂ）を参照し、チャネルストッパ構造の動作につ
いて説明する。
【００４７】ＭＯＳＦＥＴのドレイン電極にプラス電
位、ソース電極にマイナス電位（接地）に設定し、リバ
ースモードとした場合、チップ化する際のブレードによ
るダメージ（破砕層）でショートし、Ｎ+型不純物拡散
層３０７とこれに接続される電極４０２ｂもドレイン電
極と同電位となる。よって、電極４０２ｂに接続されて
いる電極３０４ａにもプラス電位がかかる。
位、ソース電極にマイナス電位（接地）に設定し、リバ
ースモードとした場合、チップ化する際のブレードによ
るダメージ（破砕層）でショートし、Ｎ+型不純物拡散
層３０７とこれに接続される電極４０２ｂもドレイン電
極と同電位となる。よって、電極４０２ｂに接続されて
いる電極３０４ａにもプラス電位がかかる。
【００４８】電極３０４ａにプラス電位がかかると、ゲ
ート酸化膜２０１を介して電極３０４ａ下に対面するＰ
型不純物拡散層３０１の表面に電子が誘起され反転層が
形成される。即ち、Ｐ型不純物拡散層３０１により電気
的に分離されていたＮ+型不純物拡散層３０７とＮ-型エ
ピタキシャル層１０２の間に、図１（Ｂ）中に示すよう
な電子のチャネル１０が形成される。このチャネル１０
により、Ｎ+型不純物拡散層３０７は実質的に拡張さ
れ、Ｎ-型エピタキシャル層１０２の面に達する。
ート酸化膜２０１を介して電極３０４ａ下に対面するＰ
型不純物拡散層３０１の表面に電子が誘起され反転層が
形成される。即ち、Ｐ型不純物拡散層３０１により電気
的に分離されていたＮ+型不純物拡散層３０７とＮ-型エ
ピタキシャル層１０２の間に、図１（Ｂ）中に示すよう
な電子のチャネル１０が形成される。このチャネル１０
により、Ｎ+型不純物拡散層３０７は実質的に拡張さ
れ、Ｎ-型エピタキシャル層１０２の面に達する。
【００４９】拡張されたＮ+型不純物拡散層３０７の効
果は、従来の半導体装置のチャネルストッパ構造におけ
る単層のＮ+型不純物拡散層８０３（図９参照）と同様
な効果を有する。即ち、Ｐ型ベース領域３０２、および
Ｐ型不純物拡散層１０５の周囲に形成される空乏層の広
がりを抑制し、クラックが発生するペレット端面近傍に
空乏層の広がりが達しないように調整し、ＭＯＳＦＥＴ
の耐圧特性の安定化を図る効果を有する。
果は、従来の半導体装置のチャネルストッパ構造におけ
る単層のＮ+型不純物拡散層８０３（図９参照）と同様
な効果を有する。即ち、Ｐ型ベース領域３０２、および
Ｐ型不純物拡散層１０５の周囲に形成される空乏層の広
がりを抑制し、クラックが発生するペレット端面近傍に
空乏層の広がりが達しないように調整し、ＭＯＳＦＥＴ
の耐圧特性の安定化を図る効果を有する。
【００５０】尚、電極３０４ａを電極４０２ｂと電気的
に接続しない場合は、電極３０４ａにプラス電位がかか
らず、電極３０４ａ直下のＰ型不純物拡散層３０１に反
転層１０は形成されない。この場合は、むしろＰ型不純
物拡散層３０１の周囲にも空乏層が形成されるので、こ
のＰ型不純物拡散層３０１周囲の空乏層とセル領域で形
成される空乏層とが連続し、空乏層がペレット端面に達
してしまう。このためＭＯＳＦＥＴ半導体装置の耐電圧
特性はクラック等の影響を受け極めて不安定なものとな
りやすく、従来のチャネルストッパの効果は望めない。
に接続しない場合は、電極３０４ａにプラス電位がかか
らず、電極３０４ａ直下のＰ型不純物拡散層３０１に反
転層１０は形成されない。この場合は、むしろＰ型不純
物拡散層３０１の周囲にも空乏層が形成されるので、こ
のＰ型不純物拡散層３０１周囲の空乏層とセル領域で形
成される空乏層とが連続し、空乏層がペレット端面に達
してしまう。このためＭＯＳＦＥＴ半導体装置の耐電圧
特性はクラック等の影響を受け極めて不安定なものとな
りやすく、従来のチャネルストッパの効果は望めない。
【００５１】電極３０４ａを形成せず、ペレット周縁部
にＮ+型不純物拡散層３０７とＰ型不純物拡散層３０１
からなる二重拡散層のみを形成する場合も、反転層１０
は形成されないのでチャネルストッパの効果は望めな
い。
にＮ+型不純物拡散層３０７とＰ型不純物拡散層３０１
からなる二重拡散層のみを形成する場合も、反転層１０
は形成されないのでチャネルストッパの効果は望めな
い。
【００５２】次に、図２（Ａ）から図５（Ｈ）を参照し
て、上述の第１の実施の態様の半導体装置の製造方法に
ついて説明する。
て、上述の第１の実施の態様の半導体装置の製造方法に
ついて説明する。
【００５３】まず、図２（Ａ）に示すように、リン
（Ｐ）がドープされた単結晶のＮ+型シリコン基板１０
１上に気相成長法を用いて、Ｎ-型エピタキシャル層１
０２を形成する。気相成長の条件としては、例えば減圧
下で基板温度を１２００℃程度とし、反応ガスとしてモ
ノシラン（ＳｉＨ4）ガス、ドーピングガスとしてホス
フィン（ＰＨ3）を用いる。
（Ｐ）がドープされた単結晶のＮ+型シリコン基板１０
１上に気相成長法を用いて、Ｎ-型エピタキシャル層１
０２を形成する。気相成長の条件としては、例えば減圧
下で基板温度を１２００℃程度とし、反応ガスとしてモ
ノシラン（ＳｉＨ4）ガス、ドーピングガスとしてホス
フィン（ＰＨ3）を用いる。
【００５４】エピタキシャル層１０２の表面を高温酸化
雰囲気中に曝し、その表面に膜厚約４００ｎｍ〜１００
０ｎｍのフィールド酸化膜１０３を形成する。
雰囲気中に曝し、その表面に膜厚約４００ｎｍ〜１００
０ｎｍのフィールド酸化膜１０３を形成する。
【００５５】図２（Ｂ）に示すように、通常のフォトリ
ソグラフィ工程を用いてフィールド酸化膜１０３のパタ
ーニングを行う。フィールド酸化膜１０３のパターンを
マスクとして、イオン注入法を用いてＢイオンを基板面
に注入し、図中破線で示す注入層を形成する。注入条件
は、例えばイオン注入エネルギを４０〜５０ｋｅＶ、ド
ーズ量を１０14〜１０15／ｃｍ2とする。
ソグラフィ工程を用いてフィールド酸化膜１０３のパタ
ーニングを行う。フィールド酸化膜１０３のパターンを
マスクとして、イオン注入法を用いてＢイオンを基板面
に注入し、図中破線で示す注入層を形成する。注入条件
は、例えばイオン注入エネルギを４０〜５０ｋｅＶ、ド
ーズ量を１０14〜１０15／ｃｍ2とする。
【００５６】注入後、基板温度１１００〜１２００℃で
約１０時間基板をアニールする。注入されたイオンがよ
り深く拡散するとともに、イオン注入によりアモルファ
ス化した注入層が再結晶化され、注入されたＢイオンが
活性化する。後の工程で各ＭＯＳＦＥＴのＰ型ベース領
域となる領域の中央に、深いＰ型不純物拡散層１０４お
よび、セル領域の外周囲にリング状の平面形状を有する
深いＰ型不純物拡散層１０５が形成される。
約１０時間基板をアニールする。注入されたイオンがよ
り深く拡散するとともに、イオン注入によりアモルファ
ス化した注入層が再結晶化され、注入されたＢイオンが
活性化する。後の工程で各ＭＯＳＦＥＴのＰ型ベース領
域となる領域の中央に、深いＰ型不純物拡散層１０４お
よび、セル領域の外周囲にリング状の平面形状を有する
深いＰ型不純物拡散層１０５が形成される。
【００５７】Ｐ型不純物拡散層１０４、およびＰ型不純
物拡散層１０５は、それぞれ耐圧特性の向上の目的の為
に形成される。
物拡散層１０５は、それぞれ耐圧特性の向上の目的の為
に形成される。
【００５８】次に、図３（Ｃ）に示すように、Ｐ型不純
物拡散層１０５より内側のセル領域、およびペレット周
縁部のフィールド酸化膜１０３を同時にエッチング除去
する。従来は、同工程で、図１１（Ｃ）に示したよう
に、セル領域内のフィールド酸化膜のみをエッチング除
去していたが、第１の実施の態様における半導体装置に
おいては、ペレット周縁部にＰ型不純物拡散層を形成す
るため、ペレット周縁部にイオン注入マスクとしてフィ
ールド酸化膜を残す必要がないからである。従来のよう
に、ＭＯＳＦＥＴ形成工程と別途、ペレット周縁部のフ
ィールド酸化膜をエッチング除去する工程（図１２
（Ｆ）に示した工程）を付加する必要はない。
物拡散層１０５より内側のセル領域、およびペレット周
縁部のフィールド酸化膜１０３を同時にエッチング除去
する。従来は、同工程で、図１１（Ｃ）に示したよう
に、セル領域内のフィールド酸化膜のみをエッチング除
去していたが、第１の実施の態様における半導体装置に
おいては、ペレット周縁部にＰ型不純物拡散層を形成す
るため、ペレット周縁部にイオン注入マスクとしてフィ
ールド酸化膜を残す必要がないからである。従来のよう
に、ＭＯＳＦＥＴ形成工程と別途、ペレット周縁部のフ
ィールド酸化膜をエッチング除去する工程（図１２
（Ｆ）に示した工程）を付加する必要はない。
【００５９】さらに基板表面上に熱酸化により、膜厚約
５０〜１００ｎｍのゲート酸化膜２０１を形成する。
５０〜１００ｎｍのゲート酸化膜２０１を形成する。
【００６０】図３（Ｄ）に示すように、ゲート酸化膜２
０１上に、減圧ＣＶＤ法を用いて膜厚約５００ｎｍの多
結晶Ｓｉ膜２０２を形成する。
０１上に、減圧ＣＶＤ法を用いて膜厚約５００ｎｍの多
結晶Ｓｉ膜２０２を形成する。
【００６１】図４（Ｅ）に示すように、通常のフォトリ
ソグラフィ工程を用いて、多結晶Ｓｉ膜２０２をパター
ニングし、ゲート電極３０４ｂ、３０４ｃを形成する。
同時に、ペレット周縁部近傍に、ＭＯＳＦＥＴ形成領域
の外周囲をリング状に囲む電極３０４ａを形成する。
ソグラフィ工程を用いて、多結晶Ｓｉ膜２０２をパター
ニングし、ゲート電極３０４ｂ、３０４ｃを形成する。
同時に、ペレット周縁部近傍に、ＭＯＳＦＥＴ形成領域
の外周囲をリング状に囲む電極３０４ａを形成する。
【００６２】ここで、電極３０４ａのパターンは、フィ
ールド酸化膜１０３の端部より外側に形成しても良い
が、その結果、電極３０４ａとフィールド酸化膜１０３
の間に埋め込みが困難な狭い溝が形成されてしまうの
で、図４（Ｅ）に示すように、電極３０４ａの一部がフ
ィールド酸化膜１０３の端部の段差を覆うように形成す
るのが好ましい。
ールド酸化膜１０３の端部より外側に形成しても良い
が、その結果、電極３０４ａとフィールド酸化膜１０３
の間に埋め込みが困難な狭い溝が形成されてしまうの
で、図４（Ｅ）に示すように、電極３０４ａの一部がフ
ィールド酸化膜１０３の端部の段差を覆うように形成す
るのが好ましい。
【００６３】次に、同図に示すように、このゲート電極
３０４ｂ、３０４ｃ、および電極３０４ａをマスクとし
て、イオン注入法を用いてＢイオンを基板面に注入し、
図中破線で示すイオン注入層を形成する。注入条件は、
イオン注入エネルギを４０〜５０ｋｅＶ、ドーズ量を１
０13〜１０14／ｃｍ2とする。
３０４ｂ、３０４ｃ、および電極３０４ａをマスクとし
て、イオン注入法を用いてＢイオンを基板面に注入し、
図中破線で示すイオン注入層を形成する。注入条件は、
イオン注入エネルギを４０〜５０ｋｅＶ、ドーズ量を１
０13〜１０14／ｃｍ2とする。
【００６４】この後、基板温度約１１００℃で、約５時
間〜１０時間基板のアニールを行う。注入イオンがより
深く拡散するとともに、各イオン注入層が再結晶化さ
れ、注入イオンが活性化する。ペレット中央にはＰ型ベ
ース領域３０２が、ペレット周縁部にはＰ型不純物拡散
層３０１が形成される。それぞれの拡散層の深さは約３
〜４μｍである。
間〜１０時間基板のアニールを行う。注入イオンがより
深く拡散するとともに、各イオン注入層が再結晶化さ
れ、注入イオンが活性化する。ペレット中央にはＰ型ベ
ース領域３０２が、ペレット周縁部にはＰ型不純物拡散
層３０１が形成される。それぞれの拡散層の深さは約３
〜４μｍである。
【００６５】なお、同図に示すように、ゲート電極３０
４ｂがＰ型不純物拡散層１０５よりやや内側に形成され
ている場合は、深いＰ型不純物拡散層１０５に隣接する
内側に浅いＰ型不純物拡散層３０３が形成される。な
お、通常の動作条件において、Ｐ型不純物拡散層３０１
表面に反転層が形成されやすいように、Ｐ型不純物拡散
層３０１の不純物濃度が、１０16〜１０18ａｔｏｍｓ／
ｃｍ3となるようにイオン注入条件を調整する。
４ｂがＰ型不純物拡散層１０５よりやや内側に形成され
ている場合は、深いＰ型不純物拡散層１０５に隣接する
内側に浅いＰ型不純物拡散層３０３が形成される。な
お、通常の動作条件において、Ｐ型不純物拡散層３０１
表面に反転層が形成されやすいように、Ｐ型不純物拡散
層３０１の不純物濃度が、１０16〜１０18ａｔｏｍｓ／
ｃｍ3となるようにイオン注入条件を調整する。
【００６６】図４（Ｆ）に示すように、基板表面上にポ
ジ型のレジスト膜３０５を形成し、通常のフォトリソグ
ラフィ工程を用いて、レジスト膜３０５をパターニング
する。レジスト膜３０５によるパターンとゲート電極３
０４ｂ、３０４ｃ、および電極３０４ａをマスクとし
て、イオン注入法を用いて、砒素（Ａｓ）イオンを基板
面に注入する。この時のイオン注入条件は、イオン注入
エネルギを３０〜４０ｋｅＶ、ドーズ量を約１０15／ｃ
ｍ2とする。Ｐ型ベース領域３０２の表面領域、および
ペレット周縁部のＰ型不純物拡散層３０１の表面領域に
それぞれ破線で示すイオン注入層が形成される。
ジ型のレジスト膜３０５を形成し、通常のフォトリソグ
ラフィ工程を用いて、レジスト膜３０５をパターニング
する。レジスト膜３０５によるパターンとゲート電極３
０４ｂ、３０４ｃ、および電極３０４ａをマスクとし
て、イオン注入法を用いて、砒素（Ａｓ）イオンを基板
面に注入する。この時のイオン注入条件は、イオン注入
エネルギを３０〜４０ｋｅＶ、ドーズ量を約１０15／ｃ
ｍ2とする。Ｐ型ベース領域３０２の表面領域、および
ペレット周縁部のＰ型不純物拡散層３０１の表面領域に
それぞれ破線で示すイオン注入層が形成される。
【００６７】さらに、基板温度約９００〜１０００℃
で、約１０〜２０分間、基板のアニールを行う。注入イ
オンが深く拡散するとともに、イオン注入層が再結晶化
され、注入イオンは活性化される。Ｐ型ベース領域３０
２の表面領域にはＮ+型ソース領域３０６が、ペレット
周縁部のＰ型不純物拡散層３０１の表面領域には、Ｎ+
型不純物拡散層３０７がそれぞれ形成される。Ｎ+型ソ
ース領域３０６、Ｎ+型不純物拡散層３０７の深さを、
約０．２〜０．３μｍとする。
で、約１０〜２０分間、基板のアニールを行う。注入イ
オンが深く拡散するとともに、イオン注入層が再結晶化
され、注入イオンは活性化される。Ｐ型ベース領域３０
２の表面領域にはＮ+型ソース領域３０６が、ペレット
周縁部のＰ型不純物拡散層３０１の表面領域には、Ｎ+
型不純物拡散層３０７がそれぞれ形成される。Ｎ+型ソ
ース領域３０６、Ｎ+型不純物拡散層３０７の深さを、
約０．２〜０．３μｍとする。
【００６８】図５（Ｇ）に示すように、ＣＶＤ法を用い
て、基板表面上に膜厚約１．５〜３μｍの層間絶縁膜４
０１を形成する。層間絶縁膜４０１は単層のＳｉＯ2膜
でも、ＳｉＯ2膜と平坦性の高いフォスフォシリケート
ガラス（ＢＰＳＧ）膜等の複数の膜による積層膜でもよ
い。
て、基板表面上に膜厚約１．５〜３μｍの層間絶縁膜４
０１を形成する。層間絶縁膜４０１は単層のＳｉＯ2膜
でも、ＳｉＯ2膜と平坦性の高いフォスフォシリケート
ガラス（ＢＰＳＧ）膜等の複数の膜による積層膜でもよ
い。
【００６９】同図に示すように、通常のフォトリソグラ
フィ工程を用いて、層間絶縁膜４０１を選択的にエッチ
ングし、ＭＯＳＦＥＴを構成するＮ＋型ソース領域３０
６、Ｐ型不純物拡散層１０５、およびペレット周縁部の
Ｎ＋型不純物拡散層３０７と電極３０４ａ上にコンタク
トホールを形成する。
フィ工程を用いて、層間絶縁膜４０１を選択的にエッチ
ングし、ＭＯＳＦＥＴを構成するＮ＋型ソース領域３０
６、Ｐ型不純物拡散層１０５、およびペレット周縁部の
Ｎ＋型不純物拡散層３０７と電極３０４ａ上にコンタク
トホールを形成する。
【００７０】なお、同図より明かなように、コンタクト
ホール形成位置のフィールド酸化膜１０３は図３（Ｃ）
に示した工程ですでにエッチング除去されているので、
コンタクトホール形成のためにエッチングしなければな
らない膜の厚さは、ペレット中央部においてもペレット
周縁部においてもほぼ同じである。よって、エッチング
条件の調整が比較的容易にできる。
ホール形成位置のフィールド酸化膜１０３は図３（Ｃ）
に示した工程ですでにエッチング除去されているので、
コンタクトホール形成のためにエッチングしなければな
らない膜の厚さは、ペレット中央部においてもペレット
周縁部においてもほぼ同じである。よって、エッチング
条件の調整が比較的容易にできる。
【００７１】図５（Ｈ）に示すように、スパッタリング
法を用い、基板表面上に膜厚約４μｍのＡｌ膜を形成す
る。通常のフォトリソグラフィ工程を用いてこのＡｌ膜
をエッチングし、ＭＯＳＦＥＴを構成するソース領域３
０６に電気的に接続されたソース電極４０２ａを形成す
る。同時にペレット周縁部には、Ｎ+型不純物拡散層３
０７と電極３０４ａを電気的に接続する電極４０２ｂを
形成する。
法を用い、基板表面上に膜厚約４μｍのＡｌ膜を形成す
る。通常のフォトリソグラフィ工程を用いてこのＡｌ膜
をエッチングし、ＭＯＳＦＥＴを構成するソース領域３
０６に電気的に接続されたソース電極４０２ａを形成す
る。同時にペレット周縁部には、Ｎ+型不純物拡散層３
０７と電極３０４ａを電気的に接続する電極４０２ｂを
形成する。
【００７２】スパッタリング法を用いて、基板裏面全面
に、約１μｍの金（Ａｕ）を蒸着し、これをドレイン電
極４０３とする。
に、約１μｍの金（Ａｕ）を蒸着し、これをドレイン電
極４０３とする。
【００７３】この後、基板表面にＣＶＤ法を用いてパッ
シベーション膜を形成し、基板であるウエハをチップご
とにスクライビングすれば、図１（Ａ）に示す第１の実
施の形態におけるＭＯＳＦＥＴ構造を有する半導体装置
が完成する。
シベーション膜を形成し、基板であるウエハをチップご
とにスクライビングすれば、図１（Ａ）に示す第１の実
施の形態におけるＭＯＳＦＥＴ構造を有する半導体装置
が完成する。
【００７４】上述した製造方法からも明かなように、ペ
レット周縁部のチャネルストッパ構造を構成する電極３
０４ａはＭＯＳＦＥＴのゲート電極３０４ｃと同時に形
成することが可能である。また、ペレット周縁部のＮ+
型不純物拡散層３０７、Ｐ型不純物拡散層３０１は、Ｍ
ＯＳＦＥＴを構成するＰ型ベース領域３０２、Ｎ+型ソ
ース領域３０６とそれぞれ同時に形成することができ
る。この際、電極３０４ａをマスクとして、自己整合的
に二重拡散層を形成することが可能である。即ち、第１
の実施の態様に示すペレット周縁部のチャネルストッパ
構造は、ＭＯＳＦＥＴとの製造工程上の整合性が極めて
良く、ＭＯＳＦＥＴ形成工程に対し、新たに工程を付加
する必要がない。
レット周縁部のチャネルストッパ構造を構成する電極３
０４ａはＭＯＳＦＥＴのゲート電極３０４ｃと同時に形
成することが可能である。また、ペレット周縁部のＮ+
型不純物拡散層３０７、Ｐ型不純物拡散層３０１は、Ｍ
ＯＳＦＥＴを構成するＰ型ベース領域３０２、Ｎ+型ソ
ース領域３０６とそれぞれ同時に形成することができ
る。この際、電極３０４ａをマスクとして、自己整合的
に二重拡散層を形成することが可能である。即ち、第１
の実施の態様に示すペレット周縁部のチャネルストッパ
構造は、ＭＯＳＦＥＴとの製造工程上の整合性が極めて
良く、ＭＯＳＦＥＴ形成工程に対し、新たに工程を付加
する必要がない。
【００７５】上述したように、第１の実施の形態におけ
るＭＯＳＦＥＴ半導体装置のペレット周縁部構造は、従
来と同様にチャネルストッパ構造としての機能を十分果
たすとともに、通常のＭＯＳＦＥＴ形成の為に必要な工
程と合わせて同時に形成可能であるため、製造工程の短
縮化を図ることができる。
るＭＯＳＦＥＴ半導体装置のペレット周縁部構造は、従
来と同様にチャネルストッパ構造としての機能を十分果
たすとともに、通常のＭＯＳＦＥＴ形成の為に必要な工
程と合わせて同時に形成可能であるため、製造工程の短
縮化を図ることができる。
【００７６】図６（Ａ）は、上述の工程を経て形成され
た第１の実施の態様におけるＭＯＳＦＥＴ半導体装置の
平面概略図である。図６（Ｂ）は、破線６３で囲んだ半
導体装置のコーナ部分の拡大平面図である。
た第１の実施の態様におけるＭＯＳＦＥＴ半導体装置の
平面概略図である。図６（Ｂ）は、破線６３で囲んだ半
導体装置のコーナ部分の拡大平面図である。
【００７７】図６（Ａ）に示すように、ＭＯＳＦＥＴ半
導体装置の平面形状は矩形であり、その中央部に複数の
ＭＯＳＦＥＴセル６２が配置されたセル領域が存在して
いる。セル領域表面の大部分はソース電極４０２ａで覆
われている。同図中、セル領域上の中央右手に示されて
いる２本の電極足を有する電極は、ゲート引出電極６１
である。セル領域の外周囲には、リング状のＰ型不純物
拡散層１０５が形成されており、さらに一定の間隙をお
いて、基板周縁部に、第１電極３０４、および第２電極
４０２ｂを有するリング状のチャネルストッパ構造が形
成されている。同図中、ペレット周縁部に形成される二
重拡散層は省略されている。なお、既に説明した図１
（Ａ）に示す半導体装置の一部断面は、一点鎖線Ａ−
Ａ’における切断面に相当する。
導体装置の平面形状は矩形であり、その中央部に複数の
ＭＯＳＦＥＴセル６２が配置されたセル領域が存在して
いる。セル領域表面の大部分はソース電極４０２ａで覆
われている。同図中、セル領域上の中央右手に示されて
いる２本の電極足を有する電極は、ゲート引出電極６１
である。セル領域の外周囲には、リング状のＰ型不純物
拡散層１０５が形成されており、さらに一定の間隙をお
いて、基板周縁部に、第１電極３０４、および第２電極
４０２ｂを有するリング状のチャネルストッパ構造が形
成されている。同図中、ペレット周縁部に形成される二
重拡散層は省略されている。なお、既に説明した図１
（Ａ）に示す半導体装置の一部断面は、一点鎖線Ａ−
Ａ’における切断面に相当する。
【００７８】（第２の実施の態様）上述した第１の実施
の態様におけるペレット周縁部に形成したチャネルスト
ッパ構造は、より高い耐圧特性を必要とするＭＯＳＦＥ
Ｔ半導体装置においても、採用することができる。
の態様におけるペレット周縁部に形成したチャネルスト
ッパ構造は、より高い耐圧特性を必要とするＭＯＳＦＥ
Ｔ半導体装置においても、採用することができる。
【００７９】図７は、第２の実施の態様である１００Ｖ
以上の高耐圧特性を有するＭＯＳＦＥＴ半導体装置の一
部断面図を示す。同図に示すように、通常これらの高耐
圧ＭＯＳＦＥＴ半導体装置は、ＭＯＳＦＥＴが形成され
るセル領域の外周囲に、リング状の平面形状を有する深
い不純物拡散層であるガードリング１０６、１０７を有
する。
以上の高耐圧特性を有するＭＯＳＦＥＴ半導体装置の一
部断面図を示す。同図に示すように、通常これらの高耐
圧ＭＯＳＦＥＴ半導体装置は、ＭＯＳＦＥＴが形成され
るセル領域の外周囲に、リング状の平面形状を有する深
い不純物拡散層であるガードリング１０６、１０７を有
する。
【００８０】ペレット周縁部には、第１の実施の態様に
おけるＭＯＳＦＥＴ半導体装置と同様、Ｐ型ベース領域
３０２と同時に形成できるＰ型不純物拡散層３０１と、
Ｎ+型ソース領域３０６と同時形成可能なＮ+型不純物拡
散層３０７が形成される。ガードリングは、リバースモ
ードにおいて、ＭＯＳＦＥＴ周囲に形成される空乏層の
巾を広げるとともに、空乏層境界部の曲率を緩和し、耐
電圧値を上げる効果を有する。
おけるＭＯＳＦＥＴ半導体装置と同様、Ｐ型ベース領域
３０２と同時に形成できるＰ型不純物拡散層３０１と、
Ｎ+型ソース領域３０６と同時形成可能なＮ+型不純物拡
散層３０７が形成される。ガードリングは、リバースモ
ードにおいて、ＭＯＳＦＥＴ周囲に形成される空乏層の
巾を広げるとともに、空乏層境界部の曲率を緩和し、耐
電圧値を上げる効果を有する。
【００８１】一方、半導体装置にかかる電圧値が高くな
る程、電界集中等が起こり易くなる為、ペレット周縁部
に形成するチャネルストッパ構造の効果の重要性が増
す。
る程、電界集中等が起こり易くなる為、ペレット周縁部
に形成するチャネルストッパ構造の効果の重要性が増
す。
【００８２】図７に示すように、半導体装置が複数のガ
ードリングを有する場合も、上述した第１の実施の態様
におけるＭＯＳＦＥＴの半導体装置とほぼ同様な製造工
程を用いて作製することができる。基板表面上にフィー
ルド酸化膜１０３を形成後、ガードリング形成領域のフ
ィールド酸化膜をも選択エッチングすれば、Ｐ型不純物
拡散層１０５を形成する時、同時にガードリング１０
６、１０７を形成することができる。ガードリングの数
を増やせば、さらに耐電圧値を上げることができる。
ードリングを有する場合も、上述した第１の実施の態様
におけるＭＯＳＦＥＴの半導体装置とほぼ同様な製造工
程を用いて作製することができる。基板表面上にフィー
ルド酸化膜１０３を形成後、ガードリング形成領域のフ
ィールド酸化膜をも選択エッチングすれば、Ｐ型不純物
拡散層１０５を形成する時、同時にガードリング１０
６、１０７を形成することができる。ガードリングの数
を増やせば、さらに耐電圧値を上げることができる。
【００８３】（第３の実施の態様）図８に、第３の実施
の態様であるＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ
ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）半導体装置の
部分断面図を示す。
の態様であるＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ
ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）半導体装置の
部分断面図を示す。
【００８４】上述した本発明の第１の実施の態様におい
ては、図４（Ｅ）、図４（Ｆ）に示したように、ペレッ
ト周縁部に形成した電極３０４ａをイオン注入マスクと
して用いて、Ｐ型不純物とＮ型不純物による二重拡散層
をペレット周縁部に形成している。この製造工程は、Ｍ
ＯＳＦＥＴのような二重拡散型絶縁ゲートトランジスタ
の製造工程と共通しており、両者の製造工程における整
合性は良好である。
ては、図４（Ｅ）、図４（Ｆ）に示したように、ペレッ
ト周縁部に形成した電極３０４ａをイオン注入マスクと
して用いて、Ｐ型不純物とＮ型不純物による二重拡散層
をペレット周縁部に形成している。この製造工程は、Ｍ
ＯＳＦＥＴのような二重拡散型絶縁ゲートトランジスタ
の製造工程と共通しており、両者の製造工程における整
合性は良好である。
【００８５】図８に示すＩＧＢＴ半導体装置の場合も、
二重拡散型絶縁ゲートトランジスタであるため、ＩＧＢ
Ｔ作製工程に新たな工程負担を伴わずに、第１の実施の
態様に示したと同様なチャネルストッパ構造をペレット
周縁部に形成することができる。
二重拡散型絶縁ゲートトランジスタであるため、ＩＧＢ
Ｔ作製工程に新たな工程負担を伴わずに、第１の実施の
態様に示したと同様なチャネルストッパ構造をペレット
周縁部に形成することができる。
【００８６】図８に示すＩＧＢＴ半導体装置と図１
（Ａ）に示すＭＯＳＦＥＴ半導体装置の構造上の主な相
違は、使用する基板の導電型の相違である。図１に示す
ＭＯＳＦＥＴ半導体装置ではＮ+型の単結晶Ｓｉ基板上
にＮ-型エピタキシャル層を形成しているが、図８に示
すＩＧＢＴ半導体装置では、Ｐ型の単結晶Ｓｉ基板上に
Ｎ-型エピタキシャル層を形成している。
（Ａ）に示すＭＯＳＦＥＴ半導体装置の構造上の主な相
違は、使用する基板の導電型の相違である。図１に示す
ＭＯＳＦＥＴ半導体装置ではＮ+型の単結晶Ｓｉ基板上
にＮ-型エピタキシャル層を形成しているが、図８に示
すＩＧＢＴ半導体装置では、Ｐ型の単結晶Ｓｉ基板上に
Ｎ-型エピタキシャル層を形成している。
【００８７】なお、ＩＧＢＴ半導体装置では、動作時に
おいて、Ｐ型単結晶Ｓｉ基板よりＮ-型エピタキシャル
層に少数キャリヤであるホールの注入が起こり、オン抵
抗を低減できるというメリットがある。
おいて、Ｐ型単結晶Ｓｉ基板よりＮ-型エピタキシャル
層に少数キャリヤであるホールの注入が起こり、オン抵
抗を低減できるというメリットがある。
【００８８】ペレット中央部（セル領域）に、ゲート電
極３０４ｃＩを形成する時、同時にペレット周縁部領域
に電極３０４ａＩを形成し、セル領域にＰ型ベース領域
３０２Ｉ、およびＮ型エミッタ領域３０６Ｉを形成する
時、同時にペレット周縁部に電極３０４ａＩを注入マス
クとして用いてＰ型不純物拡散層３０１Ｉと３０７Ｉを
形成できる。
極３０４ｃＩを形成する時、同時にペレット周縁部領域
に電極３０４ａＩを形成し、セル領域にＰ型ベース領域
３０２Ｉ、およびＮ型エミッタ領域３０６Ｉを形成する
時、同時にペレット周縁部に電極３０４ａＩを注入マス
クとして用いてＰ型不純物拡散層３０１Ｉと３０７Ｉを
形成できる。
【００８９】以上、第１から第３の実施の態様に沿って
本発明を説明したが、本発明は、これらに制限されるも
のではない。例えば、セル領域に形成する半導体セルの
構造は、上述した構造に限られない。この場合、二重拡
散型絶縁ゲート構造を有する半導体セルであればより好
ましい。また、上述した実施の態様においては、基板と
してＳｉを用いているが、それ以外のガリウム砒素（Ｇ
ａＡｓ）等の半導体基板を用いることも当然に可能であ
る。他の電極材料、絶縁膜材料についても同様に種々の
材料を用いることができる。さらに、半導体装置の各領
域が有する導電型を全て反転させてもよい。
本発明を説明したが、本発明は、これらに制限されるも
のではない。例えば、セル領域に形成する半導体セルの
構造は、上述した構造に限られない。この場合、二重拡
散型絶縁ゲート構造を有する半導体セルであればより好
ましい。また、上述した実施の態様においては、基板と
してＳｉを用いているが、それ以外のガリウム砒素（Ｇ
ａＡｓ）等の半導体基板を用いることも当然に可能であ
る。他の電極材料、絶縁膜材料についても同様に種々の
材料を用いることができる。さらに、半導体装置の各領
域が有する導電型を全て反転させてもよい。
【００９０】
【発明の効果】本発明の半導体装置は、基板周縁部に、
セル領域を囲むリング状の二重拡散層を有する。さら
に、この二重拡散層に一部重複し、隣接する上部に、薄
い絶縁膜を介してリング状の電極を有する。
セル領域を囲むリング状の二重拡散層を有する。さら
に、この二重拡散層に一部重複し、隣接する上部に、薄
い絶縁膜を介してリング状の電極を有する。
【００９１】セル領域の半導体セルの動作時において、
上記絶縁膜を介して上記電極に対面する不純物拡散層の
表面領域に反転層が形成される。この結果、単層の不純
物拡散層で形成される従来のチャネルストッパ構造と同
等な効果をもって、基板周縁部に達そうとする空乏層の
拡がりを抑制し、半導体装置の耐圧特性を安定化させる
ことができる。
上記絶縁膜を介して上記電極に対面する不純物拡散層の
表面領域に反転層が形成される。この結果、単層の不純
物拡散層で形成される従来のチャネルストッパ構造と同
等な効果をもって、基板周縁部に達そうとする空乏層の
拡がりを抑制し、半導体装置の耐圧特性を安定化させる
ことができる。
【００９２】上記する基板周縁部のチャネルストッパ構
造は、二重拡散型絶縁ゲート半導体セルと共通する構造
を有している。よって、セル領域に、ＭＯＳＦＥＴやＩ
ＧＢＴ等の二重拡散型絶縁ゲート半導体素子を形成する
場合は、これらの半導体素子の形成工程に新たな工程を
追加することなく基板周縁部にチャネルストッパ構造を
形成できる。
造は、二重拡散型絶縁ゲート半導体セルと共通する構造
を有している。よって、セル領域に、ＭＯＳＦＥＴやＩ
ＧＢＴ等の二重拡散型絶縁ゲート半導体素子を形成する
場合は、これらの半導体素子の形成工程に新たな工程を
追加することなく基板周縁部にチャネルストッパ構造を
形成できる。
【００９３】このように、本発明の半導体装置に係るチ
ャネルストッパ構造は、従来と同等なチャネルストッパ
効果を維持するとともに、セル領域に形成される半導体
セルの製造工程に対し整合性が高いため、半導体装置の
製造工程の短縮化を図ることができる。
ャネルストッパ構造は、従来と同等なチャネルストッパ
効果を維持するとともに、セル領域に形成される半導体
セルの製造工程に対し整合性が高いため、半導体装置の
製造工程の短縮化を図ることができる。
【図１】本発明の第１の実施の態様におけるＭＯＳＦＥ
Ｔ半導体装置のペレット周縁部を含む部分断面図であ
る。
Ｔ半導体装置のペレット周縁部を含む部分断面図であ
る。
【図２】本発明の第１の実施の態様におけるＭＯＳＦＥ
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
【図３】本発明の第１の実施の態様におけるＭＯＳＦＥ
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
【図４】本発明の第１の実施の態様におけるＭＯＳＦＥ
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
【図５】本発明の第１の実施の態様におけるＭＯＳＦＥ
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
Ｔ半導体装置の製造工程を説明する為の途中工程の半導
体装置の部分断面図である。
【図６】本発明の第１の実施の態様におけるＭＯＳＦＥ
Ｔ半導体装置の平面図である。
Ｔ半導体装置の平面図である。
【図７】本発明の第２の実施の態様における複数ガード
リングを有するＭＯＳＦＥＴ半導体装置の部分断面図で
ある。
リングを有するＭＯＳＦＥＴ半導体装置の部分断面図で
ある。
【図８】本発明の第３の実施の態様におけるＩＧＢＴ半
導体装置の部分断面図である。
導体装置の部分断面図である。
【図９】従来のＭＯＳＦＥＴ半導体装置のペレット周縁
部を含む部分断面図である。
部を含む部分断面図である。
【図１０】従来のＭＯＳＦＥＴ半導体装置の製造工程を
説明する為の途中工程の半導体装置の部分断面図であ
る。
説明する為の途中工程の半導体装置の部分断面図であ
る。
【図１１】従来のＭＯＳＦＥＴ半導体装置の製造工程を
説明する為の途中工程の半導体装置の部分断面図であ
る。
説明する為の途中工程の半導体装置の部分断面図であ
る。
【図１２】従来のＭＯＳＦＥＴ半導体装置の製造工程を
説明する為の途中工程の半導体装置の部分断面図であ
る。
説明する為の途中工程の半導体装置の部分断面図であ
る。
【図１３】従来のＭＯＳＦＥＴ半導体装置の製造工程を
説明する為の途中工程の半導体装置の部分断面図であ
る。
説明する為の途中工程の半導体装置の部分断面図であ
る。
【図１４】従来のＭＯＳＦＥＴ半導体装置の製造工程を
説明する為の途中工程の半導体装置の部分断面図であ
る。
説明する為の途中工程の半導体装置の部分断面図であ
る。
１０１・・・Ｓｉ基板、 １０２・・・エピタキシャル層、 １０３・・・フィールド酸化膜 １０４・・・Ｐ+型不純物拡散層、 １０５・・・Ｐ+型不純物拡散層、 ２０１・・・ゲート酸化膜、 ３０１・・・Ｐ型不純物拡散層、 ３０２・・・Ｐ型ベース領域、 ３０３・・・Ｐ型不純物拡散層 ３０４ａ・・・電極 ３０４ｂ、３０４ｃ・・・ゲート電極 ３０５・・・レジスト膜 ３０６・・・Ｎ+型ソース領域 ３０７・・・Ｎ+型不純物拡散層 ４０１・・・層間絶縁膜 ４０２ａ・・ソース電極 ４０３・・・ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 29/06
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板の下面に形成される第１電極と、 前記半導体基板の上面に形成される第１導電型の半導体
層と、 前記半導体層および前記半導体基板のセル領域に形成さ
れる１または複数の半導体セルと、 前記半導体層の表面領域に形成され、前記セル領域を囲
むリング状の平面形状を有する第２導電型の第１不純物
拡散層と、 前記第１不純物拡散層の表面領域の外周縁に形成され、
前記セル領域を囲むリング状の平面形状を有する第１導
電型の第２不純物拡散層と、 前記セル領域を囲むリング状の平面形状を有し、少なく
とも前記第１不純物拡散層の露出表面を覆う、第１絶縁
膜と、 前記セル領域を囲むリング状の平面形状を有し、前記第
１絶縁膜を挟んで少なくとも前記第１不純物拡散層の露
出表面上に形成される、第２電極と、 前記第２不純物拡散層と前記第２電極とを電気的に接続
する第３電極とを有する半導体装置。 - 【請求項２】 前記第１不純物拡散層の濃度が、１０16
〜１０18ａｔｏｍ／ｃｍ3であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記半導体セルが、二重拡散型絶縁ゲー
ト半導体セルであることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板の下面に形成されるドレイン電極と、 前記半導体基板の上面に形成される第１導電型の半導体
層と、 前記半導体層および前記半導体基板のセル領域に形成さ
れる１または複数の半導体セルと、 前記半導体層に形成されるチャネルストッパ構造とを有
し、 前記半導体セルが、前記半導体層の表面領域に形成さ
れ、第２導電型の不純物拡散層であるベース領域と、 前記ベース領域の表面領域に形成され、第１導電型の不
純物拡散層であるソース領域と、 前記ソース領域と前記半導体層の露出表面上及びその間
にある前記ベース領域の露出表面上に形成されるゲート
酸化膜と、 前記ゲート酸化膜上に形成されるゲート電極と、 前記ゲート電極上に形成される層間絶縁膜と、 前記層間絶縁膜上に形成され、前記層間絶縁膜に形成さ
れるコンタクトホールを介して前記ソース領域およびベ
ース領域に電気的に接続されるソース電極とを有し、 前記チャネルストッパ構造が、 前記半導体層の表面領域に形成され、前記セル領域を囲
むリング状の平面形状を有する第２導電型の第１不純物
拡散層と、 前記第１不純物拡散層の表面領域の外周縁に形成され、
前記セル領域を囲むリング状の平面形状を有する第１導
電型の第２不純物拡散層と、 前記セル領域を囲むリング状の平面形状を有し、少なく
とも前記第１不純物拡散層の露出表面を覆う、第１絶縁
膜と、 前記セル領域を囲むリング状の平面形状を有し、前記第
１絶縁膜を挟んで少なくとも前記第１不純物拡散層の露
出表面を覆う第２電極と、 前記第２不純物拡散層と前記第２電極とを電気的に接続
する第３電極とを有する半導体装置。 - 【請求項５】 半導体基板と、 前記半導体基板の下面に形成されるコレクタ電極と、 前記半導体基板の上面に形成され、第１導電型を有する
半導体層と、 前記半導体層および前記半導体基板のセル領域に形成さ
れる１または複数の半導体セルと、 前記半導体層に形成されるチャネルストッパ構造とを有
し、 前記半導体セルが、 前記半導体層の表面領域に形成され、第２導電型の不純
物拡散層であるベース領域と、 前記ベース領域の表面領域に形成され、第１導電型の不
純物拡散層であるエミッタ領域と、 前記エミッタ領域と前記半導体層の露出表面上およびそ
の間にある前記ベース領域の露出表面上に形成されるゲ
ート酸化膜と、 前記ゲート酸化膜上に形成されるゲート電極と、 前記ゲート電極上に形成される層間絶縁膜と、 前記層間絶縁膜上に形成され、前記層間絶縁膜に形成さ
れるコンタクトホールを介して前記エミッタ領域と前記
ベース領域とに電気的に接続されるエミッタ電極とを有
し、 前記チャネルストッパ構造が、 前記半導体層の表面領域に形成され、前記セル領域を囲
むリング状の平面形状を有する第２導電型の第１不純物
拡散層と、 前記第１不純物拡散層の表面領域の外周縁に形成され、
前記セル領域を囲むリング状の平面形状を有する第１導
電型の第２不純物拡散層と、 前記セル領域を囲むリング状の平面形状を有し、少なく
とも前記第１不純物拡散層の露出表面を覆う、第１絶縁
膜と、 前記セル領域を囲むリング状の平面形状を有し、前記第
１絶縁膜を挟んで少なくとも前記第１不純物拡散層の露
出表面を覆う第２電極と、 前記第２不純物拡散層と前記第２電極とを電気的に接続
する第３電極とを有する半導体装置。 - 【請求項６】 前記セル領域と、前記チャネルストッパ
構造との間の前記半導体層表面領域に、 前記セル領域を囲むリング状の平面形状を有する第２導
電型の不純物拡散層であるガードリングを１または複数
有する請求項４または請求項５に記載の半導体装置。 - 【請求項７】 前記セル領域内に形成される前記ベース
領域と、前記チャネルストッパ構造を構成する前記第１
不純物拡散層が、同じ深さを有し、同一不純物材料によ
る同一不純物濃度を有することを特徴とする請求項４ま
たは請求項５に記載の半導体装置。 - 【請求項８】 前記セル領域内に形成される前記ソース
領域と、前記チャネルストッパ構造を構成する前記第２
不純物拡散層が、同じ深さを有し、同一不純物材料によ
る同一不純物濃度を有することを特徴とする前記請求項
４に記載の半導体装置。 - 【請求項９】 前記セル領域内に形成される前記ゲート
電極と、前記チャネルストッパ構造を構成する前記第２
電極が、同一の導電性材料で形成されることを特徴とす
る前記請求項４または請求項５に記載の半導体装置。 - 【請求項１０】 前記セル領域内に形成される前記エミ
ッタ領域と、前記チャネルストッパ構造を構成する前記
第２不純物拡散層が、同じ深さを有し、同一不純物材料
による同一不純物濃度を有することを特徴とする前記請
求項５に記載の半導体装置。 - 【請求項１１】 半導体基板上に、第１導電型のエピタ
キシャル半導体層を形成する工程と、 前記エピタキシャル半導体層表面上に、フィールド絶縁
膜を形成する工程と、 前記フィールド絶縁膜のうちチャネルストッパ構造形成
予定領域にあたる部分をエッチング除去する工程と、 前記フィールド絶縁膜の所定部分をエッチング除去した
後、前記エピタキシャル半導体層表面に、第１絶縁膜を
形成する工程と、 前記第１絶縁膜上に第２導電性膜を形成する工程と、 前記第２導電性膜を選択的にエッチングし、前記フィー
ルド酸化膜の外縁部およびその周囲のフィールド酸化膜
がエッチング除去された領域に、リング状の平面形状を
有する第２電極を形成する工程と、 前記第２電極をマスクとして、第２導電型に寄与する不
純物イオンを前記エピタキシャル半導体層に注入し、そ
の後半導体基板のアニールを行い、第２導電型の第１不
純物拡散層を形成する工程と、 前記第２電極をマスクとして、第１導電型に寄与する不
純物イオンを前記第１不純物拡散層に注入し、その後半
導体基板のアニールを行い、前記第１不純物拡散層の表
面領域に、第１導電型の第２不純物拡散層を形成する工
程と、 前記第１絶縁膜および前記第２電極を覆う、第２絶縁膜
を形成する工程と、 前記第１絶縁膜と前記第２絶縁膜を選択的にエッチング
し、前記第２不純物拡散層、および前記第２電極が底面
で露出するコンタクトホールを形成する工程と、 前記エピタキシャル半導体層表面上に、前記コンタクト
ホールを埋める第３導電性膜を形成し、選択的に前記第
３導電性膜をエッチングし、前記第２不純物拡散層と前
記第２電極を電気的に接続する第３電極を形成する工程
と、 前記基板の裏面に第１導電性膜よりなる第１電極を形成
する工程とを有する半導体装置の製造方法。 - 【請求項１２】 第１導電型の半導体基板上に、第１導
電型のエピタキシャル半導体層を形成する工程と、 前記エピタキシャル半導体層上に、フィールド酸化膜を
形成する工程と、 セル形成予定領域及びその外周のチャネルストッパ構造
形成予定領域にあたる前記フィールド酸化膜をエッチン
グ除去する工程と、 基板表面上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第２導電性膜を形成する工程と、 前記第２導電性膜を選択的にエッチングし、セル形成予
定領域に、１または複数のゲート電極を形成するととも
に、前記フィールド酸化膜の外周縁部およびその周囲の
フィールド酸化膜がエッチング除去された領域に、リン
グ状の平面形状を有する第２電極を形成する工程と、 前記ゲート電極、および前記第２電極をマスクとして、
イオン注入法を用いて第２導電型に寄与する不純物イオ
ンを、前記エピタキシャル半導体層に注入し、その後基
板のアニールを行うことで、セル形成予定領域には第２
導電型のベース領域を、チャネルストッパ構造形成予定
領域には、第２導電型の第１不純物拡散層を形成する工
程と、 前記ゲート電極と前記第２電極をマスクとして、イオン
注入法を用いて、第１導電型に寄与する不純物イオンを
前記ベース領域及び第１不純物拡散層に注入し、その後
基板のアニールを行うことで、前記ベース領域の表面領
域に第１導電型のソース領域を、前記第１不純物拡散層
の表面領域に第１導電型を有する第２不純物拡散層を形
成する工程と、 基板表面上に層間絶縁膜を形成する工程と、 前記層間絶縁膜と前記ゲート絶縁膜を選択的にエッチン
グし、前記ソース領域、および前記第２不純物拡散層、
前記ゲート電極、前記第２電極のそれぞれ表面の一部を
露出するコンタクトホールを形成する工程と、 基板表面上に、前記コンタクトホールを埋める第３導電
性膜を形成し、選択的に前記第３導電性膜をエッチング
し、前記ソース領域と前記ベース領域に電気的に接続さ
れるソース電極、前記ゲート電極に電気的に接続される
ゲート引出電極、前記第２不純物拡散層と第２電極を電
気的に接続する第３電極を形成する工程と、 前記半導体基板の裏面に第１導電性膜よりなるドレイン
電極を形成する工程とを有する半導体装置の製造方法。
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|---|---|---|---|
| JP29399096A JP3357804B2 (ja) | 1996-11-06 | 1996-11-06 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29399096A JP3357804B2 (ja) | 1996-11-06 | 1996-11-06 | 半導体装置とその製造方法 |
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|---|---|
| JPH10144916A JPH10144916A (ja) | 1998-05-29 |
| JP3357804B2 true JP3357804B2 (ja) | 2002-12-16 |
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ID=17801825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29399096A Expired - Lifetime JP3357804B2 (ja) | 1996-11-06 | 1996-11-06 | 半導体装置とその製造方法 |
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|---|---|
| JP (1) | JP3357804B2 (ja) |
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|---|---|---|---|---|
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-
1996
- 1996-11-06 JP JP29399096A patent/JP3357804B2/ja not_active Expired - Lifetime
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| EP3719848A1 (en) * | 2019-04-03 | 2020-10-07 | Infineon Technologies Dresden GmbH & Co . KG | Semiconductor device |
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| JPH10144916A (ja) | 1998-05-29 |
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