JP2004319860A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】製造工程数を増やすことなく、バリキャップダイオードのリーク電流を低減することのできる技術を提供する。
【解決手段】半導体ウエハ１に形成されたｎ型エピタキシャル層２上に酸化シリコン膜３を形成し、酸化シリコン膜３にｎ型エピタキシャル層２に達する開口部４を形成した後、ｎ型エピタキシャル層２の相対的に深い位置にｎ型拡散層５を形成し、ｎ型エピタキシャル層２の相対的に浅い位置にｐ型拡散層６を形成する。続いて開口部４の内部を含む酸化シリコン膜３上に表面保護膜７を形成した後、表面保護膜７にｐ型拡散層６に達する開口部８を形成し、同時にチップの外周部の表面保護膜７を除去する。その後、開口部８の内部を含む表面保護膜７上にメタル膜を成膜し、メタル膜をパターニングすることによって、ｐ型拡散層６に接するアノード電極９ａおよびチップの外周部に露出したｎ型エピタキシャル層２に接する外周電極９ｂを形成する。
【選択図】 図６

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ダイオード素子を有する半導体装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
バリキャップダイオード（Ｖａｒｉ−Ｃａｐ Ｄｉｏｄｅ）は、外部からの逆バイアス電圧を変えることによって容量値を変えることができ、ｋＨｚ帯からミリ波帯にわたる極めて広い周波数における発信器、フィルタの同調、ＡＦＣ等に主として用いられている。
【０００３】
バリキャップダイオードを構成するｐｎ接合の両端に逆方向バイアス電圧を印加すると、接合付近のキャリアが各々の電極側に引き寄せられて接合付近にはキャリアのない空乏層が形成される。この空乏層は、逆方向バイアス電圧を増加させるに従い広がり、接合容量と呼ばれる一種の平面コンデンサとして機能する。
【０００４】
バリキャップダイオードは、通常円形の薄い板状に加工した半導体ウエハ上にチップ単位で作り込まれ、半導体ウエハをカットすることにより、１個１個のチップに切り分けられる。その後、チップをリードフレーム上に貼り付け、チップの電極とリードフレームのリードとをボンディングワイヤで接続し、さらにチップを樹脂で封止することにより、個々のチップはパッケージングされる。
【０００５】
半導体ウエハ上にバリキャップダイオードを製造する方法としては、例えばｎ型シリコン基板上にｎ型エピタキシャル層を気相成長法で形成し、エピタキシャル層上に形成された酸化膜に目標とする接合容量を実現する面積を有する、例えば円形の穴をあけ、その穴から、例えばボロンを拡散してｐ層を形成した後、ｐ層表面に電極金属としてアルミニウムを真空蒸着で薄膜形成して所定寸法にエッチングする技術がある（例えば、非特許文献１参照）。
【０００６】
【非特許文献１】
「総合電子部品ハンドブック」、電波新聞社発行、社団法人日本電子基板工業会編集、昭和５９年５月２０日、ｐ．１９４−１９５
【０００７】
【発明が解決しようとする課題】
ところで、上記したバリキャップダイオードにおいては、製造過程において製造ライン内のプラスイオン、例えばナトリウム等がチップの周囲から内部へ浸入し、バリキャップダイオードのｐｎ接合部でリーク不良が生ずるという問題がある。そこで、上記プラスイオンの浸入を防ぐため、例えばチップを保護膜で覆う、またはチップの外周部にｎ型不純物、例えばリンを導入してなるｎ型層を形成するなどの対策がとられている。
【０００８】
しかしながら、本発明者らは、チップへのプラスイオンの浸入を防ぐ上記対策においては以下のような課題があることを見出した。
【０００９】
すなわち、チップを保護膜で覆う、またはチップの外周部にｎ型層を形成すると、製造工程の追加によりバリキャップダイオードの製造時間が増加してしまう。またこれら工程にはリソグラフィ技術が用いられるため、半導体ウエハ上にレジストパターンを形成するためのマスクが必要となり、マスクを追加することによってバリキャップダイオードの製造原価が高くなるという問題も生ずる。
【００１０】
さらに、チップをシュリンクすることにより１枚の半導体ウエハからのチップ取得数を増やして、バリキャップダイオードの製造原価の低減を図る検討がなされているが、プラスイオンの浸入を防ぐためにチップの外周部にｎ型層を形成すると、チップ面積が大きくなり、チップのシュリンクが難しくなる。
【００１１】
本発明の目的は、製造工程数を増やすことなく、バリキャップダイオードのリーク電流を低減することのできる技術を提供することにある。
【００１２】
また、本発明の目的は、バリキャップダイオードのリーク電流の低減とチップ面積の縮小とを同時に満たすことのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体ウエハ上にｎ型エピタキシャル層を形成する工程と、ｎ型エピタキシャル層上に第１絶縁膜を形成した後、第１絶縁膜にｎ型エピタキシャル層に達する第１開口部を形成する工程と、ｎ型エピタキシャル層の相対的に深い位置にｎ型拡散層を形成し、ｎ型エピタキシャル層の相対的に浅い位置にｐ型拡散層を形成する工程と、第１開口部の内部を含む第１絶縁膜の上層に第２絶縁膜を形成し、第２絶縁膜にｐ型拡散層に達する第２開口部を形成し、同時にチップの外周部の第２絶縁膜を除去する工程と、第２開口部の内部を含む第２絶縁膜の上層にメタル膜を形成し、メタル膜をパターニングすることによって、ｐ型拡散層に接するアノード電極およびチップの外周部に露出したｎ型エピタキシャル層に接する外周電極を形成する工程とを有するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
本発明の一実施の形態であるバリキャップダイオードの製造方法の一例を図１〜図１０に従って、工程順に説明する。
【００１８】
図１および図２は、本実施の形態であるバリキャップダイオードの製造工程中の図を示している。図１は、バリキャップダイオードの要部上面図、図２は、図１のＡ−Ａ線における要部断面図である。なおバリキャップダイオードは、半導体ウエハ上にチップ単位で作り込まれ、例えば直径が５インチの半導体ウエハでは１０万個程度のチップが形成されるが、図１および図２には半導体ウエハに形成された一部のチップのみを示す。また図１中に示す点線は、スクライブラインによって区画されたチップ形成領域を示す。
【００１９】
まず、抵抗率が約０．０００１Ωｃｍの単結晶シリコンからなる半導体ウエハ１を用意する。続いて気相成長法を用いてｎ型（第１導電型）不純物を含むｎ型エピタキシャル層２を形成する。ｎ型エピタキシャル層２の厚さは、後述するｎ型拡散層の空乏層の伸びを考慮して設定される。
【００２０】
次に、例えば熱酸化法を用いてｎ型エピタキシャル層２の表面に絶縁膜、例えば酸化シリコン膜（第１絶縁膜）３を形成する。続いて酸化シリコン膜３上にフォトレジスト膜（図示は省略）を形成した後、そのフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングすることにより、酸化シリコン膜３にｎ型エピタキシャル層２に達する平面円形の開口部（第１開口部）４を形成する。この開口部４の底面積は所定の値で固定するものであり、その形状は平面円形に限定されるものではなく、例えば矩形とすることができる。開口部４を形成する際、同時にチップの外周部およびスクライブラインＳＬの酸化シリコン膜３も除去される。
【００２１】
次に、上記開口部４の形成に用いたフォトレジスト膜を除去した後、半導体ウエハ１上にフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとして、開口部４からｎ型エピタキシャル層２のｐｎ接合形成領域にｎ型不純物、例えばリンイオンを導入する。続いて半導体ウエハ１に対して熱処理を施し、そのリンイオンを拡散させることにより、ｎ型拡散層（第１拡散層）５を形成する。
【００２２】
次に、上記ｎ型拡散層５の形成に用いたフォトレジスト膜を除去した後、半導体ウエハ１上にフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとして、開口部４からｎ型エピタキシャル層２のｐｎ接合形成領域にｐ型（第２導電型）不純物、例えばボロンイオンを導入する。続いて半導体ウエハ１に対して熱処理を施し、そのボロンイオンを拡散させることにより、ｐ型拡散層（第２拡散層）６を形成する。ここまでの工程により、ｎ型拡散層５およびｐ型拡散層６からなるｐｎ接合を形成することができる。
【００２３】
図３は、続く製造工程における図１と同じ箇所の要部上面図であり、図４は、続く製造工程における図２と同じ箇所の要部断面図である。
【００２４】
ここでは、まず上記ｐ型拡散層６の形成に用いたフォトレジスト膜を除去した後、開口部４の内部を含む酸化シリコン膜３の上層に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜７ａを堆積し、続いてＣＶＤ法によりＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜７ｂを堆積し、酸化シリコン膜７ａおよびＰＳＧ膜７ｂからなる表面保護膜（第２絶縁膜）７を形成する。次いで半導体ウエハ１上にフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとして表面保護膜７をエッチングすることにより、ｐ型拡散層６に達する開口部（第２開口部）８を形成し、同時にチップの周辺部およびスクライブラインＳＬの表面保護膜７を除去する。
【００２５】
図５は、続く製造工程における図１と同じ箇所の要部上面図であり、図６は、続く製造工程における図２と同じ箇所の要部断面図である。
【００２６】
ここでは、まず上記開口部８の形成に用いたフォトレジスト膜を除去した後、開口部８の内部を含む表面保護膜７の上層に、例えばアルミニウム合金またはタングステンなどのメタル膜を堆積する。次いで半導体ウエハ１上にフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとしてメタル膜をエッチングすることにより、メタル膜をパターニングして、ｐ型拡散層６と電気的に接続するアノード電極（第１金属電極）９ａ、およびチップの外周部に露出したｎ型エピタキシャル層２と接続する外周電極（第２金属電極）９ｂを形成する。なおこの外周電極９ｂはスクライブラインＳＬには形成されない。
【００２７】
チップの外周部に形成された外周電極９ｂは、製造ライン内のプラスイオンをはじくことから、チップの周辺からｐｎ接合部へ浸入するプラスイオンを防いで、ｐｎ接合部のリーク電流を低減させることができる。またチップの外周部にプラスイオンの浸入を防ぐためのｎ型層を形成する必要がなく、また本実施の形態では、外周電極９ｂをアノード電極９ａと同一層のメタル膜で形成するので、製造工程数は増加しない。
【００２８】
さらに、本実施の形態では、チップの外周部にｎ型層を形成する必要がないことからｐｎ接合の端部からチップの周囲までの距離を短くできるので、チップの外周部にｎ型層を形成した場合と比べてチップ面積を約８０％程度小さくすることができる。また製造工程数を増加させることなく、１枚の半導体ウエハ１から得られるチップ数を多くできるので、バリキャップダイオードの製造原価を低減することができる。
【００２９】
図７は、続く製造工程における図２と同じ箇所の要部断面図である。
【００３０】
ここでは、まず半導体ウエハ１の裏面をグラインディングによって研削し、後述するパッケージ形態に合わせて半導体ウエハ１を薄くする。続いて半導体ウエハ１の裏面をウェットエッチングした後、半導体ウエハ１を洗浄する。次いで、例えばスパッタ法を用いて半導体ウエハ１の裏面に銀膜を堆積することによって裏面電極（カソード電極）１０を形成する。なお本実施の形態においては、裏面電極１０が銀膜である場合を例示するが、金からなる膜であってもよい。ここまでの工程により、本実施の形態のバリキャップダイオード１１を形成することができる。
【００３１】
図８は、続く工程における半導体ウエハの全体を示す斜視図である。
【００３２】
ここでは、半導体ウエハ１の裏面にダイシング用のウエハシートＷＳを貼付した後、ダイシングブレードＤＢを用いたハーフカット法により半導体ウエハ１を個々のチップ形成領域に区画するスクライブラインＳＬに溝を形成する。なお半導体ウエハ１は、スクライブラインＳＬにより数十万個のチップ形成領域に区画されている。次いでウエハシートＷＳを半導体ウエハ１の裏面から剥がし、半導体ウエハ１を個々のチップに分割する。チップの外周部に外周電極９ｂを設けているので、チップの周囲の不定形破綻状態、いわゆるチッピングを防止することができる。
【００３３】
図９および図１０は、続く工程におけるパッケージされたバリキャップダイオードを示す要部断面図および要部平面図である。
【００３４】
ここでは、バリキャップダイオード１１は樹脂により封止されて、パッケージングされる。このパッケージにおいては、リード１２にバリキャップダイオード１１の裏面電極１０を接続する。続いてアノード電極９ａをボンディングワイヤ１３を介してリード１４と電気的に接続する。次いでリード１２の内端部、リード１４の内端部、バリキャップダイオード１１およびボンディングワイヤ１３を封止樹脂１５により封止することにより、リード１２の外端部およびリード１４の外端部を実装用に外部に露出させたパッケージを形成する。この時、封止樹脂１５の外周部には、カラーバンド等の極性認識マーク１６が形成される。
【００３５】
なお、本実施の形態では、半導体ウエハ１にｎ型エピタキシャル層２を形成し、このｎ型エピタキシャル層２に表面側からｐ型拡散層６およびｎ型拡散層５を置いてｐｎ接合を構成したが、導電型を逆にしてもよい。すなわち半導体ウエハ１にｐ型エピタキシャル層を形成し、このｐ型エピタキシャル層に表面側からｎ型拡散層およびｐ型拡散層を置いてｐｎ接合を構成してもよい。
【００３６】
このように、本実施の形態によれば、アノード電極９ａと同一層のメタル膜からなる外周電極９ｂをチップの外周部に設けることにより、チップの外周部からｐｎ接合部へのプラスイオンの浸入を防ぐことができので、製造工程数を増加させることなくｐｎ接合部のリーク電流を低減することができる。さらにチップの外周部にプラスイオンの浸入を防ぐためのｎ型層を形成する必要がないことからチップシュリンクが可能となり、ｐｎ接合部のリーク電流を低減できると同時にチップ面積を縮小することができる。
【００３７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３８】
例えば、前記実施の形態では、バリキャップダイオードの製造工程に適用する場合について説明したが、ＰＩＮ（Ｐｏｓｉｔｉｖｅ Ｉｎｔｒｉｎｓｉｃ Ｎｅｇａｔｉｖｅ）ダイオードまたはスイッチングダイオードのような他種のダイオードの製造工程に適用することも可能である。
【００３９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４０】
バリキャップダイオードのアノード電極と同一層のメタル膜からなる外周電極をチップの外周部に設けることにより、チップの周辺部からｐｎ接合部へのプラスイオンの浸入を防ぐことができるので、製造工程数を増加させることなくｐｎ接合部のリーク電流を低減することができる。さらにチップの外周部にプラスイオンの浸入を防ぐためのｎ型層を形成する必要がないことからチップシュリンクが可能となり、ｐｎ接合部のリーク電流の低減とチップ面積の縮小とを同時に満たすことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるバリキャップダイオードの製造方法を説明する要部上面図である。
【図２】図１のＡ−Ａ線における要部断面図である。
【図３】図１、図２に続くバリキャップダイオードの製造工程中の図１と同じ箇所の要部上面図である。
【図４】図３と同じ製造工程時のバリキャップダイオードの製造工程中の図２と同じ箇所の要部断面図である。
【図５】図３、図４に続くバリキャップダイオードの製造工程中の図１と同じ箇所の要部上面図である。
【図６】図５と同じ製造工程時のバリキャップダイオードの製造工程中の図２と同じ箇所の要部断面図である。
【図７】図５、図６に続くバリキャップダイオードの製造工程中の図２と同じ箇所の要部断面図である。
【図８】図７に続くバリキャップダイオードの製造工程中の斜視図である。
【図９】本発明の一実施の形態であるバリキャップダイオードの製造工程中の要部断面図である。
【図１０】本発明の一実施の形態であるバリキャップダイオードの製造工程中の要部平面図である。
【符号の説明】
１ 半導体ウエハ
２ ｎ型エピタキシャル層
３ 酸化シリコン膜（第１絶縁膜）
４ 開口部（第１開口部）
５ ｎ型拡散層（第１拡散層）
６ ｐ型拡散層（第２拡散層）
７ 表面保護膜（第２絶縁膜）
７ａ 酸化シリコン膜
７ｂ ＰＳＧ膜
８ 開口部（第２開口部）
９ａ アノード電極（第１金属電極）
９ｂ 外周電極（第２金属電極）
１０ 裏面電極
１１ バリキャップダイオード
１２ リード
１３ ボンディングワイヤ
１４ リード
１５ 封止樹脂
１６ 極性認識マーク
ＳＬ スクライブライン
ＷＳ ウエハシート
ＤＢ ダイシングブレード

Claims (5)

1. （ａ）半導体ウエハ上に第１導電型の不純物を含むエピタキシャル層を形成する工程と、
   （ｂ）前記エピタキシャル層上に第１絶縁膜を形成した後、前記第１絶縁膜に前記エピタキシャル層に達する第１開口部を形成する工程と、
   （ｃ）前記エピタキシャル層の相対的に深い位置に前記第１開口部から前記第１導電型の不純物を導入して第１拡散層を形成し、前記エピタキシャル層の相対的に浅い位置に前記第１開口部から第２導電型の不純物を導入して第２拡散層を形成する工程と、
   （ｄ）前記第１開口部の内部を含む前記第１絶縁膜の上層に第２絶縁膜を形成し、前記第２絶縁膜に前記第２拡散層に達する第２開口部を形成し、同時にチップの外周部の前記第２絶縁膜を除去する工程と、
   （ｅ）前記第２開口部の内部を含む前記第２絶縁膜の上層にメタル膜を形成し、前記メタル膜をパターニングすることによって、前記第２拡散層に接する第１金属電極および前記チップの外周部に露出した前記エピタキシャル層に接する第２金属電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
2. （ａ）半導体ウエハ上に第１導電型の不純物を含むエピタキシャル層を形成する工程と、
   （ｂ）前記エピタキシャル層上に第１絶縁膜を形成した後、前記第１絶縁膜に前記エピタキシャル層に達する第１開口部を形成する工程と、
   （ｃ）前記エピタキシャル層の相対的に深い位置に前記第１開口部から前記第１導電型の不純物を導入して第１拡散層を形成し、前記エピタキシャル層の相対的に浅い位置に前記第１開口部から第２導電型の不純物を導入して第２拡散層を形成する工程と、
   （ｄ）前記第１開口部の内部を含む前記第１絶縁膜の上層に第２絶縁膜を形成し、前記第２絶縁膜に前記第２拡散層に達する第２開口部を形成し、同時にチップの外周部の前記第２絶縁膜を除去する工程と、
   （ｅ）前記第２開口部の内部を含む前記第２絶縁膜の上層にメタル膜を形成し、前記メタル膜をパターニングすることによって、前記第２拡散層に接する第１金属電極および前記チップの外周部に露出した前記エピタキシャル層に接する第２金属電極を形成する工程とを有し、
   前記第１開口部の平面形状が円形であることを特徴とする半導体装置の製造方法。
3. （ａ）半導体ウエハ上に第１導電型の不純物を含むエピタキシャル層を形成する工程と、
   （ｂ）前記エピタキシャル層上に第１絶縁膜を形成した後、前記第１絶縁膜に前記エピタキシャル層に達する第１開口部を形成する工程と、
   （ｃ）前記エピタキシャル層の相対的に深い位置に前記第１開口部から前記第１導電型の不純物を導入して第１拡散層を形成し、前記エピタキシャル層の相対的に浅い位置に前記第１開口部から第２導電型の不純物を導入して第２拡散層を形成する工程と、
   （ｄ）前記第１開口部の内部を含む前記第１絶縁膜の上層に第２絶縁膜を形成し、前記第２絶縁膜に前記第２拡散層に達する第２開口部を形成し、同時にチップの外周部の前記第２絶縁膜を除去する工程と、
   （ｅ）前記第２開口部の内部を含む前記第２絶縁膜の上層にメタル膜を形成し、前記メタル膜をパターニングすることによって、前記第２拡散層に接する第１金属電極および前記チップの外周部に露出した前記エピタキシャル層に接する第２金属電極を形成する工程とを有し、
   前記メタル膜はアルミニウム合金膜であることを特徴とする半導体装置の製造方法。
4. （ａ）半導体ウエハ上に第１導電型の不純物を含むエピタキシャル層を形成する工程と、
   （ｂ）前記エピタキシャル層上に第１絶縁膜を形成した後、前記第１絶縁膜に前記エピタキシャル層に達する第１開口部を形成する工程と、
   （ｃ）前記エピタキシャル層の相対的に深い位置に前記第１開口部から前記第１導電型の不純物を導入して第１拡散層を形成し、前記エピタキシャル層の相対的に浅い位置に前記第１開口部から第２導電型の不純物を導入して第２拡散層を形成する工程と、
   （ｄ）前記第１開口部の内部を含む前記第１絶縁膜の上層に第２絶縁膜を形成し、前記第２絶縁膜に前記第２拡散層に達する第２開口部を形成し、同時にチップの外周部の前記第２絶縁膜を除去する工程と、
   （ｅ）前記第２開口部の内部を含む前記第２絶縁膜の上層にメタル膜を形成し、前記メタル膜をパターニングすることによって、前記第２拡散層に接する第１金属電極および前記チップの外周部に露出した前記エピタキシャル層に接する第２金属電極を形成する工程とを有し、
   前記第２絶縁膜は、ＰＳＧ膜または少なくとも１つの層にＰＳＧ膜を設けた積層構造の絶縁膜からなることを特徴とする半導体装置の製造方法。
5. 半導体ウエハ上に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層上に形成された第１絶縁膜と、前記第１絶縁膜に形成された前記エピタキシャル層に達する第１開口部と、前記エピタキシャル層の相対的に深い位置に形成された前記第１導電型の第１拡散層と、前記エピタキシャル層の相対的に浅い位置に形成された第２導電型の第２拡散層と、前記第１開口部の底部にて前記第２拡散層に接する第１金属電極と、チップの外周部にて前記エピタキシャル層に接する第２金属電極とからなり、前記第１金属電極と前記第２金属電極とは同一層であることを特徴とする半導体装置。

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