JP2007207796A - 半導体装置の製造方法 - Google Patents

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Hiroki Wakumoto
宏樹 涌本
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Abstract

【課題】ダイオードを搭載するリードレス構造の樹脂封止型半導体装置の小型化を実現することのできる技術を提供する。
【解決手段】半導体基板にチップＤ１毎にＰＩＮダイオードを形成した後、チップＤ１の４辺に設けられる切断部を除いてチップＤ１を覆うレジストパターン１２を半導体基板の表面側及び裏面側に形成し、このレジストパターン１２をマスクとし、ウエットエッチング法を用いて半導体基板の表面側及び裏面側から切断部に沿って半導体基板をエッチングして、半導体基板を複数個のチップＤ１に分割する。
【選択図】図５

Description

本発明は、半導体装置の製造技術に関し、特に、ダイオードが形成されたチップを搭載するリードレス構造の樹脂封止型半導体装置の製造に適用して有効な技術に関するものである。
例えば半導体基板の素子片への分割のための切断部に基板の一面から溝をエッチングによって掘る際に、同時に半導体基板の他面の上記溝に対向する位置から、上記溝よりも狭い幅の溝をウエットエッチングによって掘る技術が開示されている（例えば特許文献１等）。
半導体チップの回路形成面をチップ裏面よりも大きく形成し、モールド樹脂の内部で半導体チップの側面部分をモールド樹脂に対する引っ掛かり部分とすることにより、半導体チップとモールド樹脂との密着強度を高める技術が開示されている（例えば特許文献２等）。
外部接続端子部が、封止樹脂の内部に位置しボンディングワイヤに接続される略平坦状の内側面と、樹脂封止の外部に露出した外側面とを有するリードレス構造の樹脂封止型半導体装置が開示されている（例えば特許文献３等）。
特開平６−１６３６８９号公報（段落［０００７］〜［０００８］、図１〜図４） 特開平８−３１７７３号公報（段落［０００８］、［０００９］、［００１３］、図１、図４） 特開平１１−１３５５４６号公報（段落［００３２］〜［００３４］、図１）
リードフレームを用いないリードレス構造の樹脂封止型半導体装置は、封止樹脂の外周によりパッケージサイズを決めることができるので、リードフレームの切断寸法がパッケージサイズを決めるリード構造の樹脂封止型半導体装置よりも小型化を実現することができる。
しかしながら、リードレス構造の樹脂封止型半導体装置においては、以下に説明する種々の技術的課題が存在する。リードレス構造の樹脂封止型半導体装置では、半導体装置に搭載されるチップの小型化も要求される。しかし、切断刃を用いたダイシングにより半導体基板を個々のチップに切り分けると、チップの切断面には破砕層が形成される。例えばＰＩＮ（Positive Intrinsic Negative）ダイオードの場合、チップの寸法が小さくなると破砕層がＩ層のほぼ全領域に形成されることになり、Ｐ層とＮ層との間のリーク電流が増加してＰＩＮダイオードの特性が劣化する。このため、ＰＩＮダイオードの特性の信頼性を確保するには、リーク電流の増加が生じない寸法以上の形状を有するチップを採用しなくてはならず、半導体装置の小型化を実現する上での障害の１つとなっている。
本発明の目的は、ダイオードが形成されたチップを搭載するリードレス構造の樹脂封止型半導体装置の小型化を実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、半導体基板にチップ毎にダイオードを形成した後、チップの４辺に設けられる切断部を除いてチップを覆うレジストパターンを半導体基板の表面側及び裏面側に形成し、このレジストパターンをマスクとし、ウエットエッチング法または等方性ドライエッチング法を用いて半導体基板の表面側及び裏面側から切断部に沿って半導体基板をエッチングして、半導体基板を複数個のチップに分割する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ウエットエッチング法を用いて半導体基板を複数個のチップに分割することにより、チップの寸法が小さくてもダイオードのリーク電流に影響を及ぼす領域に破砕層の形成等のダメージが生じないので、チップの小型化が可能となり、さらにはダイオードが形成されたチップを搭載するリードレス構造の樹脂封止型半導体装置の小型化を実現することができる。
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の実施の形態によるＰＩＮダイオードの製造方法を図１〜図９を用いて工程順に説明する。図１〜図４はＰＩＮダイオードが形成される１つのチップの要部断面図、図５は半導体基板の要部断面図、図６はリーク電流とチップの切断面からＰ層までの距離との関係を示すグラフ図、図７は図６に示すリーク電流の測定に用いたＰＩＮダイオードの模式断面図、図８及び図９はＰＩＮダイオードが形成されたチップを搭載する半導体装置の要部断面図である。
まず、図１に示すように、ｎ型不純物、例えばヒ素が導入された単結晶シリコンからなる平面略円形状の半導体ウエハ１ａを用意する。半導体ウエハ１ａの厚さは、例えば５５０μｍ、その不純物濃度は、例えば１０１８〜１０１９ｃｍ−３である。続いてエピタキシャル成長法により半導体ウエハ１ａ上にＩ層２を成長させて、半導体ウエハ１ａ及びＩ層２からなる半導体基板１を形成する。Ｉ層２の厚さは、例えば２５μｍ、その不純物濃度は、例えば１０１２〜１０１３ｃｍ−３である。なお、ここに示したＩ層２の厚さ及び不純物濃度は一例であって、これに限定されるものではなく、ＰＩＮダイオードに要求される容量及び高周波抵抗などの特性によって決められるものである。
次に、半導体基板１の主面上に、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により第１絶縁膜３を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第１絶縁膜３をエッチングし、ＰＩＮダイオードの平面中央部のＩ層２の表面を露出させる。続いて露出したＩ層２の表面から、例えばイオン注入法または不純物拡散法によりｐ型不純物、例えばボロンを導入して半導体ウエハ１ａに達しないＰ層４をＩ層２に形成する。Ｐ層の不純物濃度は、例えば１０１８〜１０１９ｃｍ−３である。
次に、図２に示すように、第１絶縁膜３を除去した後、半導体基板１の主面上に、例えば熱酸化法またはＣＶＤ法により第２絶縁膜５を形成する。続いてフォトリソグラフィ法により形成されたレジストパターンをマスクとして第２絶縁膜５をエッチングし、Ｐ層４の平面周辺部のＩ層２の表面を露出させる。さらに、上記レジストパターンをマスクとして、ウエットエッチング法または等方性エッチングガスを用いたドライエッチング法によりＩ層２を深さ方向にエッチングし、半導体ウエハ１ａには達しない、例えば深さ１８μｍのトレンチ６を形成する。このトレンチ６は、Ｉ層２において平面リング状となる。
次に、図３に示すように、第２絶縁膜５を除去した後、半導体基板１の主面上に、例えばＣＶＤ法により表面保護膜７を形成する。続いてフォトリソグラフィ法により形成されたレジストパターンをマスクとしてトレンチ６の外周部の表面保護膜７を除去した後、リン処理を行い、ＰＩＮ接合への汚染の侵入を防ぐためのリン処理層８をトレンチ６の外周部に形成する。
次に、フォトリソグラフィ法により形成されたレジストパターンをマスクとして表面保護膜７をエッチングし、Ｐ層４の表面を露出させた後、半導体基板１の主面上に、例えばスパッタリング法によりアルミニウムとシリコンからなる合金膜を堆積する。続いてフォトリソグラフィ法により形成されたレジストパターンをマスクとして上記合金膜をエッチングし、Ｐ層４に接続する表面電極９を形成する。
次に、図４に示すように、半導体基板１の主面上に、例えば窒化シリコン膜及び酸化シリコン膜を順次堆積することにより積層膜を形成した後、この積層膜をフォトリソグラフィ法により形成されたレジストパターンをマスクとしてエッチングし、表面電極９を露出させて最終表面保護膜１０を形成する。
次に、表面電極９及び最終表面保護膜１０を保護するための保護テープを半導体基板１の主面上に貼り付けた後、半導体ウエハ１ａを裏面からグラインディングにより研削し、パッケージ形態に合わせて半導体基板１を所定の厚さ、例えば１００〜２００μｍとする。なお、半導体ウエハ１ａの裏面を研削した後に、さらに半導体ウエハ１ａの裏面をライトエッチングしてもよい。
次に、上記保護テープを剥がし、半導体基板１を洗浄した後、半導体基板１の裏面に金膜を堆積して裏面電極１１を形成することにより、半導体基板１にチップＤ１毎にＰＩＮダイオードが形成される。
次に、図５に示すように、ＰＩＮダイオードが形成されたチップＤ１の表面側及び裏面側の所定領域にフォトリソグラフィ法によりレジストパターン１２を形成する。このレジストパターン１２は、例えばチップＤ１の４辺に設けられる切断部を除いてチップＤ１を覆うように形成される。続いてレジストパターン１２をマスクとして等方性のエッチング法、例えばウエットエッチング法または等方性ドライエッチング法により上記切断部に沿って半導体基板１の表面側及び裏面側から深さ方向にエッチングして複数個のチップＤ１に分割する。
切断刃を用いたダイシングにより半導体基板を個々のチップに切り分ける際にはチップの切断面に破砕層が形成される。しかし、ウエットエッチング法または等方性ドライエッチング法を用いることにより、個々に分割されたチップＤ１の切断面においては、このような破砕層の形成を防止することができる。なお、ウエットエッチング法または等方性ドライエッチング法は等方性エッチング特性を有するため、横方向へのエッチングを考慮して上記レジストパターン１２はチップＤ１の完成寸法よりも大きく形成する必要がある。ここで半導体基板１の表面側及び裏面側から同時にエッチングすることによりチップＤ１の切断面のほぼ中央部に凸形状が形成される。これは後で述べるアンカー効果を有する凸形状を一番大きく形成できる方法である。半導体基板１の表面側と裏面側においてエッチングにより形成される溝の大きさが異なる場合には、凸形状は半導体基板１の切断面の中央部分ではなく半導体基板１の表面側または裏面側に偏ることになり、凸形状を大きく形成することができない。
次に、チップＤ１の切断面において破砕層の形成を防止することにより得られる効果について、図６及び図７を用いて説明する。図６は、ウエットエッチング法を用いて半導体基板から分割されたチップに形成されたＰＩＮダイオード及び切断刃を用いて半導体基板から切り分けられたチップに形成されたＰＩＮダイオードのリーク電流特性を示すグラフ図である。図６の縦軸は各ＰＩＮダイオードのＰ層とＮ層との間に流れるリーク電流、横軸は各ＰＩＮダイオードが形成されたチップの切断面からＰ層までの距離（図７の距離Ｌ）である。図７に図６に示すリーク電流の測定に用いたＰＩＮダイオードの模式断面図を示す。なお、図７には、切断刃を用いて半導体基板を切り分けた際にチップの切断面に形成される破砕層の様子も記載している。
図６に示すように、切断刃を用いて半導体基板から切り分けられたチップに形成されたＰＩＮダイオードでは、チップの切断面からＰ層までの距離が３５μｍ以上であればＰ層とＮ層との間で低いリーク電流が得られるが、３５μｍよりも距離が短くなると、その距離が短くなるに従いＰ層とＮ層との間のリーク電流が増加する。これは、図７に示した破砕層がチップの切断面からＰ層に達することにより、Ｐ層からＩ層へ容易に正孔が流れ、またＮ層からＩ層へ電子が容易に流れてＰ層とＮ層との間でのリーク電流の増加が生じると考えられる。
一方、ウエットエッチング法を用いて半導体基板から分割されたチップに形成されたＰＩＮダイオードでは、チップの切断面からＰ層までの距離が２３．５μｍであってもＰ層とＮ層との間のリーク電流の増加は見られない。Ｉ層に破砕層が形成されないことにより、その距離が短くなっても低いリーク電流を得ることができると考えられる。従って、チップが小型化されても低いリーク電流を得ることが可能である。さらに、ウエットエッチング法を用いた分割による効果として、チップＤ１の切断面のほぼ中央部が凸形状となることから、後に封止樹脂によりチップＤ１を封止した際に、クサビ型のアンカー効果によりチップＤ１と封止樹脂との接続性を向上させることができる。
その後、半導体基板１から分割された個々のチップＤ１は、封止樹脂により封止される。
まず、図８に示すように、第１実装用端子１３の表面とチップＤ１の裏面電極１１とを、例えば金−シリコン共晶または銀ペーストを用いて接合し、第１実装用端子１３の表面（内側面）上にチップＤ１を搭載する。なお、チップＤ１と第１実装用端子１３とを共晶接合またはペースト接合で接続することにより両者間では強い接着強度が得られるため、前述したようにクサビ型のアンカー効果によりチップＤ１と封止樹脂との接続性を向上することにより、第１実装用端子１３と封止樹脂との接続性が向上し、従ってチップＤ１と第１実装用端子１３と封止樹脂との接続性が向上することになる。
続いて第２実装用端子１４の表面とダミーチップＤ２の裏面電極１６とを、例えば金−シリコン共晶または銀ペーストを用いて接合し、第２実装用端子１４の表面（内側面）上にダミーチップＤ２を搭載する。第１及び第２実装用端子１３，１４の寸法は、例えば０．１５ｍｍ×０．２ｍｍである。
ダミーチップＤ２は、例えばｐ型不純物、例えばボロンが導入された単結晶シリコンからなる平面略円形状の半導体ウエハに、単位素子（ダミーチップＤ２）毎に表面電極１５及び裏面電極１６を形成した後、前述したように半導体ウエハの表面側及び裏面側からウエットエッチング法または等方性ドライエッチング法を用いてエッチングし、半導体ウエハを切断部に沿って分割することにより形成することができる。ウエットエッチング法または等方性ドライエッチング法を用いた分割により、ダミーチップＤ２の切断面のほぼ中央部が凸形状となることから、前述したチップＤ１と同様に、後に封止樹脂によりダミーチップＤ２を封止した際に、クサビ型のアンカー効果によりダミーチップＤ２と封止樹脂との接続性を向上させることができる。なお、ダミーチップＤ２と第２実装用端子１４とは共晶接合またはペースト接合で接続することにほり両者間では強い接着強度が得られるため、前述のようにクサビ型のアンカー効果によりダミーチップＤ２と封止樹脂との接続性を向上することにより、第２実装用端子１４と封止樹脂との接続性が向上し、従ってダミーチップＤ２と第２実装用端子１４と封止樹脂との接続性が向上することになる。
次に、チップＤ１の表面電極９とダミーチップＤ２の表面電極１５とをボンディングワイヤ１７、例えば金線を用いて接続する。なお、ボンディングの順序は特に決められてはいないが、ダミーチップＤ２の厚さをチップＤ１の厚さよりも薄くして、ダミーチップＤ２側からチップＤ１側へボンディングすることにより、ワイヤループの高さを低くすることができる。
次に、図９に示すように、第１実装用端子１３及び第２実装用端子１４の裏面（外側面）を露出させて封止樹脂１８、例えばエポキシレジンによりチップＤ１、ダミーチップＤ２及びボンディングワイヤ１７を封止してこれらを保護する。これにより、ＰＩＮダイオードが形成されたチップＤ１を搭載する半導体装置が略完成する。この半導体装置の縦及び横の寸法は、例えば０．６ｍｍ×０．３ｍｍである。
なお、本実施の形態では、ダミーチップＤ２を単結晶シリコンからなる半導体ウエハから形成したが、これに限定されるものではなく、切断面のほぼ中央部に凸形状を有するダミーチップであればその材質は単結晶シリコン以外であってもよく、また外部接続端子の抵抗を低減するためにほぼ中央部に凸形状を有する導電性金属チップであってもよい。また、図１０に示すように、ダミーチップＤ２を用いずに、チップＤ１の表面電極９と第２実装用端子１４の表面とをボンディングワイヤ１７を用いて接続してもよい。ただしその場合は、図９に示すような構造に比較すると第２実装用端子１４と封止樹脂１８との接続性はクサビ型のダミーチップＤ２がないために多少劣る可能性がある。
このように、本実施の形態によれば、半導体基板１を個々のチップＤ１に切断する際、ウエットエッチング法または等方性ドライエッチング法を用いることでチップＤ１の切断面に破砕層の形成等のダメージが生じないので、チップＤ１の小型化が可能となり、さらにはチップＤ１を搭載する半導体装置の小型化が可能となる。また、チップＤ１の切断面のほぼ中央部に凸形状が形成されることにより、樹脂封止した際にチップＤ１と封止樹脂１８との接続性が向上するので、半導体装置の信頼性の向上を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、チップに形成されるダイオードとしてＰＩＮダイオードを例示したが、他のダイオード、例えばスイッチングダイオーまたはツェナーダイオードなどのＰＮダイオード、あるいはショットキ・バリアダイオードなども適用することができて、同様の効果を得ることができる。
本発明の半導体装置の製造方法は、例えば小型化が要求される面実装型の半導体装置の製造に適用することができる。
本発明の一実施の形態であるＰＩＮダイオードの製造工程を示す１チップの要部断面図である。 本発明の一実施の形態であるＰＩＮダイオードの製造工程を示す１チップの要部断面図である。 本発明の一実施の形態であるＰＩＮダイオードの製造工程を示す１チップの要部断面図である。 本発明の一実施の形態であるＰＩＮダイオードの製造工程を示す１チップの要部断面図である。 本発明の一実施の形態であるＰＩＮダイオードの製造工程を示す半導体基板の要部断面図である。 ＰＩＮダイオードのリーク電流とチップの切断面からＰ層までの距離との関係を示すグラフ図である。 図６に示すリーク電流の測定に用いたＰＩＮダイオードの模式断面図である。 本発明の一実施の形態であるＰＩＮダイオードが形成されたチップを搭載する半導体装置の製造工程を示す半導体装置の要部断面図である。 本発明の一実施の形態であるＰＩＮダイオードが形成されたチップを搭載する半導体装置の製造工程を示す半導体装置の要部断面図である。 本発明の一実施の形態であるＰＩＮダイオードが形成されたチップを搭載する他の半導体装置の要部断面図である。
符号の説明
１ 半導体基板
１ａ 半導体ウエハ
２ Ｉ層
３ 第１絶縁膜
４ Ｐ層
５ 第２絶縁膜
６ トレンチ
７ 表面保護膜
８ リン処理層
９ 表面電極
１０ 最終表面保護膜
１１ 裏面電極
１２ レジストパターン
１３ 第１実装用端子
１４ 第２実装用端子
１５ 表面電極
１６ 裏面電極
１７ ボンディングワイヤ
１８ 封止樹脂
Ｄ１ チップ
Ｄ２ ダミーチップ

Claims (6)

  1. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）半導体基板にチップ毎にダイオードを形成する工程、
    （ｂ）前記チップの４辺に設けられる切断部を除いて前記チップを覆うレジストパターンを前記半導体基板の表面側及び裏面側に形成する工程、
    （ｃ）前記レジストパターンをマスクとし、等方性のエッチング法を用いて前記半導体基板の表面側及び裏面側から前記切断部に沿って前記半導体基板をエッチングして、前記半導体基板を複数個の前記チップに分割する工程。
  2. 請求項１記載の半導体装置の製造方法において、前記工程（ｃ）の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
    （ｄ）第１実装用端子の表面と分割された前記チップの裏面側に形成された電極とを接合して、前記第１実装用端子の表面上に前記チップを搭載する工程、
    （ｅ）前記工程（ｄ）の後、第２実装用端子の表面と前記チップの表面側に形成された電極とをボンディングワイヤで接続する工程、
    （ｆ）前記工程（ｅ）の後、前記第１実装用端子の裏面と前記第２実装用端子の裏面とを露出させて、前記チップ及び前記ボンディングワイヤを樹脂により封止する工程。
  3. 請求項１または２記載の半導体装置の製造方法において、分割された前記チップの切断面のほぼ中央部が凸形状となっていることを特徴とする半導体装置の製造方法。
  4. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）第１半導体基板にチップ毎にダイオードを形成する工程、
    （ｂ）前記チップの４辺に設けられる第１切断部を除いて前記チップを覆う第１レジストパターンを前記第１半導体基板の表面側及び裏面側に形成する工程、
    （ｃ）前記第１レジストパターンをマスクとし、等方性のエッチング法を用いて前記第１半導体基板の表面側及び裏面側から前記第１切断部に沿って前記第１半導体基板をエッチングして、前記第１半導体基板を複数個の前記チップに分割する工程、
    （ｄ）第１実装用端子の表面と分割された前記チップの裏面側に形成された電極とを接合して、前記第１実装用端子の表面上に前記チップを搭載する工程、
    （ｅ）ダミーチップを用意する工程、
    （ｆ）第２実装用端子の表面と前記ダミーチップの裏面側に形成された電極とを接合して、前記第２実装用端子の表面上に前記ダミーチップを搭載する工程、
    （ｇ）前記工程（ｆ）の後、前記チップの表面側に形成された電極と前記ダミーチップの表面側に形成された電極とをボンディングワイヤで接続する工程、
    （ｈ）前記工程（ｇ）の後、前記第１実装用端子の裏面と前記第２実装用端子の裏面とを露出させて、前記チップ、前記ダミーチップ及び前記ボンディングワイヤを樹脂により封止する工程。
  5. 請求項４記載の半導体装置の製造方法において、前記工程（ｅ）は以下の工程を含むことを特徴とする半導体装置の製造方法；
    （ｅ１）第２半導体基板を用意する工程、
    （ｅ２）前記ダミーチップが形成される領域を覆い、前記ダミーチップの４辺に設けられる第２切断部を覆わない第２レジストパターンを前記第２半導体基板の表面側及び裏面側に形成する工程、
    （ｅ３）前記第２レジストパターンをマスクとし、等方性のエッチング法を用いて前記第２半導体基板の表面側及び裏面側から前記第２切断部に沿って前記第２半導体基板をエッチングして、前記第２半導体基板を複数個の前記ダミーチップに分割する工程。
  6. 請求項５記載の半導体装置の製造方法において、分割された前記ダミーチップの切断面のほぼ中央部が凸形状となっていることを特徴とする半導体装置の製造方法。
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