JP2007207796A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007207796A
JP2007207796A JP2006021673A JP2006021673A JP2007207796A JP 2007207796 A JP2007207796 A JP 2007207796A JP 2006021673 A JP2006021673 A JP 2006021673A JP 2006021673 A JP2006021673 A JP 2006021673A JP 2007207796 A JP2007207796 A JP 2007207796A
Authority
JP
Japan
Prior art keywords
chip
semiconductor substrate
surface side
mounting terminal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006021673A
Other languages
English (en)
Inventor
Koichi Nakajima
浩一 中嶋
Toshiya Nozawa
俊哉 野澤
Yasuji Ichinose
八州治 一ノ瀬
Hiroki Wakumoto
宏樹 涌本
Shinji Naito
伸二 内藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2006021673A priority Critical patent/JP2007207796A/ja
Publication of JP2007207796A publication Critical patent/JP2007207796A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/4813Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10156Shape being other than a cuboid at the periphery
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

【課題】ダイオードを搭載するリードレス構造の樹脂封止型半導体装置の小型化を実現することのできる技術を提供する。
【解決手段】半導体基板にチップD1毎にPINダイオードを形成した後、チップD1の4辺に設けられる切断部を除いてチップD1を覆うレジストパターン12を半導体基板の表面側及び裏面側に形成し、このレジストパターン12をマスクとし、ウエットエッチング法を用いて半導体基板の表面側及び裏面側から切断部に沿って半導体基板をエッチングして、半導体基板を複数個のチップD1に分割する。
【選択図】図5

Description

本発明は、半導体装置の製造技術に関し、特に、ダイオードが形成されたチップを搭載するリードレス構造の樹脂封止型半導体装置の製造に適用して有効な技術に関するものである。
例えば半導体基板の素子片への分割のための切断部に基板の一面から溝をエッチングによって掘る際に、同時に半導体基板の他面の上記溝に対向する位置から、上記溝よりも狭い幅の溝をウエットエッチングによって掘る技術が開示されている(例えば特許文献1等)。
半導体チップの回路形成面をチップ裏面よりも大きく形成し、モールド樹脂の内部で半導体チップの側面部分をモールド樹脂に対する引っ掛かり部分とすることにより、半導体チップとモールド樹脂との密着強度を高める技術が開示されている(例えば特許文献2等)。
外部接続端子部が、封止樹脂の内部に位置しボンディングワイヤに接続される略平坦状の内側面と、樹脂封止の外部に露出した外側面とを有するリードレス構造の樹脂封止型半導体装置が開示されている(例えば特許文献3等)。
特開平6−163689号公報(段落[0007]〜[0008]、図1〜図4) 特開平8−31773号公報(段落[0008]、[0009]、[0013]、図1、図4) 特開平11−135546号公報(段落[0032]〜[0034]、図1)
リードフレームを用いないリードレス構造の樹脂封止型半導体装置は、封止樹脂の外周によりパッケージサイズを決めることができるので、リードフレームの切断寸法がパッケージサイズを決めるリード構造の樹脂封止型半導体装置よりも小型化を実現することができる。
しかしながら、リードレス構造の樹脂封止型半導体装置においては、以下に説明する種々の技術的課題が存在する。リードレス構造の樹脂封止型半導体装置では、半導体装置に搭載されるチップの小型化も要求される。しかし、切断刃を用いたダイシングにより半導体基板を個々のチップに切り分けると、チップの切断面には破砕層が形成される。例えばPIN(Positive Intrinsic Negative)ダイオードの場合、チップの寸法が小さくなると破砕層がI層のほぼ全領域に形成されることになり、P層とN層との間のリーク電流が増加してPINダイオードの特性が劣化する。このため、PINダイオードの特性の信頼性を確保するには、リーク電流の増加が生じない寸法以上の形状を有するチップを採用しなくてはならず、半導体装置の小型化を実現する上での障害の1つとなっている。
本発明の目的は、ダイオードが形成されたチップを搭載するリードレス構造の樹脂封止型半導体装置の小型化を実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、半導体基板にチップ毎にダイオードを形成した後、チップの4辺に設けられる切断部を除いてチップを覆うレジストパターンを半導体基板の表面側及び裏面側に形成し、このレジストパターンをマスクとし、ウエットエッチング法または等方性ドライエッチング法を用いて半導体基板の表面側及び裏面側から切断部に沿って半導体基板をエッチングして、半導体基板を複数個のチップに分割する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ウエットエッチング法を用いて半導体基板を複数個のチップに分割することにより、チップの寸法が小さくてもダイオードのリーク電流に影響を及ぼす領域に破砕層の形成等のダメージが生じないので、チップの小型化が可能となり、さらにはダイオードが形成されたチップを搭載するリードレス構造の樹脂封止型半導体装置の小型化を実現することができる。
本実施の形態においては、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の実施の形態によるPINダイオードの製造方法を図1〜図9を用いて工程順に説明する。図1〜図4はPINダイオードが形成される1つのチップの要部断面図、図5は半導体基板の要部断面図、図6はリーク電流とチップの切断面からP層までの距離との関係を示すグラフ図、図7は図6に示すリーク電流の測定に用いたPINダイオードの模式断面図、図8及び図9はPINダイオードが形成されたチップを搭載する半導体装置の要部断面図である。
まず、図1に示すように、n型不純物、例えばヒ素が導入された単結晶シリコンからなる平面略円形状の半導体ウエハ1aを用意する。半導体ウエハ1aの厚さは、例えば550μm、その不純物濃度は、例えば1018〜1019cm−3である。続いてエピタキシャル成長法により半導体ウエハ1a上にI層2を成長させて、半導体ウエハ1a及びI層2からなる半導体基板1を形成する。I層2の厚さは、例えば25μm、その不純物濃度は、例えば1012〜1013cm−3である。なお、ここに示したI層2の厚さ及び不純物濃度は一例であって、これに限定されるものではなく、PINダイオードに要求される容量及び高周波抵抗などの特性によって決められるものである。
次に、半導体基板1の主面上に、例えば熱酸化法またはCVD(Chemical Vapor Deposition)法により第1絶縁膜3を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第1絶縁膜3をエッチングし、PINダイオードの平面中央部のI層2の表面を露出させる。続いて露出したI層2の表面から、例えばイオン注入法または不純物拡散法によりp型不純物、例えばボロンを導入して半導体ウエハ1aに達しないP層4をI層2に形成する。P層の不純物濃度は、例えば1018〜1019cm−3である。
次に、図2に示すように、第1絶縁膜3を除去した後、半導体基板1の主面上に、例えば熱酸化法またはCVD法により第2絶縁膜5を形成する。続いてフォトリソグラフィ法により形成されたレジストパターンをマスクとして第2絶縁膜5をエッチングし、P層4の平面周辺部のI層2の表面を露出させる。さらに、上記レジストパターンをマスクとして、ウエットエッチング法または等方性エッチングガスを用いたドライエッチング法によりI層2を深さ方向にエッチングし、半導体ウエハ1aには達しない、例えば深さ18μmのトレンチ6を形成する。このトレンチ6は、I層2において平面リング状となる。
次に、図3に示すように、第2絶縁膜5を除去した後、半導体基板1の主面上に、例えばCVD法により表面保護膜7を形成する。続いてフォトリソグラフィ法により形成されたレジストパターンをマスクとしてトレンチ6の外周部の表面保護膜7を除去した後、リン処理を行い、PIN接合への汚染の侵入を防ぐためのリン処理層8をトレンチ6の外周部に形成する。
次に、フォトリソグラフィ法により形成されたレジストパターンをマスクとして表面保護膜7をエッチングし、P層4の表面を露出させた後、半導体基板1の主面上に、例えばスパッタリング法によりアルミニウムとシリコンからなる合金膜を堆積する。続いてフォトリソグラフィ法により形成されたレジストパターンをマスクとして上記合金膜をエッチングし、P層4に接続する表面電極9を形成する。
次に、図4に示すように、半導体基板1の主面上に、例えば窒化シリコン膜及び酸化シリコン膜を順次堆積することにより積層膜を形成した後、この積層膜をフォトリソグラフィ法により形成されたレジストパターンをマスクとしてエッチングし、表面電極9を露出させて最終表面保護膜10を形成する。
次に、表面電極9及び最終表面保護膜10を保護するための保護テープを半導体基板1の主面上に貼り付けた後、半導体ウエハ1aを裏面からグラインディングにより研削し、パッケージ形態に合わせて半導体基板1を所定の厚さ、例えば100〜200μmとする。なお、半導体ウエハ1aの裏面を研削した後に、さらに半導体ウエハ1aの裏面をライトエッチングしてもよい。
次に、上記保護テープを剥がし、半導体基板1を洗浄した後、半導体基板1の裏面に金膜を堆積して裏面電極11を形成することにより、半導体基板1にチップD1毎にPINダイオードが形成される。
次に、図5に示すように、PINダイオードが形成されたチップD1の表面側及び裏面側の所定領域にフォトリソグラフィ法によりレジストパターン12を形成する。このレジストパターン12は、例えばチップD1の4辺に設けられる切断部を除いてチップD1を覆うように形成される。続いてレジストパターン12をマスクとして等方性のエッチング法、例えばウエットエッチング法または等方性ドライエッチング法により上記切断部に沿って半導体基板1の表面側及び裏面側から深さ方向にエッチングして複数個のチップD1に分割する。
切断刃を用いたダイシングにより半導体基板を個々のチップに切り分ける際にはチップの切断面に破砕層が形成される。しかし、ウエットエッチング法または等方性ドライエッチング法を用いることにより、個々に分割されたチップD1の切断面においては、このような破砕層の形成を防止することができる。なお、ウエットエッチング法または等方性ドライエッチング法は等方性エッチング特性を有するため、横方向へのエッチングを考慮して上記レジストパターン12はチップD1の完成寸法よりも大きく形成する必要がある。ここで半導体基板1の表面側及び裏面側から同時にエッチングすることによりチップD1の切断面のほぼ中央部に凸形状が形成される。これは後で述べるアンカー効果を有する凸形状を一番大きく形成できる方法である。半導体基板1の表面側と裏面側においてエッチングにより形成される溝の大きさが異なる場合には、凸形状は半導体基板1の切断面の中央部分ではなく半導体基板1の表面側または裏面側に偏ることになり、凸形状を大きく形成することができない。
次に、チップD1の切断面において破砕層の形成を防止することにより得られる効果について、図6及び図7を用いて説明する。図6は、ウエットエッチング法を用いて半導体基板から分割されたチップに形成されたPINダイオード及び切断刃を用いて半導体基板から切り分けられたチップに形成されたPINダイオードのリーク電流特性を示すグラフ図である。図6の縦軸は各PINダイオードのP層とN層との間に流れるリーク電流、横軸は各PINダイオードが形成されたチップの切断面からP層までの距離(図7の距離L)である。図7に図6に示すリーク電流の測定に用いたPINダイオードの模式断面図を示す。なお、図7には、切断刃を用いて半導体基板を切り分けた際にチップの切断面に形成される破砕層の様子も記載している。
図6に示すように、切断刃を用いて半導体基板から切り分けられたチップに形成されたPINダイオードでは、チップの切断面からP層までの距離が35μm以上であればP層とN層との間で低いリーク電流が得られるが、35μmよりも距離が短くなると、その距離が短くなるに従いP層とN層との間のリーク電流が増加する。これは、図7に示した破砕層がチップの切断面からP層に達することにより、P層からI層へ容易に正孔が流れ、またN層からI層へ電子が容易に流れてP層とN層との間でのリーク電流の増加が生じると考えられる。
一方、ウエットエッチング法を用いて半導体基板から分割されたチップに形成されたPINダイオードでは、チップの切断面からP層までの距離が23.5μmであってもP層とN層との間のリーク電流の増加は見られない。I層に破砕層が形成されないことにより、その距離が短くなっても低いリーク電流を得ることができると考えられる。従って、チップが小型化されても低いリーク電流を得ることが可能である。さらに、ウエットエッチング法を用いた分割による効果として、チップD1の切断面のほぼ中央部が凸形状となることから、後に封止樹脂によりチップD1を封止した際に、クサビ型のアンカー効果によりチップD1と封止樹脂との接続性を向上させることができる。
その後、半導体基板1から分割された個々のチップD1は、封止樹脂により封止される。
まず、図8に示すように、第1実装用端子13の表面とチップD1の裏面電極11とを、例えば金−シリコン共晶または銀ペーストを用いて接合し、第1実装用端子13の表面(内側面)上にチップD1を搭載する。なお、チップD1と第1実装用端子13とを共晶接合またはペースト接合で接続することにより両者間では強い接着強度が得られるため、前述したようにクサビ型のアンカー効果によりチップD1と封止樹脂との接続性を向上することにより、第1実装用端子13と封止樹脂との接続性が向上し、従ってチップD1と第1実装用端子13と封止樹脂との接続性が向上することになる。
続いて第2実装用端子14の表面とダミーチップD2の裏面電極16とを、例えば金−シリコン共晶または銀ペーストを用いて接合し、第2実装用端子14の表面(内側面)上にダミーチップD2を搭載する。第1及び第2実装用端子13,14の寸法は、例えば0.15mm×0.2mmである。
ダミーチップD2は、例えばp型不純物、例えばボロンが導入された単結晶シリコンからなる平面略円形状の半導体ウエハに、単位素子(ダミーチップD2)毎に表面電極15及び裏面電極16を形成した後、前述したように半導体ウエハの表面側及び裏面側からウエットエッチング法または等方性ドライエッチング法を用いてエッチングし、半導体ウエハを切断部に沿って分割することにより形成することができる。ウエットエッチング法または等方性ドライエッチング法を用いた分割により、ダミーチップD2の切断面のほぼ中央部が凸形状となることから、前述したチップD1と同様に、後に封止樹脂によりダミーチップD2を封止した際に、クサビ型のアンカー効果によりダミーチップD2と封止樹脂との接続性を向上させることができる。なお、ダミーチップD2と第2実装用端子14とは共晶接合またはペースト接合で接続することにほり両者間では強い接着強度が得られるため、前述のようにクサビ型のアンカー効果によりダミーチップD2と封止樹脂との接続性を向上することにより、第2実装用端子14と封止樹脂との接続性が向上し、従ってダミーチップD2と第2実装用端子14と封止樹脂との接続性が向上することになる。
次に、チップD1の表面電極9とダミーチップD2の表面電極15とをボンディングワイヤ17、例えば金線を用いて接続する。なお、ボンディングの順序は特に決められてはいないが、ダミーチップD2の厚さをチップD1の厚さよりも薄くして、ダミーチップD2側からチップD1側へボンディングすることにより、ワイヤループの高さを低くすることができる。
次に、図9に示すように、第1実装用端子13及び第2実装用端子14の裏面(外側面)を露出させて封止樹脂18、例えばエポキシレジンによりチップD1、ダミーチップD2及びボンディングワイヤ17を封止してこれらを保護する。これにより、PINダイオードが形成されたチップD1を搭載する半導体装置が略完成する。この半導体装置の縦及び横の寸法は、例えば0.6mm×0.3mmである。
なお、本実施の形態では、ダミーチップD2を単結晶シリコンからなる半導体ウエハから形成したが、これに限定されるものではなく、切断面のほぼ中央部に凸形状を有するダミーチップであればその材質は単結晶シリコン以外であってもよく、また外部接続端子の抵抗を低減するためにほぼ中央部に凸形状を有する導電性金属チップであってもよい。また、図10に示すように、ダミーチップD2を用いずに、チップD1の表面電極9と第2実装用端子14の表面とをボンディングワイヤ17を用いて接続してもよい。ただしその場合は、図9に示すような構造に比較すると第2実装用端子14と封止樹脂18との接続性はクサビ型のダミーチップD2がないために多少劣る可能性がある。
このように、本実施の形態によれば、半導体基板1を個々のチップD1に切断する際、ウエットエッチング法または等方性ドライエッチング法を用いることでチップD1の切断面に破砕層の形成等のダメージが生じないので、チップD1の小型化が可能となり、さらにはチップD1を搭載する半導体装置の小型化が可能となる。また、チップD1の切断面のほぼ中央部に凸形状が形成されることにより、樹脂封止した際にチップD1と封止樹脂18との接続性が向上するので、半導体装置の信頼性の向上を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、チップに形成されるダイオードとしてPINダイオードを例示したが、他のダイオード、例えばスイッチングダイオーまたはツェナーダイオードなどのPNダイオード、あるいはショットキ・バリアダイオードなども適用することができて、同様の効果を得ることができる。
本発明の半導体装置の製造方法は、例えば小型化が要求される面実装型の半導体装置の製造に適用することができる。
本発明の一実施の形態であるPINダイオードの製造工程を示す1チップの要部断面図である。 本発明の一実施の形態であるPINダイオードの製造工程を示す1チップの要部断面図である。 本発明の一実施の形態であるPINダイオードの製造工程を示す1チップの要部断面図である。 本発明の一実施の形態であるPINダイオードの製造工程を示す1チップの要部断面図である。 本発明の一実施の形態であるPINダイオードの製造工程を示す半導体基板の要部断面図である。 PINダイオードのリーク電流とチップの切断面からP層までの距離との関係を示すグラフ図である。 図6に示すリーク電流の測定に用いたPINダイオードの模式断面図である。 本発明の一実施の形態であるPINダイオードが形成されたチップを搭載する半導体装置の製造工程を示す半導体装置の要部断面図である。 本発明の一実施の形態であるPINダイオードが形成されたチップを搭載する半導体装置の製造工程を示す半導体装置の要部断面図である。 本発明の一実施の形態であるPINダイオードが形成されたチップを搭載する他の半導体装置の要部断面図である。
符号の説明
1 半導体基板
1a 半導体ウエハ
2 I層
3 第1絶縁膜
4 P層
5 第2絶縁膜
6 トレンチ
7 表面保護膜
8 リン処理層
9 表面電極
10 最終表面保護膜
11 裏面電極
12 レジストパターン
13 第1実装用端子
14 第2実装用端子
15 表面電極
16 裏面電極
17 ボンディングワイヤ
18 封止樹脂
D1 チップ
D2 ダミーチップ

Claims (6)

  1. 以下の工程を有することを特徴とする半導体装置の製造方法;
    (a)半導体基板にチップ毎にダイオードを形成する工程、
    (b)前記チップの4辺に設けられる切断部を除いて前記チップを覆うレジストパターンを前記半導体基板の表面側及び裏面側に形成する工程、
    (c)前記レジストパターンをマスクとし、等方性のエッチング法を用いて前記半導体基板の表面側及び裏面側から前記切断部に沿って前記半導体基板をエッチングして、前記半導体基板を複数個の前記チップに分割する工程。
  2. 請求項1記載の半導体装置の製造方法において、前記工程(c)の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
    (d)第1実装用端子の表面と分割された前記チップの裏面側に形成された電極とを接合して、前記第1実装用端子の表面上に前記チップを搭載する工程、
    (e)前記工程(d)の後、第2実装用端子の表面と前記チップの表面側に形成された電極とをボンディングワイヤで接続する工程、
    (f)前記工程(e)の後、前記第1実装用端子の裏面と前記第2実装用端子の裏面とを露出させて、前記チップ及び前記ボンディングワイヤを樹脂により封止する工程。
  3. 請求項1または2記載の半導体装置の製造方法において、分割された前記チップの切断面のほぼ中央部が凸形状となっていることを特徴とする半導体装置の製造方法。
  4. 以下の工程を有することを特徴とする半導体装置の製造方法;
    (a)第1半導体基板にチップ毎にダイオードを形成する工程、
    (b)前記チップの4辺に設けられる第1切断部を除いて前記チップを覆う第1レジストパターンを前記第1半導体基板の表面側及び裏面側に形成する工程、
    (c)前記第1レジストパターンをマスクとし、等方性のエッチング法を用いて前記第1半導体基板の表面側及び裏面側から前記第1切断部に沿って前記第1半導体基板をエッチングして、前記第1半導体基板を複数個の前記チップに分割する工程、
    (d)第1実装用端子の表面と分割された前記チップの裏面側に形成された電極とを接合して、前記第1実装用端子の表面上に前記チップを搭載する工程、
    (e)ダミーチップを用意する工程、
    (f)第2実装用端子の表面と前記ダミーチップの裏面側に形成された電極とを接合して、前記第2実装用端子の表面上に前記ダミーチップを搭載する工程、
    (g)前記工程(f)の後、前記チップの表面側に形成された電極と前記ダミーチップの表面側に形成された電極とをボンディングワイヤで接続する工程、
    (h)前記工程(g)の後、前記第1実装用端子の裏面と前記第2実装用端子の裏面とを露出させて、前記チップ、前記ダミーチップ及び前記ボンディングワイヤを樹脂により封止する工程。
  5. 請求項4記載の半導体装置の製造方法において、前記工程(e)は以下の工程を含むことを特徴とする半導体装置の製造方法;
    (e1)第2半導体基板を用意する工程、
    (e2)前記ダミーチップが形成される領域を覆い、前記ダミーチップの4辺に設けられる第2切断部を覆わない第2レジストパターンを前記第2半導体基板の表面側及び裏面側に形成する工程、
    (e3)前記第2レジストパターンをマスクとし、等方性のエッチング法を用いて前記第2半導体基板の表面側及び裏面側から前記第2切断部に沿って前記第2半導体基板をエッチングして、前記第2半導体基板を複数個の前記ダミーチップに分割する工程。
  6. 請求項5記載の半導体装置の製造方法において、分割された前記ダミーチップの切断面のほぼ中央部が凸形状となっていることを特徴とする半導体装置の製造方法。
JP2006021673A 2006-01-31 2006-01-31 半導体装置の製造方法 Pending JP2007207796A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006021673A JP2007207796A (ja) 2006-01-31 2006-01-31 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006021673A JP2007207796A (ja) 2006-01-31 2006-01-31 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007207796A true JP2007207796A (ja) 2007-08-16

Family

ID=38487027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006021673A Pending JP2007207796A (ja) 2006-01-31 2006-01-31 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2007207796A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152457A (ja) * 2007-12-21 2009-07-09 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2009158697A (ja) * 2007-12-26 2009-07-16 Sharp Corp 太陽電池セル用バイパスダイオードおよびその製造方法
US8368181B2 (en) 2007-12-25 2013-02-05 Sanyo Semiconductor Co., Ltd. Mesa semiconductor device and method of manufacturing the same
US8426949B2 (en) 2008-01-29 2013-04-23 Sanyo Semiconductor Manufacturing Co., Ltd. Mesa type semiconductor device
JP2013104931A (ja) * 2011-11-11 2013-05-30 Renesas Electronics Corp 半導体装置およびその製造方法ならびに液晶表示装置
JP2021034622A (ja) * 2019-08-27 2021-03-01 株式会社デンソー 半導体装置と半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152457A (ja) * 2007-12-21 2009-07-09 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
US8362595B2 (en) 2007-12-21 2013-01-29 Sanyo Semiconductor Co., Ltd. Mesa semiconductor device and method of manufacturing the same
US8368181B2 (en) 2007-12-25 2013-02-05 Sanyo Semiconductor Co., Ltd. Mesa semiconductor device and method of manufacturing the same
JP2009158697A (ja) * 2007-12-26 2009-07-16 Sharp Corp 太陽電池セル用バイパスダイオードおよびその製造方法
US8426949B2 (en) 2008-01-29 2013-04-23 Sanyo Semiconductor Manufacturing Co., Ltd. Mesa type semiconductor device
JP2013104931A (ja) * 2011-11-11 2013-05-30 Renesas Electronics Corp 半導体装置およびその製造方法ならびに液晶表示装置
JP2021034622A (ja) * 2019-08-27 2021-03-01 株式会社デンソー 半導体装置と半導体装置の製造方法
JP7255424B2 (ja) 2019-08-27 2023-04-11 株式会社デンソー 半導体装置と半導体装置の製造方法

Similar Documents

Publication Publication Date Title
TWI538038B (zh) 形成一半導體晶粒之方法
KR101590235B1 (ko) 광전자 반도체 칩
US20160225733A1 (en) Chip Scale Package
JP2006278646A (ja) 半導体装置の製造方法
JP2002305309A (ja) 半導体装置およびその製造方法
US20180122731A1 (en) Plated ditch pre-mold lead frame, semiconductor package, and method of making same
JP2007207796A (ja) 半導体装置の製造方法
TWI692069B (zh) 半導體裝置及半導體裝置之製造方法
CN112928075A (zh) 用于半导体装置组合件的接地连接
TWI540616B (zh) 晶圓級晶片陣列及其製造方法
EP2669936B1 (en) Discrete semiconductor device package and manufacturing method
JP2003124222A (ja) 半導体装置
CN108807197B (zh) 具有侧壁金属化部的芯片封装
US20190371714A1 (en) Semiconductor device and method of manufacturing the same
CN114361051B (zh) 一种多芯片正装重置晶圆级封装结构及方法
JP2007116058A (ja) 半導体装置
CN113964046A (zh) 芯片-衬底复合半导体器件
TWI466199B (zh) 具有晶圓尺寸貼片的封裝方法
JP3981324B2 (ja) 双方向ツェナーダイオード
JP2019207984A (ja) 半導体装置およびその製造方法
US20230245992A1 (en) Integrated circuit chip package that does not utilize a leadframe
TWI857265B (zh) 半導體裝置及其製程
US20240290783A1 (en) Semiconductor device and processes for making same
US20240258372A1 (en) Electronic component and package including stress release structure as lateral edge portion of semiconductor body
JP2005158981A (ja) 半導体装置及びその製造方法