JP2007116058A

JP2007116058A - 半導体装置

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Publication number: JP2007116058A
Application number: JP2005308745A
Authority: JP
Inventors: Akihiro Nakahara; 章浩中原; Reiji Saito; 令嗣齊藤; Takashi Sato; 隆史佐藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-10-24
Filing date: 2005-10-24
Publication date: 2007-05-10

Abstract

【課題】短い製造期間で双方向ツェナーダイオードを製造できる技術を提供する。
【解決手段】ｎ^＋型高濃度基板１上のｐ^＋型エピタキシャル層２にｎ^＋型高濃度基板１に達する凹部５を形成し、ｐ^＋型エピタキシャル層２の表面にｎ^＋型半導体領域６、７を形成することによってｐ^＋型エピタキシャル層２とｎ^＋型半導体領域６、７とによる２つのツェナー接合を形成する。次いで、ｎ^＋型高濃度基板１上に表面保護膜８を形成し、その表面保護膜８にｎ^＋型半導体領域６に達する開口部９、ｎ^＋型半導体領域７に達する開口部１０、および凹部５の底部にてｎ^＋型高濃度基板１に達する開口部１１を形成した後に、開口部９下でｎ^＋型半導体領域６と電気的に接続し開口部１１下でｎ^＋型高濃度基板１と電気的に接続する表面電極１２と、開口部１０下でｎ^＋型半導体領域７と電気的に接続する表面電極１３を形成する。
【選択図】図８

Description

本発明は、半導体装置に関し、特に、サージ保護用の双方向ツェナーダイオードに適用して有効な技術に関するものである。

特開２００４−１７９５７２号公報（特許文献１）には、同一の半導体基板上に双方向ツェナーダイオードを形成する技術が開示されている。

また、特開２００１−１４８４８４号公報（特許文献２）には、同一の半導体基板上にアノードコモンツェナーダイオードを形成する技術が開示されている。

また、特開２０００−１５６５０９号公報（特許文献３）には、同一のシリコン基板上に複数のツェナーダイオードを形成する技術が開示されている。
特開２００４−１７９５７２号公報特開２００１−１４８４８４号公報特開２０００−１５６５０９号公報

ＬＥＤ（Light Emitting Diode）は、サージ耐量が小さいという特徴があり、高輝度型のＬＥＤになるほど駆動中の接合温度が高くなり、それに伴ってサージ耐量が大幅に低下してしまう傾向がある。この問題を解決するために、図１８に示すように、サージ保護用のツェナーダイオード１０１をＬＥＤ１０２に対して順方向および逆方向に並列接続する手段が一例として挙げられる。

本発明者らは、上記の例を実現でき、実装部品数および実装面積の低減が可能な双方向ツェナーダイオードについて検討している。その中で本発明者らは、以下のような課題を見出した。その課題について図１９を用いて説明する。

図１９は、本発明者らが検討した双方向ツェナーダイオードの要部断面図である。図１９に示した双方向ツェナーダイオードにおいては、ｎ^＋型のＳｉ（シリコン）基板１０３上に形成したｐ^＋型エピタキシャル層１０４の表面に２つのｎ^＋型半導体領域１０５、１０６を形成することによってツェナー接合を２つ形成し、一方のツェナー接合（ｎ^＋型半導体領域１０５によるツェナー接合）を表面電極１０７およびｎ^＋＋型半導体領域１０８を介してＳｉ基板１０３に電気的に接続する。それにより、アノード側を共通にした双方向特性を得る構造としている。

図１９に示した構造において、ｎ^＋型半導体領域１０５とｐ^＋型エピタキシャル層１０４とによるツェナー接合（以降、ツェナー接合ＺＮ１と記す）側のツェナー特性は、ツェナー接合ＺＮ１のツェナー特性と、ｐ^＋型エピタキシャル層１０４およびＳｉ基板１０３の順方向特性を足し合わせたツェナー特性となる。ここで、トランジスタ動作（電流増幅作用）を抑制するためにｐ^＋型エピタキシャル層１０４の厚さを所定値以上確保する必要が生じる。このような状況下において、ツェナー接合ＺＮ１をＳｉ基板１０３と電気的に導通させるためには、ｎ^＋＋型半導体領域１０８を形成するための不純物拡散時間が増大してしまうことになり、双方向ツェナーダイオードの製造期間の増大を招いてしまう課題が存在する。

本発明の目的は、短い製造期間で双方向ツェナーダイオードを製造できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第１半導体層と、
前記第１半導体層の表面において互いに離間して形成された第１導電型の第１半導体領域および第１導電型の第２半導体領域と、
前記第１半導体層の一部において前記第１半導体領域および前記第２半導体領域と離間して形成され、前記半導体基板に達する凹部と、
前記第１半導体領域上から前記凹部内へ延在し、前記第１半導体領域と前記半導体基板とを電気的に接続する第１電極と、
前記第１半導体領域上にて前記第１電極と離間して形成され、前記第２半導体領域と電気的に接続する第２電極とを有する。

また、本発明による半導体装置は、
第１導電型の半導体基板と、
前記半導体基板に設けられた開口部と、
前記開口部を埋め込むように形成された第２導電型の第１半導体層と、
前記第１半導体層の表面において互いに離間して形成された第１導電型の第１半導体領域および第１導電型の第２半導体領域と、
前記第１半導体領域上から前記半導体基板上へ延在し、前記第１半導体領域と前記半導体基板とを電気的に接続する第１電極と、
前記第１半導体層上にて前記第１電極と離間して形成され、前記第２半導体領域と電気的に接続する第２電極とを有する。

また、本願に開示されたその他の概要を項に分けて簡単に説明するとすれば、以下の通りである。

項１．（ａ）第１導電型の半導体基板上に第２導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の表面に、互いに離間するように第１導電型の第１半導体領域および第１導電型の第２半導体領域を形成する工程、
（ｃ）前記第１半導体層の一部において、前記第１半導体領域および前記第２半導体領域と離間し、前記半導体基板に達するように凹部を形成する工程、
（ｄ）前記第１半導体領域上から前記凹部内へ延在し、前記第１半導体領域と前記半導体基板とに電気的に接続する第１電極と、前記第１半導体層上にて前記第１電極と離間し、前記第２半導体領域と電気的に接続する第２電極とを形成する工程、
を含む半導体装置の製造方法。

項２．（ａ）第１導電型の半導体基板上に第２導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の表面に、互いに離間するように第１導電型の第１半導体領域および第１導電型の第２半導体領域を形成する工程、
（ｃ）前記第１半導体層の表面において平面で前記第１半導体領域および前記第２半導体領域をそれぞれ囲むように第２導電型の第３半導体領域および第２導電型の第４半導体領域を形成する工程、
（ｄ）前記第１半導体層の一部において、前記第１半導体領域および前記第２半導体領域と離間し、前記半導体基板に達するように凹部を形成する工程、
（ｅ）前記第１半導体領域上から前記凹部内へ延在し、前記第１半導体領域と前記半導体基板とに電気的に接続する第１電極と、前記第１半導体層上にて前記第１電極と離間し、前記第２半導体領域と電気的に接続する第２電極とを形成する工程、
を含む半導体装置の製造方法。

項３．（ａ）第１導電型の半導体基板の表面に開口部を形成する工程、
（ｂ）前記開口部を埋め込むように第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の表面に、互いに離間するように第１導電型の第１半導体領域および第１導電型の第２半導体領域を形成する工程、
（ｄ）前記第１半導体層の表面において平面で前記第１半導体領域および前記第２半導体領域をそれぞれ囲むように第２導電型の第３半導体領域および第２導電型の第４半導体領域を形成する工程、
（ｅ）前記第１半導体領域上から前記半導体基板上へ延在し、前記第１半導体領域と前記半導体基板とに電気的に接続する第１電極と、前記第１半導体層上にて前記第１電極と離間し、前記第２半導体領域と電気的に接続する第２電極とを形成する工程、
を含む半導体装置の製造方法。

項４．（ａ）第１導電型の半導体基板の表面に開口部を形成する工程、
（ｂ）前記開口部を埋め込むように第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の表面に、互いに離間するように第１導電型の第１半導体領域および第１導電型の第２半導体領域を形成する工程、
（ｄ）前記第１半導体層の表面において平面で前記第１半導体領域および前記第２半導体領域をそれぞれ囲むように第２導電型の第３半導体領域および第２導電型の第４半導体領域を形成する工程、
（ｅ）前記第１半導体層の表面において平面で前記第１半導体領域および前記第２半導体領域をそれぞれ囲むように第２導電型の第３半導体領域および第２導電型の第４半導体領域を形成する工程、
（ｆ）前記第１半導体領域上から前記半導体基板上へ延在し、前記第１半導体領域と前記半導体基板とに電気的に接続する第１電極と、前記第１半導体層上にて前記第１電極と離間し、前記第２半導体領域と電気的に接続する第２電極とを形成する工程、
を含む半導体装置の製造方法。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、短い製造期間で双方向ツェナーダイオードを製造することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態１の半導体装置は、たとえばＬＥＤに並列接続するサージ保護用の双方向ツェナーダイオードである。この本実施の形態１の半導体装置について、その製造工程と併せて図１〜図１１を用いて説明する。

まず、ｎ型（第１導電型）不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ^＋型高濃度基板（半導体基板）１を用意する。このｎ^＋型高濃度基板１にドープされたｎ型不純物の濃度は、１×１０^１９個／ｃｍ^３〜５×１０^１９個／ｃｍ^３程度とすることを例示できる。

続いて、ｎ^＋型高濃度基板１の主面上にｐ型（第２導電型）不純物（たとえばＢ（ホウ素））がドープされたｐ型のＳｉ層をエピタキシャル成長させることにより、ｐ^＋型エピタキシャル層（第１半導体層）２を形成する。このｐ^＋型エピタキシャル層２は、抵抗率が約１／１００Ωｃｍ〜１／５００Ωｃｍ程度であり、その厚さは１０μｍ〜２０μｍ程度とすることを例示できる。

続いて、ｎ^＋型高濃度基板１に熱酸化処理を施し、ｐ^＋型エピタキシャル層２の表面に酸化シリコン膜３を形成する。

図２は図１に続く工程時におけるｎ^＋型高濃度基板１の要部平面図であり、図３は図２中のＡ−Ａ線に沿った断面を示したものであり、図１と同じ位置での断面を示したものである。酸化シリコン膜３の形成後、図２および図３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜４をマスクとして酸化シリコン膜３をエッチングする。次いで、図４および図５に示すように、さらにフォトレジスト膜４をマスクとしてｐ^＋型エピタキシャル層２をｎ^＋型高濃度基板１に達するまでドライエッチングし、凹部５を形成する。

次に、フォトレジスト膜４および酸化シリコン膜３を除去した後、図６に示すように、ｐ^＋型エピタキシャル層２に選択的にｎ型不純物（たとえばＡｓ（ヒ素）またはＰ（リン））を導入し、ｐ^＋型エピタキシャル層２の表面にｎ^＋型半導体領域（第１半導体領域）６およびｎ^＋型半導体領域（第２半導体領域）７を形成する。それにより、ｐ^＋型エピタキシャル層２とｎ^＋型半導体領域６、７とによる２つのツェナー接合を形成することができる。

次に、図７および図８に示すように、ｎ^＋型高濃度基板１上に酸化シリコン膜およびＰＳＧ（Phospho Silicate Glass）膜を順次成膜することによって表面保護膜８を形成する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面保護膜８をエッチングし、ｎ^＋型半導体領域６に達する開口部９、ｎ^＋型半導体領域７に達する開口部１０、および凹部５の底部にてｎ^＋型高濃度基板１に達する開口部１１を形成する。

続いて、開口部９〜１１内を含む表面保護膜８上に、たとえばスパッタリング法を用いてＡｌ（アルミニウム）とＳｉ（シリコン）とからなる合金膜を堆積する。続いて、フォトレジスト膜（図示は省略）をマスクにして、その合金膜をエッチングすることにより、開口部９下でｎ^＋型半導体領域６と電気的に接続し開口部１１下でｎ^＋型高濃度基板１と電気的に接続する表面電極（第１電極）１２と、開口部１０下でｎ^＋型半導体領域７と電気的に接続する表面電極（第２電極）１３を形成する。これにより、２つのツェナー接合のうちｎ^＋型半導体領域６とｐ^＋型エピタキシャル層２とによるツェナー接合をｎ^＋型高濃度基板１と導通させることができる。

ところで、本発明者らが行った実験によれば、本実施の形態１のような凹部５を形成せずに、たとえば図１９に示されるようにｐ^＋型エピタキシャル層２に選択的にｎ型の不純物を導入することによってｎ^＋＋型半導体層を形成し、このｎ^＋＋型半導体層を介してｎ^＋型半導体領域６とｐ^＋型エピタキシャル層２とによるツェナー接合をｎ^＋型高濃度基板１と導通させる構造とした場合には、そのｎ^＋＋型半導体層を形成するのに１５時間程度必要であった。一方、本実施の形態１のように、凹部５を形成し表面電極１２を介して導通させる構造とした場合には、凹部５は５分〜１０分程度で形成できる。すなわち、本実施の形態１によれば、双方向ツェナーダイオードの製造期間を大幅に短縮することができる。

次に、図９に示すように、ｎ^＋型高濃度基板１上に窒化シリコン膜を堆積する。続いて、その窒化シリコン膜上に酸化シリコン膜を堆積し、窒化シリコン膜と酸化シリコン膜との積層膜からなる表面最終保護膜１４を形成する。次いで、フォトレジスト膜（図示は省略）をマスクにして表面最終保護膜１４をエッチングすることにより、表面電極１３の表面に達する開口部１５を形成する。

次に、ｎ^＋型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ^＋型高濃度基板１を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法により、ｎ^＋型高濃度基板１の裏面をエッチングする。

次に、ｎ^＋型高濃度基板１を洗浄した後、たとえばスパッタリング法を用いてｎ^＋型高濃度基板１の裏面にＡｇ（銀）膜を堆積する。続いて、たとえばスピンエッチング装置を用いてそのＡｇ膜をウエットエッチングし、裏面電極１６を形成する。

次に、ｎ^＋型高濃度基板１をダイシングにより分割し、単位素子のツェナーダイオードを有するチップを形成する。続いて、個々のチップを封止樹脂により封止し、パッケージングする。このパッケージングにおいては、図１０に例示するように、リード１７にチップが有する上記裏面電極１６を接続する。そして、表面電極１３を、ボンディングワイヤ１８を介してリード１９と電気的に接続する。続いて、リード１７、１９の内端部、チップおよびボンディングワイヤ１８を封止樹脂２０により封止することにより、リード１７、１９の外端部を実装用に外部に露出させたパッケージを形成する。

ところで、図１１に示すように、本実施の形態１の双方向ツェナーダイオードにおいては、ｎ^＋型半導体領域６、７をそれぞれ平面ではリング状に取り囲むｐ⁻型ガードリング領域（第３半導体領域）２１およびｐ⁻型ガードリング領域（第４半導体領域）２２を設けてもよい。このようなｐ⁻型ガードリング領域２１、２２を設けることにより、表面電極１２とｎ^＋型半導体領域６との接触部、および表面電極１３とｎ^＋型半導体領域７との接触部に電界が集中してしまうことを緩和することができる。それにより、双方向ツェナーダイオードのサージ耐量を向上することができる。また、これらｐ⁻型ガードリング領域２１、２２は、ｎ^＋型半導体領域６、７より先に形成することを例示できる。

（実施の形態２）
次に、本実施の形態２の双方向ツェナーダイオードについて、その製造工程と併せて図１２〜図１７を用いて説明する。

まず、図１２に示すように、前記実施の形態１と同様のｎ^＋型高濃度基板１を用意する。続いて、ｎ^＋型高濃度基板１に熱酸化処理を施し、ｎ^＋型高濃度基板１の表面に酸化シリコン膜３を形成する。

次に、図１３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜４をマスクとして酸化シリコン膜３をエッチングする。次いで、図１４に示すように、さらにフォトレジスト膜４をマスクとしてｎ^＋型高濃度基板１をドライエッチングし、凹部（開口部）５Ａを形成する。

次に、図１５に示すように、凹部５Ａ内にｐ型不純物がドープされたｐ型のＳｉ層をエピタキシャル成長させることにより、抵抗率が約１／１００Ωｃｍ〜１／５００Ωｃｍ程度であり、厚さが１０μｍ〜２０μｍ程度のｐ^＋型エピタキシャル層２を形成する。

次に、フォトレジスト膜４および酸化シリコン膜３を除去した後、図１６に示すように、ｐ^＋型エピタキシャル層２に選択的にｎ型不純物（たとえばＡｓまたはＰ）を導入し、ｐ^＋型エピタキシャル層２の表面にｎ^＋型半導体領域６、７を形成する。それにより、ｐ^＋型エピタキシャル層２とｎ^＋型半導体領域６、７とによる２つのツェナー接合を形成することができる。

続いて、ｎ^＋型高濃度基板１およびｐ^＋型エピタキシャル層２上に酸化シリコン膜およびＰＳＧ（Phospho Silicate Glass）膜を順次成膜することによって表面保護膜８を形成する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面保護膜８をエッチングし、ｎ^＋型半導体領域６に達する開口部９、ｎ^＋型半導体領域７に達する開口部１０、および凹部５Ａ外にてｎ^＋型高濃度基板１に達する開口部１１Ａを形成する。

続いて、開口部９、１０、１１Ａ内を含む表面保護膜８上に、たとえばスパッタリング法を用いてＡｌとＳｉとからなる合金膜を堆積する。続いて、フォトレジスト膜（図示は省略）をマスクにして、その合金膜をエッチングすることにより、開口部９下でｎ^＋型半導体領域６と電気的に接続し開口部１１Ａ下でｎ^＋型高濃度基板１と電気的に接続する表面電極１２と、開口部１０下でｎ^＋型半導体領域７と電気的に接続する表面電極１３を形成する。これにより、２つのツェナー接合のうちｎ^＋型半導体領域６とｐ^＋型エピタキシャル層２とによるツェナー接合をｎ^＋型高濃度基板１と導通させることができる。

ところで、前記実施の形態１でも説明したように、たとえば図１９に示されるようにｐ^＋型エピタキシャル層２に選択的にｎ型の不純物を導入することによってｎ^＋＋型半導体層を形成し、このｎ^＋＋型半導体層を介してｎ^＋型半導体領域６とｐ^＋型エピタキシャル層２とによるツェナー接合をｎ^＋型高濃度基板１と導通させる構造とした場合には、そのｎ^＋＋型半導体層を形成するのに１５時間程度必要であった。一方、本実施の形態２のように、凹部５Ａ内にｐ^＋型エピタキシャル層２を形成し、表面電極１２を介して導通させる構造とした場合には、凹部５Ａは２０分〜３０分程度で形成できる。すなわち、本実施の形態２によれば、双方向ツェナーダイオードの製造期間を大幅に短縮することができる。

その後、前記実施の形態１において図９および図１０を用いて説明した工程と同様の工程を経ることによって、本実施の形態２の双方向ツェナーダイオードを製造する。

ところで、前記実施の形態１と同様に、本実施の形態２においても、ｎ^＋型半導体領域６、７をそれぞれ平面ではリング状に取り囲むｐ⁻型ガードリング領域２１、２２を設けてもよい（図１７参照）。このようなｐ⁻型ガードリング領域２１、２２を設けることにより、本実施の形態２においても、表面電極１２とｎ^＋型半導体領域６との接触部、および表面電極１３とｎ^＋型半導体領域７との接触部に電界が集中してしまうことを緩和することができる。それにより、本実施の形態２の双方向ツェナーダイオードのサージ耐量を向上することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置は、たとえば双方向ツェナーダイオードを含む半導体装置に適用することができる。

本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。本発明の一実施の形態である半導体装置の製造方法を説明する要部平面図である。図１に続く半導体装置の製造工程中の要部断面図である。図２に続く半導体装置の製造工程中の要部平面図である。図３に続く半導体装置の製造工程中の要部断面図である。図５に続く半導体装置の製造工程中の要部断面図である。本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。図６に続く半導体装置の製造工程中の要部断面図である。図８に続く半導体装置の製造工程中の要部断面図である。本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。本発明の他の実施の形態である半導体装置の製造方法を説明する要部断面図である。図１２に続く半導体装置の製造工程中の要部断面図である。図１３に続く半導体装置の製造工程中の要部断面図である。図１４に続く半導体装置の製造工程中の要部断面図である。図１５に続く半導体装置の製造工程中の要部断面図である。図１６に続く半導体装置の製造工程中の要部断面図である。ＬＥＤに対してサージ保護用のツェナーダイオードを順方向および逆方向に並列接続した例を示す回路図である。本発明者らが検討した双方向ツェナーダイオードの要部断面図である。

符号の説明

１ｎ^＋型高濃度基板（半導体基板）
２ｐ^＋型エピタキシャル層（第１半導体層）
３酸化シリコン膜
４フォトレジスト膜
５凹部
５Ａ凹部（開口部）
６ｎ^＋型半導体領域（第１半導体領域）
７ｎ^＋型半導体領域（第２半導体領域）
８表面保護膜
９〜１１、１１Ａ開口部
１２表面電極（第１電極）
１３表面電極（第２電極）
１４表面最終保護膜
１５開口部
１６裏面電極
１７リード
１８ボンディングワイヤ
１９リード
２０封止樹脂
２１ｐ⁻型ガードリング領域（第３半導体領域）
２２ｐ⁻型ガードリング領域（第４半導体領域）
１０１ツェナーダイオード
１０２ＬＥＤ
１０３Ｓｉ基板
１０４ｐ^＋型エピタキシャル層
１０５、１０６ｎ^＋型半導体領域
１０７表面電極
１０８ｎ^＋＋型半導体領域

Claims

第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第１半導体層と、
前記第１半導体層の表面において互いに離間して形成された第１導電型の第１半導体領域および第１導電型の第２半導体領域と、
前記第１半導体層の一部において前記第１半導体領域および前記第２半導体領域と離間して形成され、前記半導体基板に達する凹部と、
前記第１半導体領域上から前記凹部内へ延在し、前記第１半導体領域と前記半導体基板とを電気的に接続する第１電極と、
前記第１半導体層上にて前記第１電極と離間して形成され、前記第２半導体領域と電気的に接続する第２電極とを有する半導体装置。
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第１半導体層と、
前記第１半導体層の表面において互いに離間して形成された第１導電型の第１半導体領域および第１導電型の第２半導体領域と、
前記第１半導体層の表面において平面で前記第１半導体領域および前記第２半導体領域をそれぞれ囲むように形成された第２導電型の第３半導体領域および第２導電型の第４半導体領域と、
前記第１半導体層の一部において前記第１半導体領域および前記第２半導体領域と離間して形成され、前記半導体基板に達する凹部と、
前記第１半導体領域上から前記凹部内へ延在し、前記第１半導体領域と前記半導体基板とを電気的に接続する第１電極と、
前記第１半導体層上にて前記第１電極と離間して形成され、前記第２半導体領域と電気的に接続する第２電極とを有する半導体装置。
第１導電型の半導体基板と、
前記半導体基板の表面に設けられた開口部と、
前記開口部を埋め込むように形成された第２導電型の第１半導体層と、
前記第１半導体層の表面において互いに離間して形成された第１導電型の第１半導体領域および第１導電型の第２半導体領域と、
前記第１半導体領域上から前記半導体基板上へ延在し、前記第１半導体領域と前記半導体基板とを電気的に接続する第１電極と、
前記第１半導体層上にて前記第１電極と離間して形成され、前記第２半導体領域と電気的に接続する第２電極とを有する半導体装置。
第１導電型の半導体基板と、
前記半導体基板の表面に設けられた開口部と、
前記開口部を埋め込むように形成された第２導電型の第１半導体層と、
前記第１半導体層の表面において互いに離間して形成された第１導電型の第１半導体領域および第１導電型の第２半導体領域と、
前記第１半導体層の表面において平面で前記第１半導体領域および前記第２半導体領域をそれぞれ囲むように形成された第２導電型の第３半導体領域および第２導電型の第４半導体領域と、
前記第１半導体領域上から前記半導体基板上へ延在し、前記第１半導体領域と前記半導体基板とを電気的に接続する第１電極と、
前記第１半導体層上にて前記第１電極と離間して形成され、前記第２半導体領域と電気的に接続する第２電極とを有する半導体装置。