JP2009283750A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2009283750A
JP2009283750A JP2008135249A JP2008135249A JP2009283750A JP 2009283750 A JP2009283750 A JP 2009283750A JP 2008135249 A JP2008135249 A JP 2008135249A JP 2008135249 A JP2008135249 A JP 2008135249A JP 2009283750 A JP2009283750 A JP 2009283750A
Authority
JP
Japan
Prior art keywords
semiconductor
region
semiconductor region
type
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008135249A
Other languages
English (en)
Inventor
Akihiro Mitsuyasu
昭博 光安
Toshiya Nozawa
俊哉 野澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008135249A priority Critical patent/JP2009283750A/ja
Publication of JP2009283750A publication Critical patent/JP2009283750A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】所望のツェナー特性およびサージ耐量を有する双方向ツェナーダイオードを低製造コストで製造できる技術を提供する。
【解決手段】p++型高濃度基板7の主面上のn型エピタキシャル層8の表面にp++型半導体領域12、p++型半導体領域13およびp++型半導体領域14を形成し、n型エピタキシャル層8とp++型半導体領域12、13とによる2つのツェナー接合を形成する。p++型半導体領域14は、凹部10の側部および底部にも形成され、p++型高濃度基板7に達し、n型エピタキシャル層8とp++型半導体領域13とによるツェナー接合を表面電極23およびp++型半導体領域14を介してp++型高濃度基板7と導通させる。また、平面でp++型半導体領域12を取り囲み、n型エピタキシャル層8とp++型半導体領域12とによるツェナー接合よりも深い溝部17を形成する。
【選択図】図9

Description

本発明は、半導体装置およびその製造技術に関し、特に、サージ保護用の双方向ツェナーダイオードおよびその製造に適用して有効な技術に関するものである。
特開2007−5616号公報(特許文献1)には、1つの双方向PINダイオード素子の周辺をメサ形状とし、HBT(Heterojunction Bipolar Transistor)と一体に形成することで、ダイオード素子の特性がヘテロ接合半導体素子の構成材料層の特性によって制約されることを少なくする技術を開示している。
特開2007−116058号公報(特許文献2)には、素子分離領域をメサ構造とし、そのメサ側面に沿うように表面電極を配置することにより、短い製造期間で双方向ツェナーダイオードを製造できる技術を開示している。
特開2004−179572号公報(特許文献3)には、基板の両面に2つの電極が形成されながら、2つのダイオードを基板の表面側に形成することで、同一平面(表面)に2つの接合を形成し、一方を裏面側と拡散領域で導通させ双方向ツェナー特性を得る技術が開示されている。
特開2007−5616号公報 特開2007−116058号公報 特開2004−179572号公報
自動車向けCAN(Control Area Network)は、シリアル通信プロトコルであり、自動車内にある複数のECU(Electric Control Unit)間の通信をネットワークにより行なうことで、ワイヤーハーネスの数量の削減および車体重量の削減の実現を目的として制定されたものである。CANは、元々は自動車内での通信のための規格として制定されたものであるが、通信エラー検出能力および通信エラー通知能力が高く、通信としての安定性と信頼性が高いことから、現在では産業機器、医療機器、船舶および農業機械など、自動車以外の分野でも広く採用されている。
LIN(Local Interconnect Network)も、自動車内にある複数のECU間の通信をネットワークにより行なうことで、ワイヤーハーネスの数量の削減および車体重量の削減の実現を目的として制定されたものである。LINは、低コストのネットワークの実現をめざして規格が制定されており、CANと比較すると高速な応答性や高速性が求められない機器に採用されることが多くなっている。
本発明者らは、上記CANおよびLINにおけるサージ保護用のツェナーダイオードについて検討している。このサージ保護用のツェナーダイオードは、その用途から順逆方向ともにツェナー特性が得られるような構造となった、いわゆる双方向ツェナーダイオードである。このような双方向ツェナー特性を得るためには、ダイオード素子が形成される半導体ウエハ(以下、単にウエハと記す)の主面と裏面とを電気的に接続する導通層を形成する必要があるが、その形成には長時間の熱処理による不純物拡散工程が必要となり、所望の特性が得られ難くなってしまう課題が存在した。また、長時間の熱処理を行うことから、製造コストを増大させてしまうことになっていた。
上記特許文献1が開示するメサ形状は、HBT素子とダイオード素子とが一体である場合のダイオード特性の改善を目的としたものであり、ダイオード単体の場合には、効果を得ることが困難となる。
また、特許文献1が開示するメサ形状は、素子分離機能としてのものであり、電気的に導通させるための機能を有していない。
また、特許文献1が開示する構造の場合には、アノード端子およびカソード端子が共にウエハの表面に設けられているため、3端子型のパッケージング構造となる。一方で、双方向ツェナーダイオード単体の場合には、アノード端子およびカソード端子がウエハの表面または裏面に1つだけ配置されることから、2端子型のパッケージング構造となる。
上記特許文献2が開示する製造工程のうち、表面電極を形成する工程では、スパッタリング法あるいは蒸着法を用いている。しかしながら、スパッタリング法あるいは蒸着法を用いた場合には、メサ側面へ表面電極を形成することが困難となる。ここで、めっき法によって表面電極を形成する手段も考えられるが、めっき後に金属膜のパターニングを行いう工程が必要となる。
上記特許文献3が開示する技術では、前述したような長時間の熱処理による不純物拡散工程で拡散領域を形成することから、基板中の不純物濃度プロファイルが崩れ、所望の双方向ツェナー特性を得られなくなってしまうことになる。
本発明の目的は、所望のツェナー特性およびサージ耐量を有する双方向ツェナーダイオードを低製造コストで製造できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
(1)本発明による半導体装置は、
第1導電型の半導体基板と、
前記半導体基板の主面上に形成された第2導電型の第1半導体層と、
前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に形成された凹部と、
前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に互いに離間して形成された前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域と、
前記半導体基板の前記主面上の前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域と、
前記第1半導体層の前記表面の一部にて、平面で前記第1半導体領域を囲むように形成された前記第1半導体領域より深い溝部と、
前記第1半導体領域上に形成され、前記第1半導体領域と電気的に接続する第1電極と、
前記第1電極と離間して形成され、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極と、
を有する。
(2)また、本発明による半導体装置は、
第1導電型の半導体基板と、
前記半導体基板の主面上に形成された第2導電型の第1半導体層と、
前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に前記第1半導体層を貫通して前記半導体基板に達するように形成された凹部と、
前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に互いに離間して形成された前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域と、
前記半導体基板の前記主面上の前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域と、
前記第1半導体層の前記表面の一部にて、平面で前記第1半導体領域を囲むように形成された前記第1半導体領域より深い溝部と、
前記第1半導体領域上に形成され、前記第1半導体領域と電気的に接続する第1電極と、
前記第1電極と離間して形成され、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極と、
を有する。
(3)また、本発明による半導体装置は、
第1導電型の半導体基板と、
前記半導体基板の主面上に形成された第2導電型の第1半導体層と、
前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に形成された凹部と、
前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に互いに離間して形成された前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域と、
前記半導体基板の前記主面上の前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域と、
前記第1半導体領域上に形成され、前記第1半導体領域と電気的に接続する第1電極と、
前記第1電極と離間して形成され、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極と、
を有する。
(4)また、本発明による半導体装置は、
第1導電型の半導体基板と、
前記半導体基板の主面上に形成された第2導電型の第1半導体層と、
前記半導体基板の前記主面上の第2領域において、前記第1半導体層の表面に互いに離間して形成された前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域と、
前記半導体基板の前記主面上の前記第2領域以外の第1領域において、前記第1半導体層の前記表面に形成された、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域と、
前記第1半導体層の前記表面の一部にて、平面で前記第1半導体領域を囲むように形成された前記第1半導体領域より深い溝部と、
前記第1半導体領域上に形成され、前記第1半導体領域と電気的に接続する第1電極と、
前記第1電極と離間して形成され、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極と、
を有する。
(5)また、本発明による半導体装置の製造方法は、
(a)第1導電型の半導体基板の主面上に第2導電型の第1半導体層を形成する工程、
(b)前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に凹部を形成する工程、
(c)前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域を互いに離間して形成し、前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域を形成する工程、
(d)前記第1半導体層の前記表面の一部に、前記第1半導体領域より深い溝部を平面で前記第1半導体領域を囲むように形成する工程、
(e)前記第1半導体領域上に前記第1半導体領域と電気的に接続する第1電極を形成し、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極を前記第1電極と離間して形成する工程、
を含む。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
所望のツェナー特性およびサージ耐量を有する双方向ツェナーダイオードを低製造コストで製造できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Aからなる」、「Aよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする2元、3元等の合金(たとえばSiGe)等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
図1は、CAN−BUSラインの回路図の一例である。ECU1、2は、CAN−BUSライン3、4と電気的に接続され、このCAN−BUSライン3、4を介して通信を行う構造となっている。ECU1は、配線5、6を介してCAN−BUSライン3、4と電気的に接続されるCANトランシーバーCTを有し、配線5、6と接地電位との間には、それぞれ双方向ツェナーダイオードD1、D2が接続され、CANトランシーバーCTをサージから保護する構造となっている。なお、図示は省略するが、ECU2にもECU1と同様のCANトランシーバーおよび双方向ツェナーダイオードが含まれている。
本実施の形態1の半導体装置は、上記双方向ツェナーダイオードD1、D2となる双方向ツェナーダイオード素子を有するものである。この本実施の形態1の半導体装置について、その製造工程と併せて図1〜図13を用いて説明する。図3、図5、図7、図9および図11は、それぞれ、図2、図4、図6および図8中のA−A線に沿った断面を示したものである。なお、平面図である図2、図4、図6および図8においては、その図を用いて説明する部材を示す線を、他の部材を示す線より相対的に太く図示している。
まず、図2および図3に示すように、p型(第1導電型)の導電型を示す不純物(たとえばB(ホウ素))が高濃度でドープされたSi(シリコン)からなるウエハ状のp++型高濃度基板(半導体基板)7を用意する。このp++型高濃度基板7にドープされたBの濃度は、3×1018cm−3程度とすることを例示できる。
続いて、p++型高濃度基板7の主面上にn型(第2導電型)の導電型を示す不純物(たとえばSb(アンチモン))がドープされたn型のSi層をエピタキシャル成長させることにより、n型エピタキシャル層(第1半導体層)8を形成する。このn型エピタキシャル層8は、抵抗率が0.05Ω・cm程度であり、その厚さは30μm程度とすることを例示できる。
続いて、p++型高濃度基板7に熱酸化処理を施し、n型エピタキシャル層8の表面に酸化シリコン膜9を形成する。
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜9をエッチングする。次いで、さらにそのフォトレジスト膜をマスクとしてn型エピタキシャル層8をp++型高濃度基板7に達するまでドライエッチングし、p++型高濃度基板7の主面上の所定の第1領域に凹部10を形成する。この凹部10を形成する際のエッチングはウエットエッチングでもよい。
次に、上記フォトレジスト膜および酸化シリコン膜9を除去した後、図4および図5に示すように、p++型高濃度基板7上に酸化シリコン膜11を成膜する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、酸化シリコン膜11をパターニングする。
続いて、パターニングされた酸化シリコン膜11をマスクとしてn型エピタキシャル層8に選択的にp型不純物(たとえばB)を導入し、n型エピタキシャル層8の表面にp++型半導体領域(第1半導体領域)12、p++型半導体領域(第2半導体領域)13、p++型半導体領域(第3半導体領域)14およびp++型ガードリング領域15を形成する。これらp++型半導体領域12〜14およびp++型ガードリング領域15は、互いに離間して形成される。なお、p++型半導体領域14とp++型ガードリング領域15とは、一部が接続する。また、p++型半導体領域14は、凹部10の側部および底部にも形成され、p++型高濃度基板7に達する。それにより、p++型高濃度基板7の主面上の凹部10が形成された所定の第1領域以外の第2領域では、n型エピタキシャル層8とp++型半導体領域12、13とによる2つのツェナー接合を形成することができる。また、p++型ガードリング領域15は、p++型高濃度基板7を切断して個々の半導体チップ(以下、単にチップと記す)へ個片化した際に、チップの周囲を取り囲み、チップ内への金属の侵入を防ぐゲッタリング機能を備える。
後の工程で、p++型半導体領域13とp++型半導体領域14とを電気的に接続する電極が形成されると、2つのツェナー接合のうち、n型エピタキシャル層8とp++型半導体領域13とによるツェナー接合は、その電極およびp++型半導体領域14を介してp++型高濃度基板7と導通させることができるようになる。
ところで、凹部10を形成せずに、n型エピタキシャル層8とp++型半導体領域13とによるツェナー接合とp++型高濃度基板7とを導通させるp++型半導体領域14を形成しようとすると、p++型半導体領域14を形成する不純物を拡散させるための熱処理(たとえば約1200℃)が長時間(たとえば約150時間)となる。このような熱処理を行うと、p++型高濃度基板7とn型エピタキシャル層8との間の不純物の濃度プロファイルが所望のものから崩れてしまい、所望の特性の双方向ツェナーダイオードD1、D2が得られなくなってしまうことから、n型エピタキシャル層8を、たとえば約30μmから約50μmへ厚くすることで対応することになる。しかしながら、n型エピタキシャル層8が厚くなったことによって、双方向ツェナーダイオードD1、D2の動作抵抗が大きくなり、所望の電圧仕様での双方向ツェナーダイオードD1、D2による保護回路が実現できなくなってしまうことが懸念される。
一方、本実施の形態1によれば、前述したように凹部10を形成し、この凹部10の側部および底部からも不純物を導入することでp++型半導体領域14を形成するので、n型エピタキシャル層8を厚くすることなくp++型半導体領域14を形成することができる。それにより、動作抵抗の小さい所望の特性を有する双方向ツェナーダイオードD1、D2を製造することが可能となる。
次に、上記酸化シリコン膜11を除去した後、図6および図7に示すように、熱処理あるいはCVD(Chemical Vapor Deposition)法により、p++型高濃度基板7上に酸化シリコン膜16を成膜する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、酸化シリコン膜16をパターニングする。
続いて、パターニングされた酸化シリコン膜16をマスクとしてn型エピタキシャル層8(一部p++型半導体領域12を含む)をエッチングし、平面でp++型半導体領域12を取り囲み、n型エピタキシャル層8とp++型半導体領域12とによるツェナー接合よりも深い(p++型半導体領域12より深い)溝部17を形成する。この溝部17を形成する際のエッチングはドライエッチングでもウエットエッチングでもどちらでもよい。
本発明者らが行った実験によれば、ツェナー接合部に曲線部(たとえば図5中のp++型半導体領域12における底部かつ端部の曲線部)が存在する場合には、所望の降伏電圧(ツェナー特性)および静電破壊強度(サージ耐量)を備えていない双方向ツェナーダイオードD1、D2となってしまうことがわかった。そこで、本実施の形態1では、平面でp++型半導体領域12を取り囲み、n型エピタキシャル層8とp++型半導体領域12とによるツェナー接合よりも深い溝部17を形成することにより、そのような曲線部を除去している。それにより、所望の降伏電圧および静電破壊強度を備えた双方向ツェナーダイオードD1、D2を実現している。
ところで、上記溝部17を形成しない場合には、双方向ツェナーダイオードに所望の降伏電圧および静電破壊強度を備えさせるために、ツェナー接合部の周辺に不純物の導入によってガードリング層を形成する方法と、さらに深いツェナー接合を形成することによって前述の曲線部の曲率を大きくしてしまう方法とが考えられる。しかしながら、ガードリング層を形成する方法を形成する方法の場合には、前述の曲線部が残ってしまうために、双方向ツェナーダイオードの動作中にその曲線部からの空乏層の伸びを完全には止められず、完全な対策とすることが困難であり、さらに双方向ツェナーダイオードの動作容量が大きくなってしまう不具合が懸念される。また、さらに深いツェナー接合を形成する方法の場合には、p++型半導体領域12を形成するため不純物の熱拡散に要する時間が長時間化し、不純物の熱拡散に要する時間が長時間化したことによりp++型半導体領域12が拡大し、チップが大型化してしまう不具合が懸念される。チップが大型化してしまった場合には、製造コストが増大してしまうことが懸念される。
一方、本実施の形態1によれば、上記溝部17を形成したことにより、ツェナー接合を深く形成することなくツェナー接合部の曲線部を除去することができる。また、溝部17を形成したことにより、p++型高濃度基板7の主面と水平な方向では、双方向ツェナーダイオードD1、D2の動作中にn型エピタキシャル層8とp++型半導体領域12とによるツェナー接合部から伸びる空乏層を溝部17で止めることが可能となる。その結果、動作容量の増大およびチップの大型化を防ぎつつ、短い工期で所望の降伏電圧および静電破壊強度を備えた双方向ツェナーダイオードD1、D2を製造することが可能となる。
次に、上記酸化シリコン膜16を除去した後、図8および図9に示すように、たとえば熱酸化法あるいはCVD法によりp++型高濃度基板7上に酸化シリコン膜を成膜し、表面保護膜18を形成する。この表面保護膜18は、必要に応じてその酸化シリコン膜上にPSG(Phospho Silicate Glass)膜あるいは窒化シリコン膜等を積層した構造としてもよい。
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとして表面保護膜18をエッチングし、p++型半導体領域12に達する開口部19、p++型半導体領域13に達する開口部20、およびp++型半導体領域14に達する開口部21を形成する。
続いて、開口部19〜21内を含む表面保護膜18上に、たとえばスパッタリング法を用いてAl(アルミニウム)とSi(シリコン)とからなる合金膜を堆積する。次いで、フォトレジスト膜(図示は省略)をマスクにして、その合金膜をエッチングすることにより、開口部19下でp++型半導体領域12と電気的に接続する表面電極(第1電極)22と、開口部20下でp++型半導体領域13と電気的に接続し開口部21下でp++型半導体領域14と電気的に接続する表面電極(第2電極)23とを形成する。これにより、2つのツェナー接合のうちn型エピタキシャル層8とp++型半導体領域13とによるツェナー接合をp++型高濃度基板7と導通させることができる。
続いて、図10および図11に示すように、p++型高濃度基板7の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、p++型高濃度基板7を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法によりp++型高濃度基板7の裏面をエッチングし、p++型高濃度基板7の裏面の加工歪を除去する。
続いて、p++型高濃度基板7を洗浄した後、たとえばスパッタリング法あるいは蒸着法を用いてp++型高濃度基板7の裏面にAu(金)膜を堆積し、裏面電極24を形成する。
続いて、p++型高濃度基板7をダイシングにより分割し、単位素子の双方向ツェナーダイオードを有するチップを形成する。
次に、個々のチップを封止樹脂により封止し、パッケージングする。このパッケージングにおいては、図12に例示するように、リード25にチップが有する上記裏面電極24を接続する。そして、表面電極22を、ボンディングワイヤ26を介してリード27と電気的に接続する。続いて、リード25、27の内端部、チップおよびボンディングワイヤ26を封止樹脂28により封止し、リード25、27の外端部を実装用に外部に露出させたパッケージを形成する。
その後、必要に応じて、極性識別用のマークを封止樹脂28に付与し、本実施の形態1の半導体装置を製造する。
ここで、図13は、本実施の形態1の双方向ツェナーダイオードD1、D2におけるツェナー電圧Vzとツェナー電流Izとの関係(ツェナー特性)を示したものである。図13に示すように、前述の所望の静電破壊強度(サージ耐量)を備えていない双方向ツェナーダイオードでは、ツェナー電圧が低下し、特性を示す波形に異常ブレークダウンを示すスナップバック波形が現れる。一方、本実施の形態1の双方向ツェナーダイオードD1、D2では、そのようなツェナー電圧の低下およびスナップバック波形の出現を防ぐことができる。
(実施の形態2)
本実施の形態2は、前記実施の形態1の双方向ツェナーダイオードD1、D2を備えたチップにおける、凹部10の構造を変えたものである。
すなわち、図14に示すように、本実施の形態2においては、前記実施の形態1ではp++型高濃度基板7まで達するように形成していた凹部10(図3参照)を、n型エピタキシャル層8内のみで形成し、凹部10の底部では、p++型半導体領域14をp++型高濃度基板7と接続するように形成する。凹部10の形成深さ以外の各製造工程については、前記実施の形態1と同様である。
このような本実施の形態2の双方向ツェナーダイオードによっても、前記実施の形態1の双方向ツェナーダイオードと同様の効果を得ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態においては、ツェナー接合と高濃度基板とを電気的に接続する半導体領域を形成するための凹部、および1つのツェナー接合部の周辺にツェナー接合よりも深い溝部を形成する場合について説明したが、どちらか一方のみでもよい。すなわち、凹部のみを形成した場合でも、高濃度基板上のエピタキシャル層を薄くできるので、動作抵抗の小さい双方向ツェナーダイオードを実現できる。また、溝部のみを形成した場合でも、ツェナー接合部の曲線部を除去できるので、所望の降伏電圧および静電破壊強度を備えた双方向ツェナーダイオードを実現できる。
また、前記実施の形態においては、双方向ツェナーダイオードにおける1つのツェナー接合部の周辺にツェナー接合よりも深い溝部を形成する場合について説明したが、導通方向が一方向の単体ツェナーダイオードにおいても、ツェナー接合部の周辺にツェナー接合よりも深い溝部を形成してもよい。
また、前記実施の形態においては、p++型高濃度基板を用いて双方向ツェナーダイオードを形成する場合について説明したが、逆の導電型を有するn++型高濃度基板を用いて双方向ツェナーダイオードを形成してもよい。この場合、n++型高濃度基板に形成するエピタキシャル層、半導体領域およびガードリング領域は、すべて前記実施の形態とは逆の導電型とする。
本発明の半導体装置およびその製造方法は、ツェナーダイオードを備えた半導体装置およびその製造工程に広く適用することができる。
CAN−BUSラインの回路の一例を示す回路図である。 本発明の一実施の形態である半導体装置の製造工程を説明する要部平面図である。 本発明の一実施の形態である半導体装置の製造工程を説明する要部断面図である。 図2に続く半導体装置の製造工程中の要部平面図である。 図3に続く半導体装置の製造工程中の要部断面図である。 図4に続く半導体装置の製造工程中の要部平面図である。 図5に続く半導体装置の製造工程中の要部断面図である。 図6に続く半導体装置の製造工程中の要部平面図である。 図7に続く半導体装置の製造工程中の要部断面図である。 図8に続く半導体装置の製造工程中の要部平面図である。 図9に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の断面図である。 本発明の一実施の形態である半導体装置に含まれる双方向ツェナーダイオードにおけるツェナー電圧とツェナー電流との関係を示す特性(ツェナー特性)を示す説明図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
符号の説明
1、2 ECU
3、4 CAN−BUSライン
5、6 配線
7 p++型高濃度基板(半導体基板)
8 n型エピタキシャル層(第1半導体層)
9 酸化シリコン膜
10 凹部
11 酸化シリコン膜
12 p++型半導体領域(第1半導体領域)
13 p++型半導体領域(第2半導体領域)
14 p++型半導体領域(第3半導体領域)
15 p++型ガードリング領域
16 酸化シリコン膜
17 溝部
18 表面保護膜
19〜21 開口部
22 表面電極(第1電極)
23 表面電極(第2電極)
24 裏面電極
25 リード
26 ボンディングワイヤ
27 リード
28 封止樹脂
CT CANトランシーバー

Claims (5)

  1. 第1導電型の半導体基板と、
    前記半導体基板の主面上に形成された第2導電型の第1半導体層と、
    前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に形成された凹部と、
    前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に互いに離間して形成された前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域と、
    前記半導体基板の前記主面上の前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域と、
    前記第1半導体層の前記表面の一部にて、平面で前記第1半導体領域を囲むように形成された前記第1半導体領域より深い溝部と、
    前記第1半導体領域上に形成され、前記第1半導体領域と電気的に接続する第1電極と、
    前記第1電極と離間して形成され、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極と、
    を有することを特徴とする半導体装置。
  2. (a)第1導電型の半導体基板の主面上に第2導電型の第1半導体層を形成する工程、
    (b)前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に凹部を形成する工程、
    (c)前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域を互いに離間して形成し、前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域を形成する工程、
    (d)前記第1半導体層の前記表面の一部に、前記第1半導体領域より深い溝部を平面で前記第1半導体領域を囲むように形成する工程、
    (e)前記第1半導体領域上に前記第1半導体領域と電気的に接続する第1電極を形成し、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極を前記第1電極と離間して形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  3. (a)第1導電型の半導体基板の主面上に第2導電型の第1半導体層を形成する工程、
    (b)前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に前記第1半導体層を貫通して前記半導体基板に達する凹部を形成する工程、
    (c)前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域を互いに離間して形成し、前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域を形成する工程、
    (d)前記第1半導体層の前記表面の一部に、前記第1半導体領域より深い溝部を平面で前記第1半導体領域を囲むように形成する工程、
    (e)前記第1半導体領域上に前記第1半導体領域と電気的に接続する第1電極を形成し、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極を前記第1電極と離間して形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  4. (a)第1導電型の半導体基板の主面上に第2導電型の第1半導体層を形成する工程、
    (b)前記半導体基板の前記主面上の第1領域にて、前記第1半導体層の表面に凹部を形成する工程、
    (c)前記半導体基板の前記主面上の前記第1領域以外の第2領域において、前記第1半導体層の表面に前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域を互いに離間して形成し、前記第1領域において、前記第1半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域を形成する工程、
    (d)前記第1半導体領域上に前記第1半導体領域と電気的に接続する第1電極を形成し、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極を前記第1電極と離間して形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  5. (a)第1導電型の半導体基板の主面上に第2導電型の第1半導体層を形成する工程、
    (b)前記半導体基板の前記主面上の第2領域において、前記第1半導体層の表面に前記第1導電型の第1半導体領域および前記第1導電型の第2半導体領域を互いに離間して形成し、前記第2領域以外の第1領域において、前記第1半導体層の前記表面に前記半導体基板と電気的に接続する前記第1導電型の第3半導体領域を形成する工程、
    (c)前記第1半導体層の前記表面の一部に、前記第1半導体領域より深い溝部を平面で前記第1半導体領域を囲むように形成する工程、
    (d)前記第1半導体領域上に前記第1半導体領域と電気的に接続する第1電極を形成し、前記第2半導体領域上から前記第3半導体領域上へ延在し、前記第2半導体領域および前記第3半導体領域と電気的に接続する第2電極を前記第1電極と離間して形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
JP2008135249A 2008-05-23 2008-05-23 半導体装置およびその製造方法 Pending JP2009283750A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008135249A JP2009283750A (ja) 2008-05-23 2008-05-23 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008135249A JP2009283750A (ja) 2008-05-23 2008-05-23 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2009283750A true JP2009283750A (ja) 2009-12-03

Family

ID=41453886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008135249A Pending JP2009283750A (ja) 2008-05-23 2008-05-23 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2009283750A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019125763A (ja) * 2018-01-19 2019-07-25 ローム株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019125763A (ja) * 2018-01-19 2019-07-25 ローム株式会社 半導体装置
JP7132719B2 (ja) 2018-01-19 2022-09-07 ローム株式会社 半導体装置

Similar Documents

Publication Publication Date Title
US11121248B2 (en) Semiconductor device
JP6691076B2 (ja) パッシベーション層を有する半導体素子およびその生産方法
JP6801324B2 (ja) 半導体装置
US11876131B2 (en) Semiconductor device
US11916069B2 (en) Semiconductor device and semiconductor module
CN105074886B (zh) 碳化硅半导体器件及其制造方法
KR101672689B1 (ko) 반도체장치 및 그 제조방법
KR101023872B1 (ko) 메사형 반도체 장치 및 그 제조 방법
US20130207154A1 (en) Optoelectronic component
US11929365B2 (en) Semiconductor device
EP1605508A2 (en) Surface-mount chip-scale package
TW201318141A (zh) 半導體裝置
JP2017045839A (ja) 半導体装置
CN114823656A (zh) 静电放电保护装置及其操作方法
CN106169508B (zh) 一种双向超低电容瞬态电压抑制器及其制作方法
JP6048126B2 (ja) 半導体装置及び半導体装置の製造方法
JP2021136241A (ja) 半導体装置および半導体装置の製造方法
JP2007116058A (ja) 半導体装置
JP2009283750A (ja) 半導体装置およびその製造方法
JP2007305906A (ja) ダイオード
WO2020243875A1 (en) Integrated mult-device chip and package
KR102019395B1 (ko) 래터럴 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법
US20200227402A1 (en) Zener diodes and methods of manufacture
JP7103435B2 (ja) 半導体装置および半導体装置の製造方法
US10833068B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528