KR101023872B1

KR101023872B1 - 메사형 반도체 장치 및 그 제조 방법

Info

Publication number: KR101023872B1
Application number: KR1020080129418A
Authority: KR
Inventors: 아끼라 스즈끼; 가쯔유끼 세끼; 게이따 오다지마
Original assignee: 산요덴키가부시키가이샤; 산요 한도타이 세이조우 가부시키가이샤; 산요 세미컨덕터 컴퍼니 리미티드
Priority date: 2007-12-21
Filing date: 2008-12-18
Publication date: 2011-03-22
Also published as: TWI401807B; JP5074172B2; CN101465382A; US8362595B2; TW200929552A; CN101465382B; KR20090068148A; US20090160034A1; JP2009152457A

Abstract

메사형 반도체 장치 및 그 제조 방법에서, 제조 코스트를 낮게 억제하면서, 그 장치의 오염 및 물리 데미지를 방지한다. 반도체 기판(10)의 표면에 N^-형 반도체층(11)을 형성하고，그 상층에 P형 반도체층(12)을 형성한다. P형 반도체층(12) 상에는 또한，P형 반도체층(12)과 접속하는 애노드 전극(14)을 형성하고，이를 둘러싸고, P형 반도체층(12)의 표면으로부터, N^-형 반도체층(11)보다 깊게 메사 홈(26)을 형성한다. 그 후, 메사 홈(26) 내로부터 애노드 전극(14)의 단부 상에 걸쳐 연장되는 제2 절연막(27)을 형성한다. 제2 절연막(27)은 폴리이미드계의 수지 등의 유기 절연물로 이루어진다. 그 후, 반도체 기판(10) 및 그에 적층된 각 층으로 이루어지는 적층체를, 스크라이브 라인 DL을 따라서 다이싱한다.

메사형 반도체 장치, 메사 홈, 절연막, 반도체층, 메사형 다이오드

Description

메사형 반도체 장치 및 그 제조 방법{MESA TYPE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은, 메사 홈을 갖는 메사형 반도체 장치 및 그 제조 방법에 관한 것이다.

종래부터, 메사형 반도체 장치의 하나로서, 대전력용의 메사형 다이오드가 알려져 있다. 종래예에 의한 메사형 다이오드에 대하여 도 7 및 도 8을 참조하여 설명한다. 도 7은 종래예에 의한 메사형 다이오드가 매트릭스 형상으로 복수 배치된 반도체 웨이퍼를 나타내는 개략 평면도이다. 도 8은, 도 7의 X-X선을 따른 단면도이며, 스크라이브 라인 DL을 따라서 다이싱이 행해진 후의 상태를 나타내고 있다.

N⁺형의 반도체 기판(10)의 표면에 N^-형 반도체층(11)이 형성되어 있다. N ^-형 반도체층(11)의 표면에는 P형 반도체층(12)이 형성되며, P형 반도체층(12) 상에는, 제1 절연막(23)이 형성되어 있다. 또한，P형 반도체층(12)과 전기적으로 접속된 애노드 전극(14)이 형성되어 있다. 반도체 기판(10)의 이면에는 캐소드 전 극(15)이 형성되어 있다.

또한，P형 반도체층(12)의 표면으로부터 N⁺형의 반도체 기판(10)에 도달하는 메사 홈(26)이 형성되어 있다. 메사 홈(26)은, N^-형 반도체층(11)보다도 깊게 형성되고, 그 저부는 N⁺형의 반도체 기판(10) 내에 위치하고 있다. 메사 홈(26) 내에는, N^-형 반도체층(11)과 P형 반도체층(12)이 접촉하여 이루어지는 PN 접합부 JC를 포함하는 측벽을 피복하도록, 제2 절연막(47)이 충전되어 있다. 메사형 다이오드는, 이 메사 홈(26)에 의해 둘러싸여 메사형의 구조를 갖는다. 이 메사형 다이오드의 스크라이브 라인 DL은, 메사 홈(26)의 외측을 둘러싸 연장되어 있다.

또한，메사형의 반도체 장치에 대해서는, 예를 들면 특허 문헌 1에 기재되어 있다.

[특허 문헌 1] 일본 특허 공개 제2003-347306 공보

그러나, 전술한 종래예에서는, 애노드 전극(14)이 노출되어 있기 때문에，애노드 전극(14)과 제1 절연막(23)의 간극으로부터 메사형 다이오드의 내부에 수분 등이 침입하여, 메사형 다이오드가 오염되어 있었다. 또한，메사형 다이오드에 대하여 물리적인 데미지가 생기가 쉬워져 있었다.

이 문제에 대처하기 위해서, 메사 홈(26)으로부터 애노드 전극(14)의 단부 상에 걸쳐서, 제2 절연막(47)과는 별도로, 새로운 패시베이션막을 형성하는 것이 고려되지만, 그 경우, 패시베이션막의 형성 공정을 설정함에 있어서 제조 공정이 번잡하게 되고, 또한，제조 코스트가 증대된다고 하는 문제가 생기고 있었다.

본 발명의 메사형 반도체 장치는, 제1 도전형의 제1 반도체층 및 그 표면에 형성된 제2 도전형의 제2 반도체층을 포함하고 PN 접합부를 갖는 반도체 기판과, 제2 반도체층의 표면을 부분적으로 덮어 형성되며, 제2 반도체층의 표면을 노출하는 개구부를 갖는 제1 절연막과, 제1 절연막의 개구부를 통하여 제2 반도체층의 표면에 접촉한 전극과, 전극을 둘러싸 형성되며, 제2 반도체층의 표면으로부터 소정의 깊이를 갖는 메사 홈과, 메사 홈, 제1 절연막 및 전극의 단부를 연속하여 덮는 제2 절연막을 구비하는 것을 특징으로 한다.

또한，본 발명의 메사형 반도체 장치의 제조 방법은, 제1 도전형의 제1 반도체층 및 그 표면에 형성된 제2 도전형의 제2 반도체층을 포함하고 PN 접합부를 갖는 반도체 기판을 준비하고, 제2 반도체층의 표면을 부분적으로 덮어 형성되며, 제2 반도체층의 표면을 노출하는 개구부를 갖는 제1 절연막을 형성하는 공정과, 제1 절연막의 개구부를 통하여 제2 반도체층의 표면에 접촉하는 전극을 형성하는 공정과, 전극을 둘러싸고, 제2 반도체층의 표면으로부터 소정의 깊이를 갖는 메사 홈을 형성하는 공정과, 메사 홈, 제1 절연막 및 전극의 단부를 연속하여 덮는 제2 절연막을 형성하는 공정을 구비하는 것을 특징으로 한다.

이러한 구성에 의하면, 메사 홈으로부터 연장되는 제2 절연막에 의해 전극의 일부가 덮여지기 때문에, 새로운 패시베이션막을 형성하지 않고, 수분의 침입 등의 메사형 반도체 장치의 오염 및 메사형 반도체 장치에 대한 물리적인 데미지를 방지할 수 있다. 또한，새로운 패시베이션막의 형성 공정을 줄일 수 있기 때문에, 제조 코스트를 낮게 억제할 수 있다.

본 발명의 메사형 반도체 장치 및 그 제조 방법에 의하면, 제조 코스트를 낮게 억제하면서, 장치의 오염 및 물리적인 데미지를 방지할 수 있다.

본 발명의 실시 형태에 의한 메사형 반도체 장치 및 그 제조 방법에 대하여, 메사형 반도체 장치가 메사형 다이오드인 경우를 예로 하여, 도면을 참조하여 설명한다. 도 1 내지 도 6은, 본 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도이며, 도 7의 X-X선을 따른 단면에 대응하고 있다. 도 1 내지 도 6에서는, 도 7에 도시한 것과 마찬가지의 구성 요소에 대해서는, 동일한 번호를 붙여서 참조한다.

또한，이하에 설명하는 메사형 다이오드의 제조 방법은, 도 7과 같이 복수의 메사형 다이오드가 매트릭스 형상으로 배치되는 반도체 웨이퍼에 대하여 행해진다. 도 1 내지 도 6에서는, 설명의 편의상, 복수의 메사형 다이오드 중，1개의 메사형 다이오드를 중심으로, 그에 인접하는 2개의 메사형 다이오드의 일부를 도시하고 있다.

도 1에 도시한 바와 같이, 예를 들면 인 등의 N형 불순물이 고농도로 확산된 N⁺형의 반도체 기판(10)(예를 들면, 실리콘 단결정 기판)을 준비한다. 이 반도체 기판(10)의 표면에, 예를 들면 반도체층을 에피택셜 성장시킴으로써, 저농도의 N형 반도체층, 즉 N^-형 반도체층(11)을 형성한다. 또한，N^-형 반도체층(11)은, 상기 이외에도, 반도체 기판(10)의 표면에 불순물이 확산되어 이루어지는 불순물 확산 영역이어도 된다. 그 후, N^-형 반도체층(11)의 표면에, 예를 들면 붕소 등의 P형 불순물을 확산함으로써, P형 반도체층(12)을 형성한다. 이것에 의해，N^-형 반도체층(11)과 P형 반도체층(12)의 계면에는, PN 접합부 JC가 형성된다. 상기 구성에서, 반도체 기판(10), N^-형 반도체층(11), P형 반도체층(12)의 전체 두께는, 예를 들면 약 200㎛ 정도이다.

다음으로，도 2에 도시한 바와 같이, P형 반도체층(12)의 표면에, 예를 들면 열 산화법이나 CVD법에 의해, 실리콘 산화막 등의 제1 절연막(23)을 형성한다. 그 후, 마스크를 이용하여 제1 절연막(23)의 일부에 대하여 에칭을 행하고, 제1 절연막(23)에, P형 반도체층(12)의 일부를 노출하는 제1 개구부(23A) 및 제2 개구부(23B)를 형성한다. 제1 개구부(23A)는 메사형 다이오드의 활성화 영역에 대응하여 형성되고, 제2 개구부(23B)는 스크라이브 라인 DL이 연장되는 스크라이브 라인 영역에 대응하여 형성된다.

다음으로，제1 절연막(23)의 제1 개구부(23A)를 통하여 P형 반도체층(12)과 접속하는 애노드 전극(14)을 형성한다. 애노드 전극(14)은, 알루미늄 등의 도전 재료로 이루어지고, 스퍼터링법이나 증착법 등에 의해 형성된다. 한편, 반도체 기판(10)의 이면에는, 애노드 전극(14)과 마찬가지의 방법으로, 알루미늄 등의 도전 재료로 이루어지는 캐소드 전극(15)이 형성된다.

다음으로，도 3에 도시한 바와 같이, 제1 절연막(23)을 덮는 레지스트층 PR을 형성한다. 레지스트층 PR은, 후술하는 메사 홈(26)의 형성 예정 영역에 대응하여 형성된 개구부 PRA를 갖는다. 그리고, 이 레지스트층 PR을 마스크로 하여, 개구부 PRA에서 노출되는 제1 절연막(23)을 에칭하여 제거하고, 제1 절연막(23)에 제3 개구부(23C)를 형성한다. 그 후, 레지스트층 PR을 마스크로 하여, P형 반도체층(12), N^-형 반도체층(11), 반도체 기판(10)의 두께 방향의 도중에 이르는 영역을 에칭하여, 메사형 다이오드의 활성화 영역을 둘러싸는 메사 홈(26)을 형성한다. 이 에칭에서는, 등방성 드라이 에칭과 보호막의 형성을 반복하는 보쉬 프로세스나, 매우 낮은 압력 하에서의 이방성 드라이 에칭 등을 이용함으로써, 어스펙트비가 높은 메사 홈(26)을 형성할 수 있다. 메사 홈(26)의 저부는 N^-형 반도체층(11)보다도 깊게 되어 있고, 반도체 기판(10) 내에 달하고 있다. 그 전체 깊이는 약 100㎛인 것이 바람직하다. 또한，메사 홈(26)의 폭은, 예를 들면 약 10㎛이다.

이와 같은 메사 홈(26)을 갖는 메사형 다이오드에 의하면, 역바이어스 인가 시，즉, 애노드 전극(14)에 대하여 캐소드 전극(15)으로부터 높은 전압을 인가하여, PN 접합부 JC에 역바이어스를 인가하였을 때에서의 내압을 높게 할 수 있다.

다음으로，도 4에 도시한 바와 같이 레지스트층 PR을 제거하고, 그 후, 도 5 에 도시한 바와 같이, 제1 절연막(23)의 제2 개구부(23B)에서 노출되는 P형 반도체층(12) 상(즉, 스크라이브 라인 DL을 따른 스크라이브 라인 영역 상)으로부터, 제1 절연막(23), 메사 홈(26) 내, 그리고 애노드 전극(14)의 단부 상을 연속하여 덮는 제2 절연막(27)을 형성한다. 즉, 제2 절연막(27)은, 애노드 전극(14)의 단부 이외의 일부를 노출하는 개구부(27A)를 갖고 있다. 애노드 전극(14)의 단부 상으로 연장되는 부분의 제2 절연막(27)은, 예를 들면, 애노드 전극(14)의 끝으로부터 적어도 약 50㎛ 연장되어 있다.

제2 절연막(27)은, 제2 개구부(23B) 내 및 메사 홈(26) 내에 매립됨과 함께, 그곳으로부터 애노드 전극(14) 상에 걸쳐서 연속적으로 형성되는 정도의 점성을 갖는 유기 절연물로 이루어진다. 제2 절연막(27)은, 예를 들면 폴리이미드계의 수지, 혹은 에폭시계의 수지를 함유하는 것이다. 혹은, 상기 유기 절연물 이외에도, 상기와 마찬가지의 점성을 갖는 것이면, 제2 절연막(27)으로서, 납계 또는 아연계의 글래스 분말이 수지에 혼합되어 이루어지는 글래스 페이스트를 이용하여도 된다. 제2 절연막(27)은, 예를 들면, 스크린 인쇄법, 디스펜스법, 스핀 도포법에 의해 형성되고, 필요에 따라서, 포토리소그래피 공정 등에 의해 패터닝된다.

다음으로，도 6에 도시한 바와 같이, 반도체 기판(10) 및 그에 적층된 각 층으로 이루어지는 적층체를, 제2 개구부(23B) 내로 연장되는 스크라이브 라인 DL을 따라 다이싱하고, 복수의 메사형 다이오드로 분리한다.

이와 같이 하여 완성된 메사형 다이오드에 의하면, 전술한 바와 같이, 제2 절연막(27)에 의해, 메사 홈(26) 내로부터 애노드 전극(14)의 단부에 걸쳐서 연속 하여 덮여지기 때문에, 새로운 패시베이션막을 형성하지 않고, 수분의 침입 등에 의한 메사형 다이오드 내의 오염 및 메사형 다이오드에 대한 물리적인 데미지를 방지할 수 있다. 또한，새로운 패시베이션막의 형성 공정을 줄일 수 있기 때문에, 제조 코스트를 낮게 억제할 수 있다.

또한，제2 절연막(27)은, 메사 홈(26) 내에서 N^-형 반도체층(11)보다도 깊게 반도체 기판(10) 내까지 덮여 있기 때문에, 메사형 다이오드의 활성화 영역에의 수분의 침입 등을 방지하는 가드링으로서도 기능한다.

또한，본 발명은 상기 실시 형태에 한정되지는 않으며, 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다. 예를 들면, 상기 실시 형태에서, 제1 절연막(23) 중，메사 홈(26)의 외측의 영역에서는, 제1 절연막(23)은 반드시 형성되지 않아도 된다. 이 경우, 메사 홈(26)의 외측의 영역에서는, 제2 절연막(27)은 P형 반도체층(12)의 표면 상으로 연장되어 형성된다.

또한，상기 실시 형태에서의, N⁺형의 반도체 기판(10), N^-형 반도체층(11), P형 반도체층(12)에 대하여, 각각의 도전형을 반대로 하여도 된다. 또한，N형의 반도체 기판 상에, 직접, P형 반도체층을 형성하는 것이어도 된다. 또한，상기 실시 형태에서는 메사형 다이오드를 일례로서 설명하였지만, 본 발명은 다른 메사형 반도체 장치에 대해서도 적용된다. 예를 들면, 본 발명은, 메사형 바이폴라 트랜지스터, 메사형 MOSFET, 메사형 IGBT, 메사형 사이리스터 등에도 적용할 수 있다. 예를 들면, 메사형 바이폴라 트랜지스터의 경우에는, P형 반도체층(12)의 표면에 N 형 반도체층을 더 형성함으로써 NPN형의 바이폴라 트랜지스터 구조를 얻을 수 있다.

도 1은 본 발명의 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.

도 2는 본 발명의 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.

도 3은 본 발명의 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.

도 4는 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.

도 5는 본 발명의 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.

도 6은 본 발명의 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.

도 7은 종래예에 의한 메사형 다이오드의 평면도.

도 8은 종래예에 의한 메사형 다이오드의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10: 반도체 기판

11: N^-형 반도체층

12: P형 반도체층

13, 23: 제1 절연막

23A: 제1 개구부

23B: 제2 개구부

23C: 제3 개구부

14: 애노드 전극

15: 캐소드 전극

16, 26: 메사 홈

27, 47: 제2 절연막

JC: PN 접합부

PR: 레지스트층

PRA: 개구부

DL: 스크라이브 라인

Claims

제1 도전형의 제1 반도체층 및 그 표면에 형성된 제2 도전형의 제2 반도체층을 포함하고 PN 접합부를 갖는 반도체 기판과,

상기 제2 반도체층의 표면을 부분적으로 덮어 형성되며, 상기 제2 반도체층의 표면을 노출하는 개구부를 갖는 제1 절연막과,

상기 제1 절연막의 상기 개구부를 통하여 상기 제2 반도체층의 표면에 접촉한 전극과,

상기 전극을 둘러싸 형성되며, 상기 제2 반도체층의 표면으로부터 소정의 깊이를 갖는 메사 홈과,

상기 메사 홈, 상기 제1 절연막 및 상기 전극의 단부를 연속하여 덮는 제2 절연막

을 구비하는 것을 특징으로 하는 메사형 반도체 장치.
제1항에 있어서,

상기 제2 절연막은 유기 절연물로 이루어지는 것을 특징으로 하는 메사형 반도체 장치.
제2항에 있어서,

상기 유기 절연물은 폴리이미드 또는 에폭시 수지인 것을 특징으로 하는 메 사형 반도체 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 메사 홈은 상기 제1 반도체층 내에 도달되어 있는 것을 특징으로 하는 메사형 반도체 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제1 반도체층은, 제1 층과, 상기 제1 층의 표면에 형성되며 상기 제1 층보다도 낮은 농도를 갖은 제2 층을 포함하고，상기 제2 층은 상기 제2 반도체층과 접하고 있는 것을 특징으로 하는 메사형 반도체 장치.
제5항에 있어서,

상기 메사 홈은 상기 제1 층 내에 도달되어 있는 것을 특징으로 하는 메사형 반도체 장치.
제1 도전형의 제1 반도체층 및 그 표면에 형성된 제2 도전형의 제2 반도체층을 포함하고 PN 접합부를 갖는 반도체 기판을 준비하고,

상기 제2 반도체층의 표면을 부분적으로 덮어 형성되며, 상기 제2 반도체층의 표면을 노출하는 개구부를 갖는 제1 절연막을 형성하는 공정과,

상기 제1 절연막의 상기 개구부를 통하여 상기 제2 반도체층의 표면에 접촉 하는 전극을 형성하는 공정과,

상기 전극을 둘러싸고, 상기 제2 반도체층의 표면으로부터 소정의 깊이를 갖는 메사 홈을 형성하는 공정과,

상기 메사 홈, 상기 제1 절연막 및 상기 전극의 단부를 연속하여 덮는 제2 절연막을 형성하는 공정

을 포함하는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
제7항에 있어서,

상기 제2 절연막은 유기 절연물로 이루어지는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
제8항에 있어서,

상기 유기 절연물은 폴리이미드 또는 에폭시 수지인 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
제7항 내지 제9항 중 어느 한 항에 있어서,

상기 메사 홈은 상기 제1 반도체층 내에 도달되어 있는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
제7항 내지 제9항 중 어느 한 항에 있어서,

상기 제1 반도체층은, 제1 층과, 상기 제1 층의 표면에 형성되며 상기 제1 층보다도 낮은 농도를 갖는 제2 층을 포함하고, 상기 제2 층은 상기 제2 반도체층과 접하고 있는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
제11항에 있어서,

상기 메사 홈은 상기 제1 층 내에 도달되어 있는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.