JPH0728044B2 - ガラス被覆半導体チツプの製造方法 - Google Patents
ガラス被覆半導体チツプの製造方法Info
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- JPH0728044B2 JPH0728044B2 JP60186504A JP18650485A JPH0728044B2 JP H0728044 B2 JPH0728044 B2 JP H0728044B2 JP 60186504 A JP60186504 A JP 60186504A JP 18650485 A JP18650485 A JP 18650485A JP H0728044 B2 JPH0728044 B2 JP H0728044B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、溝部に露出するpn接合をガラス被覆したダイ
オードチツプ等のガラス被覆半導体チツプの製造方法に
関する。
オードチツプ等のガラス被覆半導体チツプの製造方法に
関する。
ガラス被覆ダイオードチツプの代表的な製造方法として
第７図に示す方法と、第８図に示す方法とが知られてい
る。第７図に示す方法では、第７図（Ａ）に示す如く、
n+型基板領域（２）の上にエピタキシヤル成長法でｎ型
領域（３）を設けたシリコン基板（１）を用意する。次
に、硼素を拡散させてp+型領域（４）を形成し、更にラ
イフタイムキラーとして金を拡散させる。これにより、
高速スイツチング特性を有する整流ダイオードを構成で
きるp+−ｎ−n+三層構造の基板（１）が得られる。三層
構造が形成された後の各領域の厚みは、p+型領域（４）
が20μｍ、ｎ型領域（３）が20μｍ、n+型基板領域
（２）が240μｍである。このダイオードでは、リーチ
スルー降伏（逆電圧印加時に、pn接合（５）から主とし
てｎ型領域（３）に伸びる空乏層がn+型領域（２）に到
達することによつて誘発される降伏現象）で耐圧が規定
されるようにｎ型領域（３）の比抵抗と厚みを設計して
いる。
第７図に示す方法と、第８図に示す方法とが知られてい
る。第７図に示す方法では、第７図（Ａ）に示す如く、
n+型基板領域（２）の上にエピタキシヤル成長法でｎ型
領域（３）を設けたシリコン基板（１）を用意する。次
に、硼素を拡散させてp+型領域（４）を形成し、更にラ
イフタイムキラーとして金を拡散させる。これにより、
高速スイツチング特性を有する整流ダイオードを構成で
きるp+−ｎ−n+三層構造の基板（１）が得られる。三層
構造が形成された後の各領域の厚みは、p+型領域（４）
が20μｍ、ｎ型領域（３）が20μｍ、n+型基板領域
（２）が240μｍである。このダイオードでは、リーチ
スルー降伏（逆電圧印加時に、pn接合（５）から主とし
てｎ型領域（３）に伸びる空乏層がn+型領域（２）に到
達することによつて誘発される降伏現象）で耐圧が規定
されるようにｎ型領域（３）の比抵抗と厚みを設計して
いる。
次に、第７図（Ｂ）に示す如く、弗酸−硝酸系の混酸を
用いたエツチングにより、n+型領域（２）に達する溝
（６）を形成し、この溝（６）の側壁にpn接合（５）を
露出させる。
用いたエツチングにより、n+型領域（２）に達する溝
（６）を形成し、この溝（６）の側壁にpn接合（５）を
露出させる。
次に、第７図（Ｃ）に示す如く、溝（６）を有するシリ
コン基板（１）の一方の主表面上にPbO系パツシベーシ
ヨンガラスからなるガラス被覆層（７）を形成する。な
お、ガラス被覆層（７）は、平坦でない面に対しても比
較的均一な厚さのガラス層を形成できる電気泳動法（溶
液中に懸濁したガラス粉末に電荷を帯びさせ、溶液中に
配したシリコン基板を一方の電極にして溶液中に直流電
界を発生させ、ちようど電気メツキのようにガラス粉末
をシリコン基板に付着させる方法）を用いてガラス粉末
を基板（１）に付着させ、その後、熱処理を施してガラ
ス粉末を焼成することにより形成する。
コン基板（１）の一方の主表面上にPbO系パツシベーシ
ヨンガラスからなるガラス被覆層（７）を形成する。な
お、ガラス被覆層（７）は、平坦でない面に対しても比
較的均一な厚さのガラス層を形成できる電気泳動法（溶
液中に懸濁したガラス粉末に電荷を帯びさせ、溶液中に
配したシリコン基板を一方の電極にして溶液中に直流電
界を発生させ、ちようど電気メツキのようにガラス粉末
をシリコン基板に付着させる方法）を用いてガラス粉末
を基板（１）に付着させ、その後、熱処理を施してガラ
ス粉末を焼成することにより形成する。
次に、第７図（Ｄ）に示す如く、弗酸と塩酸の混酸によ
りガラス被覆層（７）をエツチングて、電極用の開口
（８）を形成する。
りガラス被覆層（７）をエツチングて、電極用の開口
（８）を形成する。
次に、第７図（Ｅ）に示す如く、基板（１）のシリコン
露出面に無電界メツキ法によりNi電極（９）（10）を形
成する。その後、溝部（６）の底部で基板（１）を切断
して、ダイオードチツプ（11a）を完成させる。
露出面に無電界メツキ法によりNi電極（９）（10）を形
成する。その後、溝部（６）の底部で基板（１）を切断
して、ダイオードチツプ（11a）を完成させる。
一方、第８図に示す別の従来方法においては、まず、第
８図（Ａ）に示す如く、第７図（Ａ）の場合と同様に、
n+型基板領域（２）とｎ型領域（３）とp+型領域（４）
とから成るシリコン基板（１）を用意し、且つ熱酸化に
よるSiO2膜（12）（13）を形成する。
８図（Ａ）に示す如く、第７図（Ａ）の場合と同様に、
n+型基板領域（２）とｎ型領域（３）とp+型領域（４）
とから成るシリコン基板（１）を用意し、且つ熱酸化に
よるSiO2膜（12）（13）を形成する。
次に、第８図（Ｂ）に示す如く、第７図（Ｂ）と同様な
溝（６）を設ける。
溝（６）を設ける。
次に、第８図（Ｃ）に示す如く、ガラス被覆層（７）を
電気泳動法で形成する。電気泳動法では、絶縁膜である
SiO2膜（12）（13）の上にはほとんどガラス粉末は付着
しないので、溝（６）に選択的にガラス被覆層（７）が
形成される。なお、溝（６）に隣接するSiO2膜（12）の
周辺部にも電気泳動法における端部電界集中効果によ
り、ガラス被覆層（７）が形成される。
電気泳動法で形成する。電気泳動法では、絶縁膜である
SiO2膜（12）（13）の上にはほとんどガラス粉末は付着
しないので、溝（６）に選択的にガラス被覆層（７）が
形成される。なお、溝（６）に隣接するSiO2膜（12）の
周辺部にも電気泳動法における端部電界集中効果によ
り、ガラス被覆層（７）が形成される。
次に、第８図（Ｄ）に示す如く、弗酸系のエツチング液
により、周辺部を残してSiO2膜（12）をエツチング除去
して電極用の開口（８）を形成する。この時、基板
（１）の下面のSiO2膜（13）も除去する。
により、周辺部を残してSiO2膜（12）をエツチング除去
して電極用の開口（８）を形成する。この時、基板
（１）の下面のSiO2膜（13）も除去する。
次に、第８図（Ｅ）に示す如く、電極を形成し、しかる
後溝（６）において切断分離し、ダイオードチツプ（11
b）を完成させる。
後溝（６）において切断分離し、ダイオードチツプ（11
b）を完成させる。
ところで、第７図の従来方法においては、寸法及び形状
の精度良く、かつ再現性良くガラス被覆層（７）の開口
（８）を形成することが困難であつた。これは、第８図
のSiO2膜（12）（13）が通常は１μｍ以下の厚みである
のに対し、ガラス被覆層（７）の厚みが例えば20μｍと
非常に厚いためである。開口（８）の精度及び再現性を
良くするためにガラス被覆層（７）を薄く形成すること
は可能であるが、ガラスパツシベーシヨンの効果が不十
分となり、信頼性が低下する。即ち、溝（６）に形成さ
れるガラス被覆層（７）の厚さがp+型領域（４）の上に
形成されるガラス被覆層（７）の厚さより少し薄くなる
こともあつて、ガラス被覆層（７）を薄くすると、溝
（６）においてガラス被覆膜（７）にピンホールが発生
する。このピンホールが存在すると、チツプ（11a）を
リード接続や樹脂封止等の組立工程を経て製品として完
成させた後に高温逆バイアス試験に供すると、比較的短
時間で特性劣化を起こしてしまう。
の精度良く、かつ再現性良くガラス被覆層（７）の開口
（８）を形成することが困難であつた。これは、第８図
のSiO2膜（12）（13）が通常は１μｍ以下の厚みである
のに対し、ガラス被覆層（７）の厚みが例えば20μｍと
非常に厚いためである。開口（８）の精度及び再現性を
良くするためにガラス被覆層（７）を薄く形成すること
は可能であるが、ガラスパツシベーシヨンの効果が不十
分となり、信頼性が低下する。即ち、溝（６）に形成さ
れるガラス被覆層（７）の厚さがp+型領域（４）の上に
形成されるガラス被覆層（７）の厚さより少し薄くなる
こともあつて、ガラス被覆層（７）を薄くすると、溝
（６）においてガラス被覆膜（７）にピンホールが発生
する。このピンホールが存在すると、チツプ（11a）を
リード接続や樹脂封止等の組立工程を経て製品として完
成させた後に高温逆バイアス試験に供すると、比較的短
時間で特性劣化を起こしてしまう。
一方、第８図の従来方法によれば、第７図の方法の問題
は解決される。しかしながら、第８図の方法で作製した
チツプ（11b）を使用したダイオード製品では、逆電圧
印加中に耐圧が劣化する現象（以下、バイアス劣化とい
う）が発生しやすいことが判明した。バイアス劣化は、
逆電圧印加時にpn接合（５）から伸びる空乏層がn+型領
域（２）に到達する前に降伏するように設計された非リ
ーチスルー降伏タイプの製品よりもリーチスルー降伏タ
イプの製品において、顕著に観察された。また、n+型領
域（４）が浅い場合に多く発生した。
は解決される。しかしながら、第８図の方法で作製した
チツプ（11b）を使用したダイオード製品では、逆電圧
印加中に耐圧が劣化する現象（以下、バイアス劣化とい
う）が発生しやすいことが判明した。バイアス劣化は、
逆電圧印加時にpn接合（５）から伸びる空乏層がn+型領
域（２）に到達する前に降伏するように設計された非リ
ーチスルー降伏タイプの製品よりもリーチスルー降伏タ
イプの製品において、顕著に観察された。また、n+型領
域（４）が浅い場合に多く発生した。
そこで本発明の目的は、逆方向特性及び信頼性の優れた
ガラス被覆半導体チツプを容易に製造する方法を提供す
ることにある。
ガラス被覆半導体チツプを容易に製造する方法を提供す
ることにある。
上記目的を達成するための本発明は、半導体基板に少な
くとも１つのpn接合を形成し、且つこの半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜のみを環状に除去
するか又は前記pn接合を露出させない深さに前記絶縁膜
と前記半導体基板の一部を環状に除去して島状絶縁膜を
形成すると共に前記半導体基板の環状露出面を形成する
工程と、前記環状露出面の中に前記pn接合を露出させる
深さを有する共に前記環状露出面よりも狭い幅を有する
環状の溝を形成し、この溝の内縁に沿って前記環状露出
面の一部を環状に残存させる工程と、前記溝の表面及び
前記環状露出面の残存部に電気泳動法によって前記絶縁
膜よりも厚い保護用ガラス被覆層を形成する工程と、前
記島状絶縁膜に開口を形成する工程と、前記開口によっ
て露出された前記半導体基板の表面に電極を形成する工
程と、前記溝又はこの溝よりも外側において前記半導体
基板を切断する工程とを含むことを特徴とするガラス被
覆半導体チップの製造方法に係わるものである。
くとも１つのpn接合を形成し、且つこの半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜のみを環状に除去
するか又は前記pn接合を露出させない深さに前記絶縁膜
と前記半導体基板の一部を環状に除去して島状絶縁膜を
形成すると共に前記半導体基板の環状露出面を形成する
工程と、前記環状露出面の中に前記pn接合を露出させる
深さを有する共に前記環状露出面よりも狭い幅を有する
環状の溝を形成し、この溝の内縁に沿って前記環状露出
面の一部を環状に残存させる工程と、前記溝の表面及び
前記環状露出面の残存部に電気泳動法によって前記絶縁
膜よりも厚い保護用ガラス被覆層を形成する工程と、前
記島状絶縁膜に開口を形成する工程と、前記開口によっ
て露出された前記半導体基板の表面に電極を形成する工
程と、前記溝又はこの溝よりも外側において前記半導体
基板を切断する工程とを含むことを特徴とするガラス被
覆半導体チップの製造方法に係わるものである。
なお、上記製造方法において、環状露出面を形成する工
程よりも前にpn接合を露出させる深さの溝を形成する工
程を設けることができる。
程よりも前にpn接合を露出させる深さの溝を形成する工
程を設けることができる。
上記本発明の方法では、ガラス被覆層に電極用開口を設
けずに、これよりも薄い絶縁層に電極用開口を設けるの
で、開口を高精度に且つ再現性良く形成することができ
る。また、上記方法では、溝の周縁部の絶縁膜を予め除
去した上でガラス被覆層を形成するから、絶縁層からpn
接合までの沿面距離が大きくなり、絶縁膜に含まれる電
荷の悪影響がpn接合近傍に及ぶ確率が非常に小さくなる
と共に、絶縁膜を設けることによつて半導体基板に生じ
る歪みの影響が溝に露出するpn接合近傍まで及び確率が
低くなる。従つて、バイアス劣化等の逆方向特性不良の
発生が少なくなる。
けずに、これよりも薄い絶縁層に電極用開口を設けるの
で、開口を高精度に且つ再現性良く形成することができ
る。また、上記方法では、溝の周縁部の絶縁膜を予め除
去した上でガラス被覆層を形成するから、絶縁層からpn
接合までの沿面距離が大きくなり、絶縁膜に含まれる電
荷の悪影響がpn接合近傍に及ぶ確率が非常に小さくなる
と共に、絶縁膜を設けることによつて半導体基板に生じ
る歪みの影響が溝に露出するpn接合近傍まで及び確率が
低くなる。従つて、バイアス劣化等の逆方向特性不良の
発生が少なくなる。
次に、第１図〜第５図を参照して本発明の実施例に係わ
るガラス被覆ダイオードチツプの製造方法を説明する。
るガラス被覆ダイオードチツプの製造方法を説明する。
まず、第１図（Ａ）に示す如く、n+型基板領域（２）と
ｎ型領域（３）とp+型領域（４）とから成るシリコン基
板（１）の一方及び他方の主表面に熱酸化のSiO2膜（1
2）（13）を有するものを、第８図（Ａ）と同様に形成
する。
ｎ型領域（３）とp+型領域（４）とから成るシリコン基
板（１）の一方及び他方の主表面に熱酸化のSiO2膜（1
2）（13）を有するものを、第８図（Ａ）と同様に形成
する。
次に、第１図（Ｂ）に示すように、弗酸−硝酸系の混酸
を用いたエツチングによつて、基板（１）の上面に浅い
溝（14）を形成すると同時に基板（１）の下面に浅いマ
ーカライン用溝（15）を形成する。上面の溝（14）は、
p+型領域（４）の一部も除去しているが、SiO2膜（12）
を除去することを目的とするものであるから、pn接合
（５）を露出させないように十分に浅く形成されてい
る。なお、この溝（14）はSiO2膜（14）を島状に残存さ
せるために環状に形成されている。下面の溝（15）は、
基板（１）を複数のチツプに切断するときのマーカライ
ンを与えるものである。
を用いたエツチングによつて、基板（１）の上面に浅い
溝（14）を形成すると同時に基板（１）の下面に浅いマ
ーカライン用溝（15）を形成する。上面の溝（14）は、
p+型領域（４）の一部も除去しているが、SiO2膜（12）
を除去することを目的とするものであるから、pn接合
（５）を露出させないように十分に浅く形成されてい
る。なお、この溝（14）はSiO2膜（14）を島状に残存さ
せるために環状に形成されている。下面の溝（15）は、
基板（１）を複数のチツプに切断するときのマーカライ
ンを与えるものである。
次に、第１図（Ｃ）及び第２図に示す如く、弗酸−硝酸
系の混酸を用いたエツチングによつて、浅い溝（14）の
中にn+型領域（２）に達する深い溝（６）を形成し、pn
接合（５）を露出させる。溝（６）（14）（15）はシリ
コンウエハー中の個々のダイオードチツプの区画に対応
するように網状に形成されている。従つて、SiO2膜（1
2）は島状に残存し、溝（６）（14）によつて環状に囲
まれている。
系の混酸を用いたエツチングによつて、浅い溝（14）の
中にn+型領域（２）に達する深い溝（６）を形成し、pn
接合（５）を露出させる。溝（６）（14）（15）はシリ
コンウエハー中の個々のダイオードチツプの区画に対応
するように網状に形成されている。従つて、SiO2膜（1
2）は島状に残存し、溝（６）（14）によつて環状に囲
まれている。
次に、第１図（Ｄ）に示す如く、溝（６）（14）の表面
上にガラス被覆層（７）を電気泳動法により形成する。
第８図（Ｃ）と同じく、SiO2膜（12）の上には、その周
辺部を除いてはほとんどガラス被覆層（７）は形成され
ない。電気泳動法でガラス粉末を付着させる工程におい
て、溶液としてはイソプロピルアルコールが使用され、
ガラス粉末に電荷を付与する電解質としてはアンモニア
または専用の界面活性剤が使用される。
上にガラス被覆層（７）を電気泳動法により形成する。
第８図（Ｃ）と同じく、SiO2膜（12）の上には、その周
辺部を除いてはほとんどガラス被覆層（７）は形成され
ない。電気泳動法でガラス粉末を付着させる工程におい
て、溶液としてはイソプロピルアルコールが使用され、
ガラス粉末に電荷を付与する電解質としてはアンモニア
または専用の界面活性剤が使用される。
次に、第１図（Ｅ）に示す如く、弗酸系のエツチング液
により、ガラス被覆層（７）で被覆されている周辺部を
残してSiO2膜（12）を選択的にエツチング除去し、電極
用の開口（８）を形成する。これと同時に基板（１）の
下面のSiO2膜（13）もエツチング除去する。
により、ガラス被覆層（７）で被覆されている周辺部を
残してSiO2膜（12）を選択的にエツチング除去し、電極
用の開口（８）を形成する。これと同時に基板（１）の
下面のSiO2膜（13）もエツチング除去する。
次に、第１図（Ｆ）及び第３図に示す如く、基板（１）
の上面の開口（８）内と、基板（１）の下面とに無電解
メツキ法によりNi電極（９）（10）を形成し、その後、
マーカラインとしての溝（15）に沿つて基板（１）を切
断し、個々のダイオードチツプ（11c）に分離する。
の上面の開口（８）内と、基板（１）の下面とに無電解
メツキ法によりNi電極（９）（10）を形成し、その後、
マーカラインとしての溝（15）に沿つて基板（１）を切
断し、個々のダイオードチツプ（11c）に分離する。
ダイオードチツプ（11c）を第１図〜第３図の方法で作
製すると、薄いSiO2膜（12）に開口（８）を設けるの
で、この開口（８）の寸法精度が高くなる。また、逆方
向不良が少なくなり、特にバイアス劣化が大幅に減少し
た。
製すると、薄いSiO2膜（12）に開口（８）を設けるの
で、この開口（８）の寸法精度が高くなる。また、逆方
向不良が少なくなり、特にバイアス劣化が大幅に減少し
た。
逆方向不良の改善効果を調べるために、第８図の従来例
と本実施例との両方において、小、中、大の３種類の寸
法のチツプを夫々作製し、これ等の逆方向不良モードの
発生率を求めたところ、次表の結果が得られた。なお、
逆方向不良モードは、逆電圧−逆電流特性の不安定パタ
ーンと、逆電圧−逆電流特性のループ状パターンと、バ
イアス劣化との３つの分類されている。
と本実施例との両方において、小、中、大の３種類の寸
法のチツプを夫々作製し、これ等の逆方向不良モードの
発生率を求めたところ、次表の結果が得られた。なお、
逆方向不良モードは、逆電圧−逆電流特性の不安定パタ
ーンと、逆電圧−逆電流特性のループ状パターンと、バ
イアス劣化との３つの分類されている。
この表から明らかなように、本発明によれば、バイアス
劣化は大幅に減少し、更に不安定パターンやループ状パ
ターンも減少している。
劣化は大幅に減少し、更に不安定パターンやループ状パ
ターンも減少している。
逆方向不良が減少する理由は明確には判かつていない
が、次のように考えている。第８図（Ｅ）の一部を拡大
図示する第４図の従来例のダイオードチツプ（11b）の
場合、及び第１図（Ｆ）の一部を拡大図示する第５図の
ダイオードチツプ（11c）において、SiO2膜（12）はシ
リコンに比べて熱膨張係数が一桁程度小さいため、SiO2
膜（12）とp+型領域（４）の界面付近には、これらの熱
膨張係数の違いに伴う残留歪が存在する。この残留歪
は、SiO2膜（12）の端部（12a）に集中して生じ、第４
図の領域（16）および第５図の領域（17）の近辺でシリ
コン結晶に対する残留歪の影響が強まり、残留歪の影響
がpn接合まで及ぶと逆方向不良モードとなつて現われ
る。
が、次のように考えている。第８図（Ｅ）の一部を拡大
図示する第４図の従来例のダイオードチツプ（11b）の
場合、及び第１図（Ｆ）の一部を拡大図示する第５図の
ダイオードチツプ（11c）において、SiO2膜（12）はシ
リコンに比べて熱膨張係数が一桁程度小さいため、SiO2
膜（12）とp+型領域（４）の界面付近には、これらの熱
膨張係数の違いに伴う残留歪が存在する。この残留歪
は、SiO2膜（12）の端部（12a）に集中して生じ、第４
図の領域（16）および第５図の領域（17）の近辺でシリ
コン結晶に対する残留歪の影響が強まり、残留歪の影響
がpn接合まで及ぶと逆方向不良モードとなつて現われ
る。
第４図の従来例の場合、領域（16）がシリコン結晶の主
表面と側面との境界に位置するために、シリコン結晶が
残留歪の影響を受けやすく、pn接合（５）に残留歪の影
響が及ぶ確率が高い。しかも、特性変動に影響の大きい
pn接合（５）の露出部（5a）を含む溝（６）の表面がSi
O2膜の端部（12a）に近いため、残留歪の影響が及ぶ確
率が高い。また、SiO2膜（12）中に存在するNaイオン等
のプラス電荷による静電ポテンシヤルの影響も、溝
（６）の表面に及びやすい。
表面と側面との境界に位置するために、シリコン結晶が
残留歪の影響を受けやすく、pn接合（５）に残留歪の影
響が及ぶ確率が高い。しかも、特性変動に影響の大きい
pn接合（５）の露出部（5a）を含む溝（６）の表面がSi
O2膜の端部（12a）に近いため、残留歪の影響が及ぶ確
率が高い。また、SiO2膜（12）中に存在するNaイオン等
のプラス電荷による静電ポテンシヤルの影響も、溝
（６）の表面に及びやすい。
一方、第５図の本発明に伴う実施例の場合、領域（17）
がシリコン結晶の上面と側面との境界端（18）から離れ
ているために、第４図の従来例に比べると、シリコン結
晶が残留歪の影響を受ける度合いが小さく、pn接合
（５）に残留歪の影響が及ぶ確率は低い。しかも、pn接
合の露出部（5a）がSiO2膜の端部（12a）から離間して
いるので、残留歪の影響およびSiO2膜（12）中の電荷の
影響が溝（６）の表面に及ぶ確率は非常に小さい。従つ
て、本実施例によれば、従来例と比較し、バイアス劣化
等の逆方向不良モードの発生が大幅に少なくなる。
がシリコン結晶の上面と側面との境界端（18）から離れ
ているために、第４図の従来例に比べると、シリコン結
晶が残留歪の影響を受ける度合いが小さく、pn接合
（５）に残留歪の影響が及ぶ確率は低い。しかも、pn接
合の露出部（5a）がSiO2膜の端部（12a）から離間して
いるので、残留歪の影響およびSiO2膜（12）中の電荷の
影響が溝（６）の表面に及ぶ確率は非常に小さい。従つ
て、本実施例によれば、従来例と比較し、バイアス劣化
等の逆方向不良モードの発生が大幅に少なくなる。
〔変形例〕 本発明は上述の実施例に限定されるものでなく、例えば
次の変形例が可能なものである。
次の変形例が可能なものである。
（ａ） 溝（14）を形成してp+型領域（４）までエツチ
ングせずに、溝（14）に相当する部分のSiO2膜（12）の
みを第６図に示す如くエツチングで除去して、この部分
と溝（６）の表面とにガラス被覆層（７）を設け、第６
図に示すようにダイオードチツプ（11d）を作製しても
よい。ただしこの場合、SiO2膜（12）のエツチングを溝
（15）の形成工程と同時に行うことができないので、溝
（15）を形成する場合には、フオトエツチングの工程
（フオトレジスト塗布、露光、現像、エツチング、フオ
トレジスト除去といつた一連の選択エツチングの工程）
が１回追加されることになる。
ングせずに、溝（14）に相当する部分のSiO2膜（12）の
みを第６図に示す如くエツチングで除去して、この部分
と溝（６）の表面とにガラス被覆層（７）を設け、第６
図に示すようにダイオードチツプ（11d）を作製しても
よい。ただしこの場合、SiO2膜（12）のエツチングを溝
（15）の形成工程と同時に行うことができないので、溝
（15）を形成する場合には、フオトエツチングの工程
（フオトレジスト塗布、露光、現像、エツチング、フオ
トレジスト除去といつた一連の選択エツチングの工程）
が１回追加されることになる。
（ｂ） 溝（14）のエツチング工程あるいは第６図に示
す如く溝（14）に対応するようにSiO2膜（12）をエツチ
ング除去する工程は、深い溝（６）の形成工程の後工程
としてもよい。
す如く溝（14）に対応するようにSiO2膜（12）をエツチ
ング除去する工程は、深い溝（６）の形成工程の後工程
としてもよい。
（ｃ） シリコン基板（１）としてエピタキシヤルウエ
ハを使用した例を示したが、ｎ型基板にp+型領域とn+型
領域を不純物拡散を形成してp+−ｎ−n+の三層ダイオー
ド構造を作製してもよい。
ハを使用した例を示したが、ｎ型基板にp+型領域とn+型
領域を不純物拡散を形成してp+−ｎ−n+の三層ダイオー
ド構造を作製してもよい。
（ｄ） ダイオード以外のトランジスタやサイリスタに
も本発明を適用することができる。またリーチスルー降
伏で耐圧が規定されているタイプの半導体チツプの場合
に本発明は顕著な改善効果が得られているが、リーチス
ルー降伏に至る前にアバランシエ降伏を起こす非リーチ
スルー降伏タイプの半導体チツプにも適用できる。
も本発明を適用することができる。またリーチスルー降
伏で耐圧が規定されているタイプの半導体チツプの場合
に本発明は顕著な改善効果が得られているが、リーチス
ルー降伏に至る前にアバランシエ降伏を起こす非リーチ
スルー降伏タイプの半導体チツプにも適用できる。
上述から明らかな如く、本発明によれば、バイアス劣化
等の逆方向不良の発生率が大幅に少なくなる。また、逆
方向特性及び信頼性の優れたガラス被覆半導体チツプを
高い寸法精度を有して容易に製造することができる。
等の逆方向不良の発生率が大幅に少なくなる。また、逆
方向特性及び信頼性の優れたガラス被覆半導体チツプを
高い寸法精度を有して容易に製造することができる。
第１図（Ａ）〜（Ｆ）は本発明の１実施例に係わるガラ
ス被覆ダイオードチツプの製造工程を説明するための断
面図、 第２図は第１図（Ｃ）に対応する工程における基板表面
を示す平面図、 第３図は第１図（Ｆ）のダイオードチツプの平面図、 第４図及び第５図は作用効果を説明するために第８図
（Ｅ）及び第１図（Ｆ）の一部を拡大して夫々示す断面
図、 第６図は本発明の変形例に係わるガラス被覆ダイオード
チツプを示す断面図、 第７図（Ａ）〜（Ｅ）は従来のガラス被覆ダイオードチ
ツプの製造工程を説明するための断面図、 第８図（Ａ）〜（Ｅ）は従来の別のガラス被覆ダイオー
ドチツプの製造工程を説明するための断面図である。 （１）……基板、（３）……ｎ型領域、（４）……p+型
領域、（５）……pn接合、（６）……溝、（７）……ガ
ラス被覆層、（８）……開口、（９）……電極、（12）
……SiO2膜、（14）……浅い溝。
ス被覆ダイオードチツプの製造工程を説明するための断
面図、 第２図は第１図（Ｃ）に対応する工程における基板表面
を示す平面図、 第３図は第１図（Ｆ）のダイオードチツプの平面図、 第４図及び第５図は作用効果を説明するために第８図
（Ｅ）及び第１図（Ｆ）の一部を拡大して夫々示す断面
図、 第６図は本発明の変形例に係わるガラス被覆ダイオード
チツプを示す断面図、 第７図（Ａ）〜（Ｅ）は従来のガラス被覆ダイオードチ
ツプの製造工程を説明するための断面図、 第８図（Ａ）〜（Ｅ）は従来の別のガラス被覆ダイオー
ドチツプの製造工程を説明するための断面図である。 （１）……基板、（３）……ｎ型領域、（４）……p+型
領域、（５）……pn接合、（６）……溝、（７）……ガ
ラス被覆層、（８）……開口、（９）……電極、（12）
……SiO2膜、（14）……浅い溝。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/31
Claims (2)
- 【請求項１】半導体基板に少なくとも１つのpn接合を形
成し、且つこの半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜のみを環状に除去するか、又は前記pn接合を
露出させない深さに前記絶縁膜と前記半導体基板の一部
を環状に除去して島状絶縁膜を形成すると共に前記半導
体基板の環状露出面を形成する工程と、 前記環状露出面の中に前記pn接合を露出させる深さを有
する共に前記環状露出面よりも狭い幅を有する環状の溝
を形成し、この溝の内縁に沿って前記環状露出面の一部
を環状に残存させる工程と、 前記溝の表面及び前記環状露出面の残存部に電気泳動法
によって前記絶縁膜よりも厚い保護用ガラス被覆層を形
成する工程と、 前記島状絶縁膜に開口を形成する工程と、 前記開口によって露出された前記半導体基板の表面に電
極を形成する工程と、 前記溝又はこの溝よりも外側において前記半導体基板を
切断する工程とを含むことを特徴とするガラス被覆半導
体チップの製造方法。 - 【請求項２】半導体基板に少なくとも１つのpn接合を形
成し、且つこの半導体基板上に絶縁膜を形成する工程
と、 前記半導体基板の一方の主面に前記pn接合を露出させる
深さに溝を環状に形成する工程と、 前記溝の内縁に沿って前記絶縁膜のみを環状に除去する
か、又は前記pn接合を露出させない深さに前記絶縁膜と
前記半導体基板の一部を環状に除去して前記半導体基板
の環状露出面を形成する工程と、 前記溝の表面及び前記環状露出面に電気泳動法によって
前記絶縁膜よりも厚い保護用ガラス被覆層を形成する工
程と、 前記環状露出面に囲まれた前記絶縁膜に開口を形成する
工程と、 前記開口によって露出された前記半導体基板の表面に電
極を形成する工程と、 前記溝又はこの溝よりも外側において前記半導体基板を
切断する工程とを含むことを特徴とするガラス被覆半導
体チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186504A JPH0728044B2 (ja) | 1985-08-23 | 1985-08-23 | ガラス被覆半導体チツプの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186504A JPH0728044B2 (ja) | 1985-08-23 | 1985-08-23 | ガラス被覆半導体チツプの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246534A JPS6246534A (ja) | 1987-02-28 |
| JPH0728044B2 true JPH0728044B2 (ja) | 1995-03-29 |
Family
ID=16189651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186504A Expired - Fee Related JPH0728044B2 (ja) | 1985-08-23 | 1985-08-23 | ガラス被覆半導体チツプの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728044B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106910769A (zh) * | 2017-03-28 | 2017-06-30 | 常州银河世纪微电子股份有限公司 | 台面型半导体器件及其制造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3807023B2 (ja) * | 1997-05-27 | 2006-08-09 | 富士電機デバイステクノロジー株式会社 | 電力用ダイオード |
| JP2005340484A (ja) * | 2004-05-27 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP5074172B2 (ja) | 2007-12-21 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | メサ型半導体装置及びその製造方法 |
| JP2009158589A (ja) | 2007-12-25 | 2009-07-16 | Sanyo Electric Co Ltd | メサ型半導体装置及びその製造方法 |
| TW200933899A (en) | 2008-01-29 | 2009-08-01 | Sanyo Electric Co | Mesa type semiconductor device and method for making the same |
| JP6190740B2 (ja) * | 2014-03-11 | 2017-08-30 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234073A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-08-23 JP JP60186504A patent/JPH0728044B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106910769A (zh) * | 2017-03-28 | 2017-06-30 | 常州银河世纪微电子股份有限公司 | 台面型半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246534A (ja) | 1987-02-28 |
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|---|---|---|---|
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