JPS6246534A - ガラス被覆半導体チツプの製造方法 - Google Patents
ガラス被覆半導体チツプの製造方法Info
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- JPS6246534A JPS6246534A JP18650485A JP18650485A JPS6246534A JP S6246534 A JPS6246534 A JP S6246534A JP 18650485 A JP18650485 A JP 18650485A JP 18650485 A JP18650485 A JP 18650485A JP S6246534 A JPS6246534 A JP S6246534A
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- forming
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- glass
- insulating film
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、側面に露出するpn接合をガラス被覆したダ
イオードチック等のガラス被覆半導体チップの製造方法
に関する。
イオードチック等のガラス被覆半導体チップの製造方法
に関する。
ガラス被覆ダイオードチップの代表的な製造方法として
第7図に示す方法と、第8図に示す方法とが知らtてい
る。第7図に示す方法では、第7図rAlに示す如<、
n 型1)領域(2)の上にエピタキシャル成長法で
n型領域(3)を設けたシリコン基板中を用意する。次
に、硼素を拡散させてp型領域(41Y h成し、更に
ライフタイムキラーとしτ金を拡散させる。こtlVC
よシ、高速スイッチング特性を有する整流ダイオードを
構成できるp −n −n+三層構造の基板(1)が得
られる。三層構造が形成された後の各領域の厚λは、p
型領域(4;が20μm、n型領域(31が40μm、
n 型基板領域(21が240μmである。このダイオ
ードでは。
第7図に示す方法と、第8図に示す方法とが知らtてい
る。第7図に示す方法では、第7図rAlに示す如<、
n 型1)領域(2)の上にエピタキシャル成長法で
n型領域(3)を設けたシリコン基板中を用意する。次
に、硼素を拡散させてp型領域(41Y h成し、更に
ライフタイムキラーとしτ金を拡散させる。こtlVC
よシ、高速スイッチング特性を有する整流ダイオードを
構成できるp −n −n+三層構造の基板(1)が得
られる。三層構造が形成された後の各領域の厚λは、p
型領域(4;が20μm、n型領域(31が40μm、
n 型基板領域(21が240μmである。このダイオ
ードでは。
リーチスルー降伏(逆電圧回加時に、pn接合(5)か
ら主としてn型領域(3)に伸びる空乏層がn 型領域
(2)に到達することによって誘発さTする降伏現象】
で耐圧が規定されるようにn型領域(3)の比抵抗と厚
みを設計している。
ら主としてn型領域(3)に伸びる空乏層がn 型領域
(2)に到達することによって誘発さTする降伏現象】
で耐圧が規定されるようにn型領域(3)の比抵抗と厚
みを設計している。
次に、第7図+Blに示す如く、弗酸−硝酸系の混酸な
用いたエツチングにより、n型領域+21 VC達する
溝(6)な形成し、この溝(6)の側壁にpn接合+5
1を露出させる。
用いたエツチングにより、n型領域+21 VC達する
溝(6)な形成し、この溝(6)の側壁にpn接合+5
1を露出させる。
次に、第7図(OK示す如く、溝(6)を冶するシリコ
ン基板+1)の一方の主表面上VcPbO系パッシベー
ションガラスからなるガラス被i層(7)を形成する。
ン基板+1)の一方の主表面上VcPbO系パッシベー
ションガラスからなるガラス被i層(7)を形成する。
なお、ガラス被覆1)ii(71は、平坦でない面II
c対しても比較的均一な厚さのガラス層を形成できる電
気泳動法(溶液中に懸濁したガラス粉末に重荷を帯びさ
せ、浴液中に配したシリコン基板を一方の電極にして溶
液中に直流tFFを発生させ、ちょうど電気メッキのよ
うにガラス粉末なシリコン基板に性情させる方法]を用
いてガラス粉末ン基叛(1すに付9Mさせ、その後、熱
処理を施してガラス粉末を焼成することによシ形成する
。
c対しても比較的均一な厚さのガラス層を形成できる電
気泳動法(溶液中に懸濁したガラス粉末に重荷を帯びさ
せ、浴液中に配したシリコン基板を一方の電極にして溶
液中に直流tFFを発生させ、ちょうど電気メッキのよ
うにガラス粉末なシリコン基板に性情させる方法]を用
いてガラス粉末ン基叛(1すに付9Mさせ、その後、熱
処理を施してガラス粉末を焼成することによシ形成する
。
次に、第7図(I)に示す如く、硝酸と塩酸の混酸によ
りガラス被覆層(71をエツチングして、電極用の開0
(8)を形成する口 次に、第7図■に示す如<、2I板(1)のシリコン露
出部にs’a六メッキ法によシNi電極(9)αωを形
成する。その後、溝部(6)の底部で基板(1)を切断
して、ダイオードチック1lla)を守成′:!ぜる。
りガラス被覆層(71をエツチングして、電極用の開0
(8)を形成する口 次に、第7図■に示す如<、2I板(1)のシリコン露
出部にs’a六メッキ法によシNi電極(9)αωを形
成する。その後、溝部(6)の底部で基板(1)を切断
して、ダイオードチック1lla)を守成′:!ぜる。
−万、第8図に示す別の従来方法においては。
テす、第8図(Alに示す如く、第7図(^1の場合と
同様に、n 型基板領域(2)とn型領域(3)とp型
領域(4)と〃・ら成るシリコン基板(1)を用意し、
1つ熱酸化によるSin、膜α21(13)を形成する
。
同様に、n 型基板領域(2)とn型領域(3)とp型
領域(4)と〃・ら成るシリコン基板(1)を用意し、
1つ熱酸化によるSin、膜α21(13)を形成する
。
次に、第8図[E31)C示す如く、第7図(81と同
様な溝(6)を設ける。
様な溝(6)を設ける。
次I’m、第8図(0に示す如く、ガラス被覆層(71
を電気泳動法で形成する。電気泳動法では、絶縁膜であ
るs ro、膜α203Iの上に昏ゴけとんどガラス粉
末は付着しないので、溝(6;に選択的にガラス被覆層
(7)が形成さ才する。なお、溝+61に隣接するS
iO* Kfi (lりの周辺部にも電気泳動法におけ
る端部電界集中効果により、ガラス被覆層(7)が形成
される。
を電気泳動法で形成する。電気泳動法では、絶縁膜であ
るs ro、膜α203Iの上に昏ゴけとんどガラス粉
末は付着しないので、溝(6;に選択的にガラス被覆層
(7)が形成さ才する。なお、溝+61に隣接するS
iO* Kfi (lりの周辺部にも電気泳動法におけ
る端部電界集中効果により、ガラス被覆層(7)が形成
される。
次に、第8図1Dに示す如く、弗酸系のエツチング液に
よ91周辺部を残してS ion H02’ Yエツチ
ング除去して電極用の開口(81ン形成する。この時。
よ91周辺部を残してS ion H02’ Yエツチ
ング除去して電極用の開口(81ン形成する。この時。
層板中の下面の’S io、膜(131も除去する。
次に、第8図(EIK示す如く、1!極を形成し、しか
る後湾T61 において切断分離し、ダイオードチツ7
(1)bJン完成させる。
る後湾T61 において切断分離し、ダイオードチツ7
(1)bJン完成させる。
ところで、第7図の従来方法においては6寸法及び形状
の精度良く、たつ角現性良くガラス被袴層(7)の開口
(81ケ形成することが困難であった。こT′Lは、第
8図のS iO,膜αオu9が通常は]μmm上下厚み
であるのに対し、ガラス被覆層(7)の厚2が例えは2
0μmと非常に厚いπめである。開口(8)の梢直及び
p9現性ン艮〈するためにガラス被覆層(7)ヶ薄く形
成することは可能であるが、ガラスパッシベーションの
効果が不十分となシ、信頼性が低下する。fluち、溝
+61に形成されるガラス被覆層(71の厚さがp型領
域(41の上に形成さiするガラス被a層(7)の厚さ
より少し薄くなることもあって、ガラス被覆層(7)馨
薄くすると、溝(6)においてガラス被ffi II+
71にピンホールが発生する。このピンホールが存在す
ると、チツ7 tHaJ Y I7−ド接続や樹脂封止
等の組立工程を経て製品とし℃守成させた後に高温逆バ
イアス試験に供すると、比較的鰻時間で特性劣化を起こ
してしまう。
の精度良く、たつ角現性良くガラス被袴層(7)の開口
(81ケ形成することが困難であった。こT′Lは、第
8図のS iO,膜αオu9が通常は]μmm上下厚み
であるのに対し、ガラス被覆層(7)の厚2が例えは2
0μmと非常に厚いπめである。開口(8)の梢直及び
p9現性ン艮〈するためにガラス被覆層(7)ヶ薄く形
成することは可能であるが、ガラスパッシベーションの
効果が不十分となシ、信頼性が低下する。fluち、溝
+61に形成されるガラス被覆層(71の厚さがp型領
域(41の上に形成さiするガラス被a層(7)の厚さ
より少し薄くなることもあって、ガラス被覆層(7)馨
薄くすると、溝(6)においてガラス被ffi II+
71にピンホールが発生する。このピンホールが存在す
ると、チツ7 tHaJ Y I7−ド接続や樹脂封止
等の組立工程を経て製品とし℃守成させた後に高温逆バ
イアス試験に供すると、比較的鰻時間で特性劣化を起こ
してしまう。
一方、第8図の従来方法によれは、第7図の方法の間趙
は解決される。しかしながら、第8図の方法で作製した
チップ(31b)Y使用したダイオード製品では、逆電
圧印加中に耐圧が劣化する現象(以下、バイアス劣化と
いう]が発生しや丁いことが判明した。バイアス劣化は
、逆電圧印加中にpn接合(5)から伸びる空乏層がn
+型領領域2)に到達する前に降伏するように設計され
た非リーチスルー降伏タイプの製品よりもリーチスルー
降伏タイプの製品において、顕著に観察された。また、
n”型領域(4)が浅い一1#1@に多く発生した。
は解決される。しかしながら、第8図の方法で作製した
チップ(31b)Y使用したダイオード製品では、逆電
圧印加中に耐圧が劣化する現象(以下、バイアス劣化と
いう]が発生しや丁いことが判明した。バイアス劣化は
、逆電圧印加中にpn接合(5)から伸びる空乏層がn
+型領領域2)に到達する前に降伏するように設計され
た非リーチスルー降伏タイプの製品よりもリーチスルー
降伏タイプの製品において、顕著に観察された。また、
n”型領域(4)が浅い一1#1@に多く発生した。
そこで不発例の目的は、逆方向特性及び信頼性の優れた
カラス被覆半導体チップな容易に製造する方法を提供す
ることにある。
カラス被覆半導体チップな容易に製造する方法を提供す
ることにある。
上述の如き問題βを解決し、上記目的を達成するための
本発明に係わるガラス被覆牛導体チップの製造方法は、
牛纒体M板に少なくとも】つのpn接合を形成し、且つ
この半導体M板上に絶縁膜を形成する工程と、前記半導
体基板の一方の主表面に、前記pn接合を露出させる深
さに溝ン形成し。
本発明に係わるガラス被覆牛導体チップの製造方法は、
牛纒体M板に少なくとも】つのpn接合を形成し、且つ
この半導体M板上に絶縁膜を形成する工程と、前記半導
体基板の一方の主表面に、前記pn接合を露出させる深
さに溝ン形成し。
且つこの溝の形成前又は後においてこの溝の周縁部の#
上絶縁giケ除去する工程と、前記溝の表面及び@配信
に膜が除去さiた前記溝の周縁部に前記泳動法によシ前
#r、絶縁膜よりも厚い保護用ガラス被積層ケ形成する
工程と、前記溝に囲まnでいる領域の前牝絶&膜に開ロ
ケ形成する工程と、前記開口によって露出さtた前記半
導体基板の表面に電極を形成する工程と、前記溝又はこ
の溝よりも外側において前叱半導体基取ン切断する工程
とを含む。
上絶縁giケ除去する工程と、前記溝の表面及び@配信
に膜が除去さiた前記溝の周縁部に前記泳動法によシ前
#r、絶縁膜よりも厚い保護用ガラス被積層ケ形成する
工程と、前記溝に囲まnでいる領域の前牝絶&膜に開ロ
ケ形成する工程と、前記開口によって露出さtた前記半
導体基板の表面に電極を形成する工程と、前記溝又はこ
の溝よりも外側において前叱半導体基取ン切断する工程
とを含む。
上記本発明の方法では、ガラス被覆層に電極小開ロケ設
けずに、こtよりも薄い絶縁層に!極用開ロケ設けるの
で、開口を高精度に且つ再埃性良く形成することができ
る。また、上記方法では。
けずに、こtよりも薄い絶縁層に!極用開ロケ設けるの
で、開口を高精度に且つ再埃性良く形成することができ
る。また、上記方法では。
溝の周縁部の絶縁膜を予め除去した上でガラス被覆層を
形成するから、絶縁層からpn接合までの沿面距離が大
きくなシ、絶縁膜に含まれる電荷・の悪影響がpn接合
近傍に及ぶ確率が非常に小さくなると共に、絶縁膜を設
けることによって半導体基板に生じる歪みの影響が溝に
露出するpn接合近傍まで及ぶ確率が低くなる。従って
、バイアス劣化等の逆方向特性不良の発生が少なくなる
。
形成するから、絶縁層からpn接合までの沿面距離が大
きくなシ、絶縁膜に含まれる電荷・の悪影響がpn接合
近傍に及ぶ確率が非常に小さくなると共に、絶縁膜を設
けることによって半導体基板に生じる歪みの影響が溝に
露出するpn接合近傍まで及ぶ確率が低くなる。従って
、バイアス劣化等の逆方向特性不良の発生が少なくなる
。
次に、第]図〜第5図ケ診照して本発明の実施例に係わ
るガラス被検ダイオードチップの製造方法を説明する。
るガラス被検ダイオードチップの製造方法を説明する。
まず、第1図(Alに示す如<、 n 型基板頭載(2
)とn型領域(31とp 型領域(4)とから成るシリ
コシ基板+1)の一方及び他方の主表面に熱酸化のSi
n、膜α力α31を有するものを、第8図TAIと同様
に形成する。
)とn型領域(31とp 型領域(4)とから成るシリ
コシ基板+1)の一方及び他方の主表面に熱酸化のSi
n、膜α力α31を有するものを、第8図TAIと同様
に形成する。
次に、第1図(Blに示すように、弗酸−硝酸系の混酸
を用いたエツチングによって、基[1)1の上面に浅い
溝a4Iyr形成すると同時に基板山の下面に浅いマー
カライン用溝α51ケ形成する。上面の溝α41は。
を用いたエツチングによって、基[1)1の上面に浅い
溝a4Iyr形成すると同時に基板山の下面に浅いマー
カライン用溝α51ケ形成する。上面の溝α41は。
十
pFJ頒域(41の一部も除去をしているが、 Sin
、膜02ヲ除去することケ目的とするものであるから。
、膜02ヲ除去することケ目的とするものであるから。
pn接合(5)を露出させないように十分に浅く形成さ
tている。なお、この溝α4Iはsho、膜α41を島
状に残存させるために環状に形成さjている。下面の溝
u51&″t、厚板1)1を複数のチップに切断すると
きのマ一カラインヶ与えるものである。
tている。なお、この溝α4Iはsho、膜α41を島
状に残存させるために環状に形成さjている。下面の溝
u51&″t、厚板1)1を複数のチップに切断すると
きのマ一カラインヶ与えるものである。
次に、第】図(0及び第2図に示す如く、弗酸−硝酸系
の混酸を用いたエツチングによって、浅い溝Iの中にn
型領域(21に違する深い溝(6)馨形成し、pn接
合(5)を露出させる。溝(6)α4I(1シはシリコ
ンウェハー中のイ固々のダイオードチップの区画に対応
するように網状に形成さすjている。従って。
の混酸を用いたエツチングによって、浅い溝Iの中にn
型領域(21に違する深い溝(6)馨形成し、pn接
合(5)を露出させる。溝(6)α4I(1シはシリコ
ンウェハー中のイ固々のダイオードチップの区画に対応
するように網状に形成さすjている。従って。
5iot膜a′L!J&プ島状に残存し、溝(6)α旬
によって環状Qて囲まれている。
によって環状Qて囲まれている。
次に、第】図(IJIに示す如く、溝(61(14+の
表面上にガラス被覆層(7)を電気泳動法により形成す
る。第8図C)ト同じ< 、 5iOt#QZI7J
上K G2 、 ソ(7)周辺部ケ除いてはほとんどガ
ラス被覆# (7+は形成されない。電気泳動法でガラ
ス粉末ケ付Nさせる1稈において、溶液としてはイング
ロビルアルコールが使用さn、ガラス粉末に電荷を付与
する電解質としてはアンモニアまたは専用の界面活性剤
が使用さハる。
表面上にガラス被覆層(7)を電気泳動法により形成す
る。第8図C)ト同じ< 、 5iOt#QZI7J
上K G2 、 ソ(7)周辺部ケ除いてはほとんどガ
ラス被覆# (7+は形成されない。電気泳動法でガラ
ス粉末ケ付Nさせる1稈において、溶液としてはイング
ロビルアルコールが使用さn、ガラス粉末に電荷を付与
する電解質としてはアンモニアまたは専用の界面活性剤
が使用さハる。
次に、第1図[F]に示す如く、弗酸系のエツチングg
によp、ガラス被接N(7)で被覆されている周辺部を
残してSin、膜α1)択的にエツチング除去し、!極
用の開口(8)ン彫成する。こす1と同時に基板(1;
の下面の5ixth(13)もエツチング除去する。
によp、ガラス被接N(7)で被覆されている周辺部を
残してSin、膜α1)択的にエツチング除去し、!極
用の開口(8)ン彫成する。こす1と同時に基板(1;
の下面の5ixth(13)もエツチング除去する。
次に、第1図(D及び第3図に示す如く、基板+1)の
上面の開口(81内と、基板(1)の下面とに無電界メ
ッキ法によシNi電極(9)aωを形成し、その後、マ
ーカラインとしての溝051に沿って基板1)1’に切
断し。
上面の開口(81内と、基板(1)の下面とに無電界メ
ッキ法によシNi電極(9)aωを形成し、その後、マ
ーカラインとしての溝051に沿って基板1)1’に切
断し。
個々のダイオードチップ(IIC) K分離する。
ダイオードチップIIIc) Y第】図〜第3図の方法
で作製すると、薄いS iO,膜aカに開口(81を設
けるので、この開口(8)の寸法精度が高くなる。また
。
で作製すると、薄いS iO,膜aカに開口(81を設
けるので、この開口(8)の寸法精度が高くなる。また
。
逆方向不良が少なくなシ0%にバイアス劣化が大幅に減
少した。
少した。
逆方向不良の改善効果ケ調べるために、第8図の従来例
と本実施例との両方VC訃いて、/1・、中。
と本実施例との両方VC訃いて、/1・、中。
大の3種類の寸法のチップを夫々作製し、これ等の逆方
向不良モードの発生率ン求めたところ、次表の結果が得
ろ1″Lだ。なお、逆方向不良モードは。
向不良モードの発生率ン求めたところ、次表の結果が得
ろ1″Lだ。なお、逆方向不良モードは。
逆電圧−逆電流特性の不安定パターンと、逆電圧−逆電
fi%性のループ状パターンと、バイアス劣化との3つ
に分類さjている。
fi%性のループ状パターンと、バイアス劣化との3つ
に分類さjている。
この表から明らかなように1本発明によれば。
バイアス劣化を了大幅に減少し、更に不安定パターンや
ループ状パターンも減少している。
ループ状パターンも減少している。
逆方向不良が減少する理由は明確には判かつていないが
1次のように考えている。第8図[F]の一部を拡大図
示する第4図の従来例のダイオードチップ(llb)の
場合、及び第】図(Pの一部を拡大図示する第5図のダ
イオードチップ+IIC)において。
1次のように考えている。第8図[F]の一部を拡大図
示する第4図の従来例のダイオードチップ(llb)の
場合、及び第】図(Pの一部を拡大図示する第5図のダ
イオードチップ+IIC)において。
sio、膜1号1シリコンに比べて熱膨張係数か一桁程
度小さいため、 Sin、膜α2とp 型領域(4)の
界面付近には、これらの熱膨張係数の違いに伴う残留余
が存在する。この残留φ)2 、 Sigma(13の
端部(12a)に集中して住じ、第4図の領域ルおよび
第5図の領域αnの近辺でシリコン結晶に対する残留歪
の影!#が強まシ、残留歪の影響がpn接合まで及ぶと
逆方向不良モードとたつ1:現わnる。
度小さいため、 Sin、膜α2とp 型領域(4)の
界面付近には、これらの熱膨張係数の違いに伴う残留余
が存在する。この残留φ)2 、 Sigma(13の
端部(12a)に集中して住じ、第4図の領域ルおよび
第5図の領域αnの近辺でシリコン結晶に対する残留歪
の影!#が強まシ、残留歪の影響がpn接合まで及ぶと
逆方向不良モードとたつ1:現わnる。
第4図の従来例の場合、領域U(へ)がシリコン結晶の
主表面と側面との境界に位gIt、″′fるkめに、シ
リコン結晶が残留妙の影41)’&受けや丁<、pn接
合151 K残留歪の影響が及ぶ確率が旨い。しかも、
特性変動に影響の大きいpn接合15)の露出部(5a
)ケ言む溝(6)の表面がsio、膜の端部(12a)
に近いため。
主表面と側面との境界に位gIt、″′fるkめに、シ
リコン結晶が残留妙の影41)’&受けや丁<、pn接
合151 K残留歪の影響が及ぶ確率が旨い。しかも、
特性変動に影響の大きいpn接合15)の露出部(5a
)ケ言む溝(6)の表面がsio、膜の端部(12a)
に近いため。
残留φの影響が及ぶ確率が高い。また、 Sin、膜U
Z中に存在するNaイオン等のプラス電荷による静電ボ
テフシ−1−ンの影響も、溝(6)の表面に及びやす(
1゜ 一方、第5図の不発明に従つツ施例の場合、領域αηが
シリフン結晶の上面と側面との境n端α校から離れてい
るために、第4図の従来例に比べると。
Z中に存在するNaイオン等のプラス電荷による静電ボ
テフシ−1−ンの影響も、溝(6)の表面に及びやす(
1゜ 一方、第5図の不発明に従つツ施例の場合、領域αηが
シリフン結晶の上面と側面との境n端α校から離れてい
るために、第4図の従来例に比べると。
シリコン結晶が残留歪の影響を受ける度合いが小さく、
pnn接合5)に残留歪の影@1が及ぶ確率は低い。し
かも、pn接合の露出# (5aJがS iO,膜の端
部(3:lJから離間しているので、残留歪の影響およ
びS iO,膜じ中の電荷の影響が溝(61の表面に及
ぶ#率は非常に小さい。従って1本実施例によれば。
pnn接合5)に残留歪の影@1が及ぶ確率は低い。し
かも、pn接合の露出# (5aJがS iO,膜の端
部(3:lJから離間しているので、残留歪の影響およ
びS iO,膜じ中の電荷の影響が溝(61の表面に及
ぶ#率は非常に小さい。従って1本実施例によれば。
従来例と比較し、バイアス劣化等の逆方向不良モードの
発生が大幅に少なくなる。
発生が大幅に少なくなる。
不発aAは上述の実施例に限定さrるものでなく。
例えば次の変形例が可能なものである。
[al 溝t141ケ形成しtp 型領域(4)まで
エツチングぜずに、溝u41に相当する部分のS iQ
、膜Gzのみケ第6図に示す如くエツチングで除去して
、この部分と溝(6)の表面とにガラス被積層(71を
設け、第6図に示すようにダイオードテラ7 (1)d
Jを作製してもよい。ただしこの場合、 sio、膜a
カのエッチングヶ溝aシの形成工程と同時に行うCとが
できないので、溝■を形成する場合[iff 、フォト
エツチングの工程(〕オドレジスト塗布、露光、現像、
エツチング、フォトレジスト除去といった一連の選択エ
ツチングの工程】が】回追加さnることになる。
エツチングぜずに、溝u41に相当する部分のS iQ
、膜Gzのみケ第6図に示す如くエツチングで除去して
、この部分と溝(6)の表面とにガラス被積層(71を
設け、第6図に示すようにダイオードテラ7 (1)d
Jを作製してもよい。ただしこの場合、 sio、膜a
カのエッチングヶ溝aシの形成工程と同時に行うCとが
できないので、溝■を形成する場合[iff 、フォト
エツチングの工程(〕オドレジスト塗布、露光、現像、
エツチング、フォトレジスト除去といった一連の選択エ
ツチングの工程】が】回追加さnることになる。
(bl 溝α勾のエツチング工程あるいは第6図に示
す如く溝α句に対応するように5ill膜Uカをエツチ
ング除去する工程は、深い溝(6)の形成工程の後工程
とじ℃もよい。
す如く溝α句に対応するように5ill膜Uカをエツチ
ング除去する工程は、深い溝(6)の形成工程の後工程
とじ℃もよい。
(cl シリコンM a 1)1としてエビタキシャ
ルウエハン使用した例を示したが、n型基板にp型領域
とn型仙域ケ不純物拡散で形成してp−n−n++ の三層ダイオード構造ケ作製してもよい。
ルウエハン使用した例を示したが、n型基板にp型領域
とn型仙域ケ不純物拡散で形成してp−n−n++ の三層ダイオード構造ケ作製してもよい。
(di ダイオード以外のトランジスタやサイリスタ
にも本発明を適用することができる。またり−チスルー
降伏で耐圧が規定さtているタイプの半導体チツ1の場
合に本発明は顕著な改!!効果が得られているが、リー
チスルー降伏に至る前にアバランシェ降伏を起こ丁卯リ
ーチスルー降伏タイプの半導体チップにも適用できる。
にも本発明を適用することができる。またり−チスルー
降伏で耐圧が規定さtているタイプの半導体チツ1の場
合に本発明は顕著な改!!効果が得られているが、リー
チスルー降伏に至る前にアバランシェ降伏を起こ丁卯リ
ーチスルー降伏タイプの半導体チップにも適用できる。
上述力為ら明らかな如く1本発明によれば、バイアス劣
化等の逆方向不良の発生率が大幅に少なくなる。また、
逆方向特性及び消和性の優jたガラス被覆半導体チツ1
ン高い寸法精度ン有して容易VC製造することかできる
。
化等の逆方向不良の発生率が大幅に少なくなる。また、
逆方向特性及び消和性の優jたガラス被覆半導体チツ1
ン高い寸法精度ン有して容易VC製造することかできる
。
第】図(八)〜(Dは本発明の1実施例に係わるガラス
被株ダイオードチツズの製造工程ケ説明するための断面
図。 第2図は第1図(OK対応する工程における基板表面を
示す平面図、 第3囚&ゴwJ]図(F′1のダイオードチップの平面
図。 第4図及び第5図は作用効果を説明するために第8図(
D及び第)1)9fFlの一部乞拡大して夫々示すM面
図。 第6図は本発明の変形例に係わるガラス被覆ダイオード
チップを示す断面図。 第7図(Atへ(Elは従来のガラス被覆ダイオードチ
ップの製造工程を説明するための断面図。 第8図(Atへ(Elは従来の別のガラス被覆ダイオー
ドチップの製造工程を説明するための断面図である。 iff・・・基板、(3)・・・n型佃琥、(4)・・
・p 型領域、(5)・・・pn接合、(6j・・・溝
、(7)・・・ガラス被積層、(81・・・開口。 (9)・・・電極、Gz・・・Sin、膜、 t141
・・・浅い溝。
被株ダイオードチツズの製造工程ケ説明するための断面
図。 第2図は第1図(OK対応する工程における基板表面を
示す平面図、 第3囚&ゴwJ]図(F′1のダイオードチップの平面
図。 第4図及び第5図は作用効果を説明するために第8図(
D及び第)1)9fFlの一部乞拡大して夫々示すM面
図。 第6図は本発明の変形例に係わるガラス被覆ダイオード
チップを示す断面図。 第7図(Atへ(Elは従来のガラス被覆ダイオードチ
ップの製造工程を説明するための断面図。 第8図(Atへ(Elは従来の別のガラス被覆ダイオー
ドチップの製造工程を説明するための断面図である。 iff・・・基板、(3)・・・n型佃琥、(4)・・
・p 型領域、(5)・・・pn接合、(6j・・・溝
、(7)・・・ガラス被積層、(81・・・開口。 (9)・・・電極、Gz・・・Sin、膜、 t141
・・・浅い溝。
Claims (3)
- (1)半導体基板に少なくとも1つのpn接合を形成し
、且つこの半導体基板上に絶縁膜を形成する工程と、 前記半導体基板の一方の主表面に、前記pn接合を露出
させる深さに溝を形成し、且つこの溝の形成前又は後に
おいてこの溝の周縁部の前記絶縁膜を除去する工程と、 前記溝の表面及び前記絶縁膜が除去された前記溝の周縁
部に電気泳動法により前記絶縁膜よりも厚い保護用ガラ
ス被覆層を形成する工程と、前記溝に囲まれている領域
の前記絶縁膜に開口を形成する工程と、 前記開口によつて露出された前記半導体基板の表面に電
極を形成する工程と、 前記溝又はこの溝よりも外側において前記半導体基板を
切断する工程と を含むことを特徴とするガラス被覆半導体チップの製造
方法。 - (2)前記溝を形成し、且つ前記絶縁膜を除去する工程
は、 前記pn接合を露出させない深さを有する浅い溝を形成
することによつて前記絶縁膜を島状に残存させるように
前記絶縁膜を除去する工程と、前記浅い溝の中に前記p
n接合を露出させる深さを有する深い溝を形成する工程
と を含むものである特許請求の範囲第1項記載のガラス被
覆半導体チップの製造方法。 - (3)前記溝を形成し、且つ前記絶縁膜を除去する工程
は、 前記絶縁膜を島状に残存させるように前記絶縁膜のみを
除去する工程と、 前記絶縁膜を除去した領域内に前記pn接合を露出させ
るように溝を形成する工程と を含むものである特許請求の範囲第1項記載のガラス被
覆半導体チップの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60186504A JPH0728044B2 (ja) | 1985-08-23 | 1985-08-23 | ガラス被覆半導体チツプの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60186504A JPH0728044B2 (ja) | 1985-08-23 | 1985-08-23 | ガラス被覆半導体チツプの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6246534A true JPS6246534A (ja) | 1987-02-28 |
JPH0728044B2 JPH0728044B2 (ja) | 1995-03-29 |
Family
ID=16189651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60186504A Expired - Fee Related JPH0728044B2 (ja) | 1985-08-23 | 1985-08-23 | ガラス被覆半導体チツプの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0728044B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10326900A (ja) * | 1997-05-27 | 1998-12-08 | Fuji Electric Co Ltd | 電力用ダイオード |
JP2005340484A (ja) * | 2004-05-27 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2009158589A (ja) * | 2007-12-25 | 2009-07-16 | Sanyo Electric Co Ltd | メサ型半導体装置及びその製造方法 |
US8362595B2 (en) | 2007-12-21 | 2013-01-29 | Sanyo Semiconductor Co., Ltd. | Mesa semiconductor device and method of manufacturing the same |
US8426949B2 (en) | 2008-01-29 | 2013-04-23 | Sanyo Semiconductor Manufacturing Co., Ltd. | Mesa type semiconductor device |
JP2015173187A (ja) * | 2014-03-11 | 2015-10-01 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106910769A (zh) * | 2017-03-28 | 2017-06-30 | 常州银河世纪微电子股份有限公司 | 台面型半导体器件及其制造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61234073A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-08-23 JP JP60186504A patent/JPH0728044B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS61234073A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH10326900A (ja) * | 1997-05-27 | 1998-12-08 | Fuji Electric Co Ltd | 電力用ダイオード |
JP2005340484A (ja) * | 2004-05-27 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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US8426949B2 (en) | 2008-01-29 | 2013-04-23 | Sanyo Semiconductor Manufacturing Co., Ltd. | Mesa type semiconductor device |
JP2015173187A (ja) * | 2014-03-11 | 2015-10-01 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
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Publication number | Publication date |
---|---|
JPH0728044B2 (ja) | 1995-03-29 |
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