JPH0222869A - 対称阻止高降伏電圧半導体デバイスとその製造方法 - Google Patents
対称阻止高降伏電圧半導体デバイスとその製造方法Info
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- JPH0222869A JPH0222869A JP1112353A JP11235389A JPH0222869A JP H0222869 A JPH0222869 A JP H0222869A JP 1112353 A JP1112353 A JP 1112353A JP 11235389 A JP11235389 A JP 11235389A JP H0222869 A JPH0222869 A JP H0222869A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は一般に高耐圧半導体デバイス及びその製造技術
に関し、特に、ウェハ中に形成された多層半導体デバイ
スの下側接合がウェハの上面まで延在して終端する構造
及びこの構造の製造方法に関する。
に関し、特に、ウェハ中に形成された多層半導体デバイ
スの下側接合がウェハの上面まで延在して終端する構造
及びこの構造の製造方法に関する。
［従来の技術］
異なる極性の印加電圧を対称的に阻止すると共に逆降伏
電圧の高い半導体デバイスは、多くの回路に応用されて
いる。この種のデバイスの製造時には、デバイスの接合
に関して形状寸法と特性とを制御する必要がある。これ
は、垂直すなわち縦型の構造よりもむしろラテラルすな
わち横型の構造のデバイスを製造することにより達成す
ることができる。デバイスの下側接合をウェハの上面で
終端させることによって、デバイスの対称阻止特性と降
伏特性とを一層良好に制御することができる。しかしな
がら、前記構成をとるには、デバイスの基板をウェハの
上面に電気的に接続することが必要である。半導体デバ
イスの基板をデバイス上面に接続する手法は種々知られ
ているが、それらは、一般に、例えば個々のチップのそ
れぞれについて多数の処理工程を実行する必要がある等
、半導体デバイスの製造を複雑化するという欠点がある
。これは製造上の観点からすると困難で不都合である。
電圧の高い半導体デバイスは、多くの回路に応用されて
いる。この種のデバイスの製造時には、デバイスの接合
に関して形状寸法と特性とを制御する必要がある。これ
は、垂直すなわち縦型の構造よりもむしろラテラルすな
わち横型の構造のデバイスを製造することにより達成す
ることができる。デバイスの下側接合をウェハの上面で
終端させることによって、デバイスの対称阻止特性と降
伏特性とを一層良好に制御することができる。しかしな
がら、前記構成をとるには、デバイスの基板をウェハの
上面に電気的に接続することが必要である。半導体デバ
イスの基板をデバイス上面に接続する手法は種々知られ
ているが、それらは、一般に、例えば個々のチップのそ
れぞれについて多数の処理工程を実行する必要がある等
、半導体デバイスの製造を複雑化するという欠点がある
。これは製造上の観点からすると困難で不都合である。
基板がデバイス上面の活性層と電気的に接続されて、対
称阻止特性及び高電圧降伏特性を有する比較的構造の簡
単な半導体デバイス、及び大規模生産に適したこの種の
デバイスの製造方法を提供することが望ましい。本発明
はこのことを対象とするものである。
称阻止特性及び高電圧降伏特性を有する比較的構造の簡
単な半導体デバイス、及び大規模生産に適したこの種の
デバイスの製造方法を提供することが望ましい。本発明
はこのことを対象とするものである。
［発明の開示］
本発明は、基板上に設けられたエピタキシャル層中に複
数の拡散領域を備え、前記基板をデバイス上面の活性層
と電気的に接続させることによってデバイスの下側接合
の終端をデバイスの上面にまで延在させるようにした形
式の半導体デバイスの簡単で実行し易い製造方法を提供
する。この方法によって、対称阻止特性及び高い逆降伏
特性を有する半導体デバイスを製造することができる。
数の拡散領域を備え、前記基板をデバイス上面の活性層
と電気的に接続させることによってデバイスの下側接合
の終端をデバイスの上面にまで延在させるようにした形
式の半導体デバイスの簡単で実行し易い製造方法を提供
する。この方法によって、対称阻止特性及び高い逆降伏
特性を有する半導体デバイスを製造することができる。
この方法は、例えば、１９８６年１月８日付の米国特許
出願第８１６．９１８号に開示されているような、絶縁
ゲート型トランジスタ（ＩＧＴ）デバイスや、１９８５
年３月１日付の米国特許出願第７０７．３０９号に開示
されているようなＭＯ８制御型サイリスク（ＭＣＴ）デ
バイスの製造に適用することができる。
出願第８１６．９１８号に開示されているような、絶縁
ゲート型トランジスタ（ＩＧＴ）デバイスや、１９８５
年３月１日付の米国特許出願第７０７．３０９号に開示
されているようなＭＯ８制御型サイリスク（ＭＣＴ）デ
バイスの製造に適用することができる。
概説すると、本発明の一面によれば、対称阻止高降伏電
圧半導体デバイスの製造方法は、先ず第２導電型のエピ
タキシャル層が形成されている第１導電型の半導体材料
の基板を準備する段階を有する。次に、横方向に離間し
た第１導電型の第１及びｔＪ４２の領域を前記エピタキ
シャル層の上面に形成する。これらの第１及び第２の領
域は前記エピタキシャル層との間でそれぞれ第１及び第
２のＰＮ接合を形成する。次に、傾斜した側壁を有する
溝を、前記エビタキャル層の前記上面から前記第２の領
域及び前記エピタキシャル層を通って前記基板の中まで
延在するように形成する。次いで、第１導電型の不純物
を前記溝の前記側壁中に注入して、薄い注入層を形成す
る。しかる後に、デバイスをアニール処理して前記薄い
注入層中の前記不純物を活性化し、これにより前記第２
の拡散領域を前記基板に電気的に接続する。
圧半導体デバイスの製造方法は、先ず第２導電型のエピ
タキシャル層が形成されている第１導電型の半導体材料
の基板を準備する段階を有する。次に、横方向に離間し
た第１導電型の第１及びｔＪ４２の領域を前記エピタキ
シャル層の上面に形成する。これらの第１及び第２の領
域は前記エピタキシャル層との間でそれぞれ第１及び第
２のＰＮ接合を形成する。次に、傾斜した側壁を有する
溝を、前記エビタキャル層の前記上面から前記第２の領
域及び前記エピタキシャル層を通って前記基板の中まで
延在するように形成する。次いで、第１導電型の不純物
を前記溝の前記側壁中に注入して、薄い注入層を形成す
る。しかる後に、デバイスをアニール処理して前記薄い
注入層中の前記不純物を活性化し、これにより前記第２
の拡散領域を前記基板に電気的に接続する。
本発明の別の面によれば、対称阻止高降伏電圧半導体デ
バイスが提供され、これは、第２導電型のエピタキシャ
ル層が形成された第１導電型の半導体基板を備えている
。前記エピタキシャル層の上面には第１導電型の主領域
が形成され、また前記上面には前記主領域を取り囲み且
つ前記主領域から離間するように第１導電型の第２の領
域が形成されている。傾斜した側壁が前記上面から前記
第２の領域及び前記エピタキシャル層を通って前記基板
の中まで延在している。第１導電型の不純物の薄い注入
層が前記側壁に設けられて、前記第２の領域を前記基板
に電気的に接続している。
バイスが提供され、これは、第２導電型のエピタキシャ
ル層が形成された第１導電型の半導体基板を備えている
。前記エピタキシャル層の上面には第１導電型の主領域
が形成され、また前記上面には前記主領域を取り囲み且
つ前記主領域から離間するように第１導電型の第２の領
域が形成されている。傾斜した側壁が前記上面から前記
第２の領域及び前記エピタキシャル層を通って前記基板
の中まで延在している。第１導電型の不純物の薄い注入
層が前記側壁に設けられて、前記第２の領域を前記基板
に電気的に接続している。
本発明の利点は、ウェハ上に複数のデバイスを同時に形
成することができ、このため取扱い及び処理が容易なこ
とである。基板とウェハの上面との接続は、デバイスを
形成するのに必要な、全てでないにしてもほとんどの通
常の処理を完了した後に行うことができる。この際、■
字形溝を第２の領域と交差するように前記ウェハの上面
に切り込んで、化学的エツチングを施すことによって溝
の側壁の表面品質を回復させることができる。次に、特
定の導電型の不純物を溝の側壁に注入し、続いてデバイ
スをアニール処理して前記不純物を活性化し、これによ
り基板とウェハ上面とを電気的に接続させることができ
る。希望により、不動態化層を溝の側壁に被着させ製造
を完成させることができる。しかる後に、個々のデバイ
スを溝の所で相互に分離することができる。
成することができ、このため取扱い及び処理が容易なこ
とである。基板とウェハの上面との接続は、デバイスを
形成するのに必要な、全てでないにしてもほとんどの通
常の処理を完了した後に行うことができる。この際、■
字形溝を第２の領域と交差するように前記ウェハの上面
に切り込んで、化学的エツチングを施すことによって溝
の側壁の表面品質を回復させることができる。次に、特
定の導電型の不純物を溝の側壁に注入し、続いてデバイ
スをアニール処理して前記不純物を活性化し、これによ
り基板とウェハ上面とを電気的に接続させることができ
る。希望により、不動態化層を溝の側壁に被着させ製造
を完成させることができる。しかる後に、個々のデバイ
スを溝の所で相互に分離することができる。
従って、本発明の目的は、ＰＮＰ構造を含む半導体デバ
イスの逆電圧阻止接合をウェハの上面まで延在させる方
法を提供することにある。
イスの逆電圧阻止接合をウェハの上面まで延在させる方
法を提供することにある。
本発明の別の目的は、傾斜した側壁によってデバイスの
基板とデバイスの上面とを電気的に接続するようにした
半導体デバイスを提供することにある。
基板とデバイスの上面とを電気的に接続するようにした
半導体デバイスを提供することにある。
本発明の更に別の目的は、深い逆電圧阻止接合がデバイ
ス表面で終端するようにした、ＰＮＰ構造を含む半導体
デバイスを提供することにある。
ス表面で終端するようにした、ＰＮＰ構造を含む半導体
デバイスを提供することにある。
本発明の新規な特徴は特許請求の範囲に記載されている
が、本発明の構成及び動作方法は以下の図面を参照した
説明からよりよく理解されよう。
が、本発明の構成及び動作方法は以下の図面を参照した
説明からよりよく理解されよう。
〔好適実施例の説明］
本発明は、対称阻止及び高電圧降伏特性を有する半導体
デバイスの製造に特に適しており、以下においてはこれ
に関連して説明することとする。
デバイスの製造に特に適しており、以下においてはこれ
に関連して説明することとする。
しかしながら、本発明は別の種類のデバイスにも適用で
きるものであり、以下の説明が本発明の一利用例を示す
ものに過ぎないことは明らかであろう。本発明は、例え
ばＩＧＴ及びＭＣＴのようなデバイスを製造するのに使
用することができ、特に、基板が高不純物濃度にドープ
されていると共に、デバイスの活性層に対して妥当な厚
さを有しているようなデバイスに適している。
きるものであり、以下の説明が本発明の一利用例を示す
ものに過ぎないことは明らかであろう。本発明は、例え
ばＩＧＴ及びＭＣＴのようなデバイスを製造するのに使
用することができ、特に、基板が高不純物濃度にドープ
されていると共に、デバイスの活性層に対して妥当な厚
さを有しているようなデバイスに適している。
第１八図ないし第１Ｅ図は、本発明の第１の実施例に従
って半導体デバイスを製造する際の相次ぐ処理段階を示
している。本発明は、例えば異なったＰ型又はＮ型活性
領域を形成するのに必要な種々のマスキング、不純物注
入、拡散工程のような半導体デバイスの製造に必要な通
常の処理段階には関係せず、図にはこういった段階を示
していない。本発明による第１Ａ図ないし第１Ｅ図に示
した各段階は、デバイスに対称阻止性能を与え、デバイ
スの降伏電圧に影響を及ぼすものである。
って半導体デバイスを製造する際の相次ぐ処理段階を示
している。本発明は、例えば異なったＰ型又はＮ型活性
領域を形成するのに必要な種々のマスキング、不純物注
入、拡散工程のような半導体デバイスの製造に必要な通
常の処理段階には関係せず、図にはこういった段階を示
していない。本発明による第１Ａ図ないし第１Ｅ図に示
した各段階は、デバイスに対称阻止性能を与え、デバイ
スの降伏電圧に影響を及ぼすものである。
なお、図を明瞭に見易くするために、寸法を一定の比率
で拡大して示してはいない。
で拡大して示してはいない。
第１Ａ図は、本発明による半導体デバイスの製造完了間
近の特定の段階を示している。このデバイスは、例えば
通常のエピタキシャル技術を使用して低不純物濃度のＰ
−型エピタキシャル層１６を成長させた高不純物濃度の
Ｎ＋型基板１４を有する（シリコンのような）半導体ウ
ェハ１２に形成することができる。エピタキシャル層の
上面１８には、第１のＮ型ベース領域即ち主Ｎ型ベース
領域２０と第２のＮ型ベース領域２２とが例えば拡散に
より形成される。第２のＮ型ベース領域２２は第１の領
域２０から横方向に離間して第１の領域を取り囲んでい
る。また第２のＮ型ベース領域２２は、例えば、上面の
平面にて環状又は矩形の形に形成することができる。第
１のＮ型ベース領域及び第２のＮ型ベース領域はエピタ
キシャル層１６との間でそれぞれ第１のＰＮ接合２４及
び第２のＰＮ接合２６を形成している。第１のＰＮ接合
２４は、その側部が接合終端延長（ＪＴＥ）用Ｎ型拡散
領域２８で終端されている。また、第２のＰＮ接合２６
も同時にしてその側部がＪＴＥ用Ｎ型拡散領域３０で終
端されている。ＪＥＴは接合終端部における表面電界及
びバルク電界の双方を減少させるための方法である。例
えばｒｌＥＥＥトランザクションズ拳オン・エレクトロ
ン・デバイシズ（ＩＣＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ） Ｊ第
３０号（１９８３年）の第９５４頁ないし第９５７頁に
掲載のブイ・ニー・ケー・テンプル（Ｖ、Ａ、に、Ｔｅ
ｍｐｌｅ）による「接合終端延在（ＪＴＥ）技術を用い
た電子なだれ降伏電圧の増大と表面電界の制御」と題す
る論文を参照されたい。この技術を使用するのが好まし
いが、フィールド・リング及びフィールド・プレートの
使用を含めて代りの数多くの技術のどれでも用いること
ができる。各ＪＥＴ拡散領域中のドナー不純物濃度は、
Ｎ型ベース領域の側部からの横方向距離につれて変化す
ると、共に、エピタキシャル層の上面１８からの深さに
つれて変わる。即ち、不純物濃度は横方向距離の増加及
びエピタキシャル層中への深さの増加と共に減少する。
近の特定の段階を示している。このデバイスは、例えば
通常のエピタキシャル技術を使用して低不純物濃度のＰ
−型エピタキシャル層１６を成長させた高不純物濃度の
Ｎ＋型基板１４を有する（シリコンのような）半導体ウ
ェハ１２に形成することができる。エピタキシャル層の
上面１８には、第１のＮ型ベース領域即ち主Ｎ型ベース
領域２０と第２のＮ型ベース領域２２とが例えば拡散に
より形成される。第２のＮ型ベース領域２２は第１の領
域２０から横方向に離間して第１の領域を取り囲んでい
る。また第２のＮ型ベース領域２２は、例えば、上面の
平面にて環状又は矩形の形に形成することができる。第
１のＮ型ベース領域及び第２のＮ型ベース領域はエピタ
キシャル層１６との間でそれぞれ第１のＰＮ接合２４及
び第２のＰＮ接合２６を形成している。第１のＰＮ接合
２４は、その側部が接合終端延長（ＪＴＥ）用Ｎ型拡散
領域２８で終端されている。また、第２のＰＮ接合２６
も同時にしてその側部がＪＴＥ用Ｎ型拡散領域３０で終
端されている。ＪＥＴは接合終端部における表面電界及
びバルク電界の双方を減少させるための方法である。例
えばｒｌＥＥＥトランザクションズ拳オン・エレクトロ
ン・デバイシズ（ＩＣＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ） Ｊ第
３０号（１９８３年）の第９５４頁ないし第９５７頁に
掲載のブイ・ニー・ケー・テンプル（Ｖ、Ａ、に、Ｔｅ
ｍｐｌｅ）による「接合終端延在（ＪＴＥ）技術を用い
た電子なだれ降伏電圧の増大と表面電界の制御」と題す
る論文を参照されたい。この技術を使用するのが好まし
いが、フィールド・リング及びフィールド・プレートの
使用を含めて代りの数多くの技術のどれでも用いること
ができる。各ＪＥＴ拡散領域中のドナー不純物濃度は、
Ｎ型ベース領域の側部からの横方向距離につれて変化す
ると、共に、エピタキシャル層の上面１８からの深さに
つれて変わる。即ち、不純物濃度は横方向距離の増加及
びエピタキシャル層中への深さの増加と共に減少する。
ＪＴＥ拡散領域２８及び３０の隣り合う部分は、それら
の上面にて、Ｐ−″型エピタキシャル層１６の上面の横
方向ギャップ３４の分だけ離間している。
の上面にて、Ｐ−″型エピタキシャル層１６の上面の横
方向ギャップ３４の分だけ離間している。
エピタキシャル層１６の上面１８は、例えばガラス又は
窒化ケイ素のような不動態化層３６で被覆することがで
きる。またこの不動態化層３６には、第１のＮ型ベース
領域２０及び第２のＮ型ベース領域２２にそれぞれ接近
できるようにするための開口部３８及び４０が設けられ
ている。例えばアルミニウムの金属コンタクト４４が開
口部３８を介して第１のＮ型ベース領域２０上に設けら
れて、これと電気的接触するようにし、コンタクト４４
には電極４６が接続される。また金属コンタクト層５０
が基板１４の下面に設けられて、好ましくは基板の下面
全体を覆うようにし、さらにコンタクト層５０に電極５
２を接続する。後に更に詳細に説明するように、ウェハ
１２には複数の半導体デバイスが横に並べて同時に形成
される。
窒化ケイ素のような不動態化層３６で被覆することがで
きる。またこの不動態化層３６には、第１のＮ型ベース
領域２０及び第２のＮ型ベース領域２２にそれぞれ接近
できるようにするための開口部３８及び４０が設けられ
ている。例えばアルミニウムの金属コンタクト４４が開
口部３８を介して第１のＮ型ベース領域２０上に設けら
れて、これと電気的接触するようにし、コンタクト４４
には電極４６が接続される。また金属コンタクト層５０
が基板１４の下面に設けられて、好ましくは基板の下面
全体を覆うようにし、さらにコンタクト層５０に電極５
２を接続する。後に更に詳細に説明するように、ウェハ
１２には複数の半導体デバイスが横に並べて同時に形成
される。
エピタキシャル層１６の厚さ及び不純物濃度は所望の電
圧レベルによって設定され、こういったことは当業者に
周知である。例えば、１０００ボルト定格のデバイスで
は、エピタキシャル層１６は厚さが約１５０ミクロンで
、例えばホウ素のアクセプタ濃度が約１０１４原子数／
ｃＩＩ＋３である。Ｎ型ベース拡散領域は約１０ミクロ
ンの接合深さ、及び５．０Ｘ１０１６原子数／ｃＩ０３
のドナー（例えばリン）濃度を有することができる。ま
たＪＴＥ拡散領域は約１０．９ミクロンの接合深さ（１
００％濃度区域において）、及び約８．５Ｘ１０１５原
子数／ ｃｍ ３の表面不純物濃度を有することができ
る。
圧レベルによって設定され、こういったことは当業者に
周知である。例えば、１０００ボルト定格のデバイスで
は、エピタキシャル層１６は厚さが約１５０ミクロンで
、例えばホウ素のアクセプタ濃度が約１０１４原子数／
ｃＩＩ＋３である。Ｎ型ベース拡散領域は約１０ミクロ
ンの接合深さ、及び５．０Ｘ１０１６原子数／ｃＩ０３
のドナー（例えばリン）濃度を有することができる。ま
たＪＴＥ拡散領域は約１０．９ミクロンの接合深さ（１
００％濃度区域において）、及び約８．５Ｘ１０１５原
子数／ ｃｍ ３の表面不純物濃度を有することができ
る。
第１６図に示すように、基板１４と、デバイスの上面１
８、特に第２のＮ型ベース領域２２とを電気的に接続す
るために、第２のＮ型ベース領域及びエピタキシャル層
を通って基板の中まで延在するＶ字形溝６０が設けられ
る。溝６０は必ずしもＶ字形である必要はないが、垂直
線に対して傾いた、即ち傾斜した側壁６２を有している
ことが好ましい。この溝はＶ字形の歯を備えたシリコン
のこぎりを使用して形成することができる。またこの代
わりに、選択的エツチング、レーザによる切削、又は機
械的面取りなどによって溝を形成することかできる。溝
を基板の中まで延在させることは不可欠である。この理
由は溝の側壁に沿って基板とウェハ上面との間の電気的
に接続するためである。しかし、溝は短い距離だけしか
基板の中に延在しないようにして、基板本体を実質的に
元のままの状態に維持し、もってウェハの強度を過度に
低下させるのを回避することが好ましい。溝の形成は、
第１Ａ図に示したような、プレーナー構造に関する他の
全ての処理を完了してから行うことが好ましい。この理
由は、溝を設けたウェハはこわれ易く、取扱いの際に破
損する惧れがあり、またフォトレジストをスピン・コー
ティングにより溝付きの表面に均一に塗布することが困
難なためである。
８、特に第２のＮ型ベース領域２２とを電気的に接続す
るために、第２のＮ型ベース領域及びエピタキシャル層
を通って基板の中まで延在するＶ字形溝６０が設けられ
る。溝６０は必ずしもＶ字形である必要はないが、垂直
線に対して傾いた、即ち傾斜した側壁６２を有している
ことが好ましい。この溝はＶ字形の歯を備えたシリコン
のこぎりを使用して形成することができる。またこの代
わりに、選択的エツチング、レーザによる切削、又は機
械的面取りなどによって溝を形成することかできる。溝
を基板の中まで延在させることは不可欠である。この理
由は溝の側壁に沿って基板とウェハ上面との間の電気的
に接続するためである。しかし、溝は短い距離だけしか
基板の中に延在しないようにして、基板本体を実質的に
元のままの状態に維持し、もってウェハの強度を過度に
低下させるのを回避することが好ましい。溝の形成は、
第１Ａ図に示したような、プレーナー構造に関する他の
全ての処理を完了してから行うことが好ましい。この理
由は、溝を設けたウェハはこわれ易く、取扱いの際に破
損する惧れがあり、またフォトレジストをスピン・コー
ティングにより溝付きの表面に均一に塗布することが困
難なためである。
第１６図に示したように第２のＮ型ベース領域２２にＶ
字形溝を形成した後、ウェハに化学的エツチング処理を
施す。このエツチング処理によって溝６０の側壁６２か
ら一定量のシリコンを除去して、溝形成処理の際に損わ
れた表面の品質を回復するようにする。例えば、シリコ
ンのこぎりは研削具であるので、シリコン表面に微細な
割れや切欠きが生じることがあり、これらは化学的エツ
チングによって実質的に除去することができる。
字形溝を形成した後、ウェハに化学的エツチング処理を
施す。このエツチング処理によって溝６０の側壁６２か
ら一定量のシリコンを除去して、溝形成処理の際に損わ
れた表面の品質を回復するようにする。例えば、シリコ
ンのこぎりは研削具であるので、シリコン表面に微細な
割れや切欠きが生じることがあり、これらは化学的エツ
チングによって実質的に除去することができる。
第１Ｃ図はエツチング処理後の溝６０を示している。図
示のように、エツチング処理によって、溝は一層丸味を
帯びた形状となる。
示のように、エツチング処理によって、溝は一層丸味を
帯びた形状となる。
溝のエツチング処理後、第１Ｄ図に示すように、溝の側
壁に薄いＮ＋型層６４を形成することによって、基板と
第２のＮ型ベース領域２２とを電気的に接続する。この
処理は、例えばリンのような高濃度のＮ型アクセプタを
溝の側壁に注入し、次いでこの不純物を電気的に活性化
するためにウェハを低温度でアニールすることによって
達成することができる。溝の側壁が垂直線に対して傾斜
していることから、イオン注入が容易となる。また低温
アニール処理は、例えば約４５０℃の温度で約３０分間
、ウェハを加熱することによって行うことができる。こ
の処理条件は、不純物を側壁の材料中に相当深く拡散さ
せることなく不純物を電気的に活性化するのに十分であ
る。低温アニール処理により、例えば約０．２５ミクロ
ンの厚さのような薄い注入層６４が得られる。溝の対向
する側壁に設けられた注入層は、図示のように溝によっ
て部分された第２のＮ型ベース領域２２の２つの部分と
基板とを電気的に接続する低抵抗路を構成する。
壁に薄いＮ＋型層６４を形成することによって、基板と
第２のＮ型ベース領域２２とを電気的に接続する。この
処理は、例えばリンのような高濃度のＮ型アクセプタを
溝の側壁に注入し、次いでこの不純物を電気的に活性化
するためにウェハを低温度でアニールすることによって
達成することができる。溝の側壁が垂直線に対して傾斜
していることから、イオン注入が容易となる。また低温
アニール処理は、例えば約４５０℃の温度で約３０分間
、ウェハを加熱することによって行うことができる。こ
の処理条件は、不純物を側壁の材料中に相当深く拡散さ
せることなく不純物を電気的に活性化するのに十分であ
る。低温アニール処理により、例えば約０．２５ミクロ
ンの厚さのような薄い注入層６４が得られる。溝の対向
する側壁に設けられた注入層は、図示のように溝によっ
て部分された第２のＮ型ベース領域２２の２つの部分と
基板とを電気的に接続する低抵抗路を構成する。
注入層６４は、第１Ｅ図に示すように、例えばポリアミ
ドのような不動態化層６６を堆積させることによって保
護することができる。このようにして完成した半導体デ
バイス１０を次に溝６０の中心線７０及び７２で示す位
置にてウェハから分離することができる。活性化した側
壁注入電荷の濃度が３ Ｘ １０ ”’／ｃｍ２又は４
ｘ１０１２／ｃ１１２ヨりも高い場合、側壁表面では電
界強度がゼロとなり、側壁保護の必要性を除外し得るこ
とに注意されたい。
ドのような不動態化層６６を堆積させることによって保
護することができる。このようにして完成した半導体デ
バイス１０を次に溝６０の中心線７０及び７２で示す位
置にてウェハから分離することができる。活性化した側
壁注入電荷の濃度が３ Ｘ １０ ”’／ｃｍ２又は４
ｘ１０１２／ｃ１１２ヨりも高い場合、側壁表面では電
界強度がゼロとなり、側壁保護の必要性を除外し得るこ
とに注意されたい。
複数のデバイスをウェハ１２に同時に製造することが望
ましい。このため、溝６０の各半分が隣接のデバイスの
一部分を構成するように複数のデバイスをウェハ上に配
列することができる。従って、第１Ｅ図では、中心線７
０の左側及び中心線７２の右側に、半導体デバイス１０
と同一構成の他のデバイス１０′及び１０′がそれぞれ
設けられている。第１Ｅ図に示すウェハを溝すなわち線
７０及び７２の所で分割又は切断することによりデバイ
ス１０．１０’及び１０１は分離することができる。分
離したデバイスは通常の方法でパッケージすることがで
きる。
ましい。このため、溝６０の各半分が隣接のデバイスの
一部分を構成するように複数のデバイスをウェハ上に配
列することができる。従って、第１Ｅ図では、中心線７
０の左側及び中心線７２の右側に、半導体デバイス１０
と同一構成の他のデバイス１０′及び１０′がそれぞれ
設けられている。第１Ｅ図に示すウェハを溝すなわち線
７０及び７２の所で分割又は切断することによりデバイ
ス１０．１０’及び１０１は分離することができる。分
離したデバイスは通常の方法でパッケージすることがで
きる。
本発明の重要な利点は、個々のチップをそれぞれウェハ
から分断するまでは、ウェハ形態のままで複数のデバイ
スを実質的に完全に製造できるということである。この
ことは、個々のチップに比してウェハの方がはるかに取
扱いが容易で処理し易いので、機械的観点から重要であ
る。更に、前述したように、垂直な側壁を有する溝に不
純物を注入するよりも、傾斜した側壁を有する溝に不純
物を注入する方が容易である。製造完了時の側壁注入層
の不動態化の後、溝はウェハを個々のデバイスに分割す
るのに便利な場所になる。
から分断するまでは、ウェハ形態のままで複数のデバイ
スを実質的に完全に製造できるということである。この
ことは、個々のチップに比してウェハの方がはるかに取
扱いが容易で処理し易いので、機械的観点から重要であ
る。更に、前述したように、垂直な側壁を有する溝に不
純物を注入するよりも、傾斜した側壁を有する溝に不純
物を注入する方が容易である。製造完了時の側壁注入層
の不動態化の後、溝はウェハを個々のデバイスに分割す
るのに便利な場所になる。
第１Ａ図ないし第１Ｅ図に図示したウェハ中のデバイス
は対称阻止特性に必要な３つの層のみを示しており、「
広幅ベース・トランジスタ（ＷＢＴ）Ｊと呼ぶことがで
きるものである。ウェハは中央のＷＢＴ及び縁のＷＢＴ
を含んでいる。また端子４６は「上部」端子を構成し、
端子５２は「下部」端子を構成する。中央のＷＢＴは基
板と、第１のＮ型ベース拡散領域２０と、エピタキシャ
ル層とを備え、またＪＥＴ拡散領域の設計は現在のＩＧ
Ｔ構造又はＭＣＴ構造のものと同一にすることができる
。一方、側方のＷＢＴは基板と、第２のＮ型ベース拡散
領域２２及びＪＴＥ拡散領域（中央のダイオードとそれ
ぞれ同一の拡散領域）と、側壁のＮ型層６４とを備えて
いる。中央のＷＢＴ及び側方のＷＢＴの接合終端部に同
様な形状寸法を用い、しかもエピタキシャル層の横方向
ギャップ３４の幅及びエピタキシャル層の不純物濃度を
制御することによって、デバイス１０に対称阻止特性を
もたらすことができる。このとき、いずれの接合の降伏
もシリコン・バルク中の接合終端部で生じるべきであり
、理想的な終端形状寸法によって対称降伏電圧が得られ
る。対称阻止特性を得るには、エピタキシャル層１６を
均一にドープしなければならない。中央のＷＢＴの上側
接合が逆バイアスされているとき、この接合は通常の非
対称ＭＣＴ構造又はＩＧＴ構造の場合と同様に電圧を阻
止し、そしてその接合の降伏は第１のＮ型ベース拡散領
域２０の側部の領域７４で生じる。
は対称阻止特性に必要な３つの層のみを示しており、「
広幅ベース・トランジスタ（ＷＢＴ）Ｊと呼ぶことがで
きるものである。ウェハは中央のＷＢＴ及び縁のＷＢＴ
を含んでいる。また端子４６は「上部」端子を構成し、
端子５２は「下部」端子を構成する。中央のＷＢＴは基
板と、第１のＮ型ベース拡散領域２０と、エピタキシャ
ル層とを備え、またＪＥＴ拡散領域の設計は現在のＩＧ
Ｔ構造又はＭＣＴ構造のものと同一にすることができる
。一方、側方のＷＢＴは基板と、第２のＮ型ベース拡散
領域２２及びＪＴＥ拡散領域（中央のダイオードとそれ
ぞれ同一の拡散領域）と、側壁のＮ型層６４とを備えて
いる。中央のＷＢＴ及び側方のＷＢＴの接合終端部に同
様な形状寸法を用い、しかもエピタキシャル層の横方向
ギャップ３４の幅及びエピタキシャル層の不純物濃度を
制御することによって、デバイス１０に対称阻止特性を
もたらすことができる。このとき、いずれの接合の降伏
もシリコン・バルク中の接合終端部で生じるべきであり
、理想的な終端形状寸法によって対称降伏電圧が得られ
る。対称阻止特性を得るには、エピタキシャル層１６を
均一にドープしなければならない。中央のＷＢＴの上側
接合が逆バイアスされているとき、この接合は通常の非
対称ＭＣＴ構造又はＩＧＴ構造の場合と同様に電圧を阻
止し、そしてその接合の降伏は第１のＮ型ベース拡散領
域２０の側部の領域７４で生じる。
同様にして、側方のＷＢＴが逆バイアスされているとき
、その降伏は第２のＮ型ベース領域２２の側部の領域７
６で生じる。重要な利点は、中央及び側方のＷＢＴの双
方の表面フィールド領域が同時に形成され、しかも双方
とも、溝形成、溝エツチング及びイオン注入を行う前に
不動態化されることである。
、その降伏は第２のＮ型ベース領域２２の側部の領域７
６で生じる。重要な利点は、中央及び側方のＷＢＴの双
方の表面フィールド領域が同時に形成され、しかも双方
とも、溝形成、溝エツチング及びイオン注入を行う前に
不動態化されることである。
第２Ａ図ないし第２Ｄ図は幾分具なった半導体デバイス
を製造する本発明の別の実施例を示している。第２Ａ図
ないし第２Ｄ図は、第１Ａ図ないし第１Ｅ図がデバイス
１０の両側にある２つのＶ字形溝（中心線７０及び７２
）の所でウエノ１から後で分離されるようにした１つの
デバイス１０全体の製造を例示しているのと異なり、中
心線８４の所で後で分離されるようにした２つのデバイ
スの各半部の製造を示している。各デバイスはその中心
に関して対称であり、このため第２Ａ図ないし第２Ｄ図
は複数デバイスの同時製造を便宜良く例示している。
を製造する本発明の別の実施例を示している。第２Ａ図
ないし第２Ｄ図は、第１Ａ図ないし第１Ｅ図がデバイス
１０の両側にある２つのＶ字形溝（中心線７０及び７２
）の所でウエノ１から後で分離されるようにした１つの
デバイス１０全体の製造を例示しているのと異なり、中
心線８４の所で後で分離されるようにした２つのデバイ
スの各半部の製造を示している。各デバイスはその中心
に関して対称であり、このため第２Ａ図ないし第２Ｄ図
は複数デバイスの同時製造を便宜良く例示している。
第２Ａ図ないし第２Ｄ図に示す段階に従って製造される
各デバイス８０と第１Ｅ図のデバイス１０との間の主要
な相違は、デバイス８０では接合を終端するための接合
終端延在用領域を設けていない点にある。むしろ、デバ
イス８０は高降伏電圧を得るために複数のフィールド・
リングを用いている。更に、第１Ａ図ないし第１Ｅ図は
ＮＰＮ構造を示しているのに対し、第２Ａ図ないし第２
Ｄ図はＰＮＰ構造を示している。しかしながら、２つの
構造の導電型は単なる例示に過ぎず、こういった導電型
を逆にした構造を形成できることが理解されよう。
各デバイス８０と第１Ｅ図のデバイス１０との間の主要
な相違は、デバイス８０では接合を終端するための接合
終端延在用領域を設けていない点にある。むしろ、デバ
イス８０は高降伏電圧を得るために複数のフィールド・
リングを用いている。更に、第１Ａ図ないし第１Ｅ図は
ＮＰＮ構造を示しているのに対し、第２Ａ図ないし第２
Ｄ図はＰＮＰ構造を示している。しかしながら、２つの
構造の導電型は単なる例示に過ぎず、こういった導電型
を逆にした構造を形成できることが理解されよう。
第２Ａ図は低不純物濃度のＮ−型エピタキシャル層９０
が形成されている高不純物濃度のＰ＋型材料の基板８８
を有するウェハ８６を示している。
が形成されている高不純物濃度のＰ＋型材料の基板８８
を有するウェハ８６を示している。
また、エピタキシャル層９０は約１５０ミクロンの厚さ
に基板上に形成されている。エピタキシャル層の上面９
２においては、中心線８４の両側にある２つのデバイス
の各々に１つずつ第１のＰ型ベース領域９４及び９６が
それぞれ拡散により設けられている。図示するように、
第１の領域９４及び９６の間のエピタキシャル層の上面
にＰ型材料の第２のベース領域９８が拡散により設けら
れている。ウェハを後に中心線８４の位置で分断すると
き、第２のベース領域９８の各半分が、２つのデバイス
に１つずつ関連することとなる。中心線８４の左側では
、それぞれ第１のベース領域９４を取り囲んだ、Ｐ型材
料の環状拡散領域で構成し得る複数の同心のフィールド
・リング１００゜１０２及び１０４により、第１のベー
ス領域９４は第２のベース領域９８から分離されている
。周知のように、フィールド・リング構造は、空乏領域
がデバイスの中心、即ち第１のＰ型ベース領域９４又は
９６から横方向に拡がるとき、上面において第１のベー
ス領域の接合及びリングの接合の間で印加電位を分割す
ることにより、高降伏電圧が得られるようにする。ＪＴ
Ｅ拡散領域は占有表面積が比較的小さいにも拘らず比較
的高降伏電圧をもたらすという利点を有するが、このフ
ィールド・リング構造は、第１Ｅ図に示したデバイス１
０のＪＴＥ拡散領域と同様の機能を果たす。
に基板上に形成されている。エピタキシャル層の上面９
２においては、中心線８４の両側にある２つのデバイス
の各々に１つずつ第１のＰ型ベース領域９４及び９６が
それぞれ拡散により設けられている。図示するように、
第１の領域９４及び９６の間のエピタキシャル層の上面
にＰ型材料の第２のベース領域９８が拡散により設けら
れている。ウェハを後に中心線８４の位置で分断すると
き、第２のベース領域９８の各半分が、２つのデバイス
に１つずつ関連することとなる。中心線８４の左側では
、それぞれ第１のベース領域９４を取り囲んだ、Ｐ型材
料の環状拡散領域で構成し得る複数の同心のフィールド
・リング１００゜１０２及び１０４により、第１のベー
ス領域９４は第２のベース領域９８から分離されている
。周知のように、フィールド・リング構造は、空乏領域
がデバイスの中心、即ち第１のＰ型ベース領域９４又は
９６から横方向に拡がるとき、上面において第１のベー
ス領域の接合及びリングの接合の間で印加電位を分割す
ることにより、高降伏電圧が得られるようにする。ＪＴ
Ｅ拡散領域は占有表面積が比較的小さいにも拘らず比較
的高降伏電圧をもたらすという利点を有するが、このフ
ィールド・リング構造は、第１Ｅ図に示したデバイス１
０のＪＴＥ拡散領域と同様の機能を果たす。
同様にして、右側のデバイスの第１のベース領域９６を
同心状に取り囲む環状のＰ型拡散領域１０６．１０８及
び１１０から成る複数のフィールド・リングにより、第
１のベース領域９６は第２の領域９８から分離されてい
る。エピタキシャル層の上面に位置する種々のＰ型拡散
領域（即ち、第１のベース領域、第２のベース領域及び
フィールド・リング）は、通常のマスキング、不動態化
層形成及び拡散処理によって形成することができる。ま
た残りの処理全体を通して二酸化ケイ素からなるマスク
層１２０を維持して、これを接合の不動態化層とするこ
とができる。
同心状に取り囲む環状のＰ型拡散領域１０６．１０８及
び１１０から成る複数のフィールド・リングにより、第
１のベース領域９６は第２の領域９８から分離されてい
る。エピタキシャル層の上面に位置する種々のＰ型拡散
領域（即ち、第１のベース領域、第２のベース領域及び
フィールド・リング）は、通常のマスキング、不動態化
層形成及び拡散処理によって形成することができる。ま
た残りの処理全体を通して二酸化ケイ素からなるマスク
層１２０を維持して、これを接合の不動態化層とするこ
とができる。
第２Ｂ図に示すように、フィールド・リングを形成した
後、第１のベース領域９４及び９６にそれぞれ金属コン
タクト１２２及び１２４を設け、次いで例えば窒化ケイ
素又はガラスからなる別の不動態化層１２６で上面９２
及びマスク層１２０を被覆することができる。金属コン
タクト１２２及び１２４は第１のベース領域９４及び９
６に対して電気的に接触する。第２Ｃ図に示すように、
次に線８４を中心としたＶ字形溝１３０をウェハの上面
に形成して、第２のベース領域９８を部分するようにな
すことができる。また溝１３０は第２のベース領域９８
及びエピタキシャル層９０を通って基板８８の中まで延
在するように形成される。更に、基板の下面１３２に、
例えばワックス又はフォトレジストからなる保護層１３
４を形成して、７字形溝の側壁を清浄化するために使用
される化学的エッチャントから下面を保護することがで
きる。
後、第１のベース領域９４及び９６にそれぞれ金属コン
タクト１２２及び１２４を設け、次いで例えば窒化ケイ
素又はガラスからなる別の不動態化層１２６で上面９２
及びマスク層１２０を被覆することができる。金属コン
タクト１２２及び１２４は第１のベース領域９４及び９
６に対して電気的に接触する。第２Ｃ図に示すように、
次に線８４を中心としたＶ字形溝１３０をウェハの上面
に形成して、第２のベース領域９８を部分するようにな
すことができる。また溝１３０は第２のベース領域９８
及びエピタキシャル層９０を通って基板８８の中まで延
在するように形成される。更に、基板の下面１３２に、
例えばワックス又はフォトレジストからなる保護層１３
４を形成して、７字形溝の側壁を清浄化するために使用
される化学的エッチャントから下面を保護することがで
きる。
溝に化学的エツチングを施℃て溝の側壁の表面の品質を
回復させた後、第２Ｄ図に示すように、高濃度のＰ型不
純物を側壁に注入して、Ｐ型の薄い層１４０を形成する
。前述したように、層１４０中のＰ型不純物を低温アニ
ール処理によって電気的に活性化して、溝によって部分
された第２のベース領域９８の２つの部分と基板８８と
を電気的に接続する低抵抗路を設けることができる。存
在し得る他の層（例えば、アルミニウム被覆層）によっ
て課せられた温度制限を超えないようにするために、こ
の低温の処理が望ましい。この段階で、製造はほとんど
完了する。残りの処理は、基板の下面１３２に金属コン
タクトを設けることと（保護層１３４は化学的エツチン
グ後に除去される）、７字形溝の所で、即ち中心線８４
の近傍でウェハを分断して２つの完成デバイス８０を分
離することである。分断に先立ち、側壁のＰ型の層１４
０に別の不動態化層を被着させて、これを保護すること
ができる。
回復させた後、第２Ｄ図に示すように、高濃度のＰ型不
純物を側壁に注入して、Ｐ型の薄い層１４０を形成する
。前述したように、層１４０中のＰ型不純物を低温アニ
ール処理によって電気的に活性化して、溝によって部分
された第２のベース領域９８の２つの部分と基板８８と
を電気的に接続する低抵抗路を設けることができる。存
在し得る他の層（例えば、アルミニウム被覆層）によっ
て課せられた温度制限を超えないようにするために、こ
の低温の処理が望ましい。この段階で、製造はほとんど
完了する。残りの処理は、基板の下面１３２に金属コン
タクトを設けることと（保護層１３４は化学的エツチン
グ後に除去される）、７字形溝の所で、即ち中心線８４
の近傍でウェハを分断して２つの完成デバイス８０を分
離することである。分断に先立ち、側壁のＰ型の層１４
０に別の不動態化層を被着させて、これを保護すること
ができる。
変形例として、第２Ｄ図に示した段階で通常の拡散によ
り側壁の層を形成することができる。この場合、金属材
が存在していれば、これは通常の拡散の高温度に耐え得
るように耐火性金属又は耐火性金属−シリサイドにする
必要がある。この後、例えばアルミニウムを用いてウェ
ハに金属層を設け、次にネガ型レジストを用いて金属層
のパターニングを行うことができる。このネガ型レジス
トは露光された領域を保護し、またポジ型レジストのよ
うに溝内において段状の範囲又は高光度を必要としない
ものである。また、場合によっては、中間のフィード・
リング拡散領域１０２及び１０８の代わりに、Ｎ＋型ラ
フイールドストップ拡散領域を設けて、−層良好な降伏
特性を得ることが望ましい。こういったフィールド・ス
トップ拡散領域はＪＴＥの場合にも有用である。これは
、第１図に示した構造においては、キャップ領域３４の
真中にＰ型拡散領域を設けることを意味する。
り側壁の層を形成することができる。この場合、金属材
が存在していれば、これは通常の拡散の高温度に耐え得
るように耐火性金属又は耐火性金属−シリサイドにする
必要がある。この後、例えばアルミニウムを用いてウェ
ハに金属層を設け、次にネガ型レジストを用いて金属層
のパターニングを行うことができる。このネガ型レジス
トは露光された領域を保護し、またポジ型レジストのよ
うに溝内において段状の範囲又は高光度を必要としない
ものである。また、場合によっては、中間のフィード・
リング拡散領域１０２及び１０８の代わりに、Ｎ＋型ラ
フイールドストップ拡散領域を設けて、−層良好な降伏
特性を得ることが望ましい。こういったフィールド・ス
トップ拡散領域はＪＴＥの場合にも有用である。これは
、第１図に示した構造においては、キャップ領域３４の
真中にＰ型拡散領域を設けることを意味する。
第３図は、この種のフィールド・ストップ拡散領域３５
を示している。フィールド・ストップ領域の幅は阻止領
域の空乏幅の約０．５ないし１，０倍の間になければな
らず、かつ領域３０及び２８から同じ距離だけ隔てる必
要があることから、フィールド・ストップ拡散領域の形
成には接合終端部に余分なスペースを設けることが必要
となる。
を示している。フィールド・ストップ領域の幅は阻止領
域の空乏幅の約０．５ないし１，０倍の間になければな
らず、かつ領域３０及び２８から同じ距離だけ隔てる必
要があることから、フィールド・ストップ拡散領域の形
成には接合終端部に余分なスペースを設けることが必要
となる。
表面電荷がわずかであるか、若しくは空乏したＪＴＥ又
はフィールド・リングとは反対の符号であれば、こうい
ったＮ中型フィールド・ストップ拡散領域は不要となろ
う。
はフィールド・リングとは反対の符号であれば、こうい
ったＮ中型フィールド・ストップ拡散領域は不要となろ
う。
第２八図ないし第２Ｄ図に示した処理工程は、ウェハ形
態のままで複数のデバイスの製造を完了できるという点
で、第１八図ないし第１Ｅ図に関して前述したのと同様
の利点を存す。また、例えばＶ字形溝６４及び１３０の
ような傾斜した側壁を有する溝を利用することは、側壁
に不純物を注入して基板とウェハ上面の拡散領域とを電
気的に接続する上で便利である。これは、デバイスの下
側接合の終端を上面にまで延在させるようにする上で非
常に有益であり、また上面の種々の拡散領域の形状寸法
と特性とを一層良好に制御できることから、対称阻止高
降伏電圧デバイスの製造を容易にする。
態のままで複数のデバイスの製造を完了できるという点
で、第１八図ないし第１Ｅ図に関して前述したのと同様
の利点を存す。また、例えばＶ字形溝６４及び１３０の
ような傾斜した側壁を有する溝を利用することは、側壁
に不純物を注入して基板とウェハ上面の拡散領域とを電
気的に接続する上で便利である。これは、デバイスの下
側接合の終端を上面にまで延在させるようにする上で非
常に有益であり、また上面の種々の拡散領域の形状寸法
と特性とを一層良好に制御できることから、対称阻止高
降伏電圧デバイスの製造を容易にする。
以上、本発明を好ましい実施例について図示し説明した
が、特許請求の範囲に規定した本発明の原理及び精神か
ら逸脱することなく種々の変更を行い得ることは当業者
には明らかであろう。
が、特許請求の範囲に規定した本発明の原理及び精神か
ら逸脱することなく種々の変更を行い得ることは当業者
には明らかであろう。
【図面の簡単な説明】
第１Ａ図ないし第１Ｅ図は本発明の第１の実施例による
半導体デバイスの製造における相次ぐ段階を示す一連の
断面図である。第２Ａ図ないし第２Ｄ図は本発明の別の
実施例による半導体デバイスの製造における相次ぐ段階
を示す一連の断面図である。第３図は本発明の第１の実
施例の変形を示す部分断面図である。 ［主な符号の説明］ １０．１０’、１０’ ：半導体デバイス、１２：半導
体ウェハ、１４：Ｎ＋型基板、１６：Ｐ−型エピタキシ
ャル層、１８：エピタキシャル層の上面、２０：第１の
Ｎ型ベース領域、２２：第２のＮ型ベース領域、２４：
第１のＰＮ接合、２６：第２のＰＮ接合、６０：Ｖ字形
溝、６２：傾斜した側壁、６４：Ｎ十型注入層。
半導体デバイスの製造における相次ぐ段階を示す一連の
断面図である。第２Ａ図ないし第２Ｄ図は本発明の別の
実施例による半導体デバイスの製造における相次ぐ段階
を示す一連の断面図である。第３図は本発明の第１の実
施例の変形を示す部分断面図である。 ［主な符号の説明］ １０．１０’、１０’ ：半導体デバイス、１２：半導
体ウェハ、１４：Ｎ＋型基板、１６：Ｐ−型エピタキシ
ャル層、１８：エピタキシャル層の上面、２０：第１の
Ｎ型ベース領域、２２：第２のＮ型ベース領域、２４：
第１のＰＮ接合、２６：第２のＰＮ接合、６０：Ｖ字形
溝、６２：傾斜した側壁、６４：Ｎ十型注入層。
Claims (1)
- 【特許請求の範囲】 １、第２導電型のエピタキシャル層をその上に形成した
第１導電型の半導体材料の基板を準備する段階と、 前記エピタキシャル層の上面内において横方向に離間し
た第１導電型の第１及び第２の領域を形成して、前記第
１及び第２の領域と前記エピタキシャル層との間にそれ
ぞれ第１及び第２のＰＮ接合を形成する段階と、 前記第２の領域の中に傾斜した側壁を有する溝を形成し
、前記溝を前記上面から前記第２の領域及び前記エピタ
キシャル層を通って前記基板の中まで延在させる段階と
、 第１導電型の不純物を前記溝の前記側壁に注入して、第
１導電型の薄い注入層を形成する段階と、アニール処理
を施して前記注入層中の前記不純物を活性化することに
よって、前記第２の領域と前記基板とを電気的に接続す
る低抵抗路を形成する段階と、を含むことを特徴とする
対称阻止高降伏電圧半導体デバイスの製造方法。 ２、前記第１及び第２のＰＮ接合を終端して、高電圧降
伏及び対称阻止特性を達成することを含む請求項１記載
の製造方法。 ３、前記第１及び第２のＰＮ接合を終端する前記段階が
、前記第１及び第２の領域の各々の側部に接合終端延在
領域を付け加えることよりなる請求項２記載の製造方法
。 ４、前記接合終端延在領域が横方向濃度勾配と深さ方向
濃度勾配とを有する第１導電型の不純物の拡散領域より
なる請求項３記載の製造方法。 ５、前記第１及び第２の領域の各々の側部に形成した前
記接合終端延在領域の相互間に位置する前記エピタキシ
ャル層の部分の中に、第２導電型の不純物を拡散してフ
ィールド・ストップ領域を形成することを含む請求項４
記載の製造方法。 ６、前記エピタキシャル層の前記上面を通して第１導電
型の不純物を拡散することによって前記第１及び第２の
領域が形成される請求項１記載の製造方法。 ７、前記第１及び第２のＰＮ接合を終端する前記段階が
、前記エピタキシャル層の前記上面に複数のフィールド
・リングを拡散により形成して、前記第１及び第２の領
域を分離させることを有する請求項２記載の製造方法。 ８、前記溝を形成する前に、前記エピタキシャル層の前
記上面を不動態化することを含む請求項２記載の製造方
法。 ９、前記溝を形成する前記段階が、前記エピタキシャル
層の前記上面から延在するＶ字形溝を形成して、前記溝
の先端部が前記基板の中に達するようにし、次いで前記
溝に化学的エッチングを施して前記溝の側壁の表面の品
質を回復させることを含む請求項８記載の製造方法。 １０、第１導電型の不純物を前記溝の前記側壁に注入す
る前記段階が高濃度の前記不純物を前記側壁に注入する
ことよりなり、前記アニール処理を施す前記段階が低温
で所定時間加熱することによりなる請求項１記載の製造
方法。 １１、前記第１の拡散領域を金属で被覆して第１の電気
コンタクトを形成し、前記基板の下面を金属で被覆して
第２の電気コンタクトを形成することを含む請求項１記
載の製造方法。 １２、前記基板が半導体ウェハで構成されており、更に
前記溝の所で前記ウェハから前記デバイスを分離する段
階を含んでいる請求項１記載の製造方法。 １３、第１導電型の不純物を前記溝の前記側壁に注入す
る前記段階が、３×１０＾１＾２／ｃｍ＾２以上の濃度
を有する電荷を注入するように行われる請求項１記載の
製造方法。 １４、第１導電型の半導体基板と、 前記半導体基板上に設けられた第２導電型のエピタキシ
ャル層と、 前記エピタキシャル層の上面から前記エピタキシャル層
の中に延在する第１導電型の第１の領域と、 前記第１の領域を取り囲み且つ前記第１の領域から離間
するように前記エピタキシャル層の前記上面から前記エ
ピタキシャル層の中に延在する第２の領域と、 前記エピタキシャル層の前記上面から前記第２の領域及
び前記エピタキシャル層を通って前記基板の中まで延在
する傾斜した側壁と、 前記第１の領域及び前記第２の領域と前記エピタキシャ
ル層との間に形成されたそれぞれのＰＮ接合と、 前記傾斜した側壁中に設けられて、前記第２の領域を前
記基板に電気的に接続する低抵抗路を構成する第１導電
型の不純物の薄い注入層と、を有することを特徴とする
対称阻止高降伏電圧半導体デバイス。 １５、前記第１の領域と前記第２の領域との間に、前記
デバイスの対称阻止及び降伏電圧特性を制御する手段が
設けられている請求項１４記載の半導体デバイス。 １６、前記デバイスの対称阻止及び降伏電圧特性を制御
する前記手段が、前記第１の領域から前記第２の領域に
向って横方向に延在する第１の接合終端延在領域と、前
記第２の領域から前記第１の接合終端延在領域に向って
横方向に延在する第２の接合終端延在領域とを有してい
る請求項１５記載の半導体デバイス。 １７、前記デバイスの対称阻止及び降伏壊電圧特性を制
御する前記手段が、前記第１及び第２の接合終端延在領
域の間に位置したフィールド・ストップ領域を更に含ん
でいる請求項１６記載の半導体デバイス。 １８、前記第１及び第２の接合終端延在領域が、それぞ
れの前記第１の領域及び前記第２の領域の側部から横方
向に濃度変化すると共に、前記エピタキシャル層の前記
上面から垂直方向に濃度変化する第１導電型の不純物を
含んでいる請求項１６記載の半導体デバイス。 １９、前記フィールド・ストップ領域が第２導電型の不
純物を含んでいる請求項１８記載の半導体デバイス。 ２０、前記第１及び第２の接合終端延在領域が前記エピ
タキシャル層の一部分により前記エピタキシャル層の前
記上面にて相互に離間している請求項１８記載のデバイ
ス。 ２１、前記デバイスの対称阻止及び降伏電圧特性を制御
する前記手段が、前記第１の領域と前記第２の領域との
間で前記エピタキシャル層の前記上面から前記エピタキ
シャル層の中に延在する複数の同心のフィールド・リン
グを有している請求項１５記載の半導体デバイス。 ２２、前記デバイスの対称阻止及び降伏電圧特性を制御
する前記手段が、前記複数のフィールド・リングのうち
の内側のフィールド・リングと外側のフィールド・リン
グとの間に位置したフィールド・ストップ拡散領域を更
に含んでいる請求項２１記載の半導体デバイス。 ２３、前記フィールド・ストップ拡散領域が前記フィー
ルド・リングとは逆導電型である請求項２２記載の半導
体デバイス。 ２４、前記エピタキシャル層の前記上面が第１の不動態
化層で被覆され、前記側壁の前記薄い注入層が第２の不
動態化層で被覆されている請求項１４記載の半導体デバ
イス。 ２５、前記第２の不動態化層がポリアミドから成る請求
項２４記載の半導体デバイス。 ２６、前記第１の領域に第１の電極が接続され、前記基
板の下面に第２の電極が接続されている請求項１４記載
の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US190,903 | 1988-05-06 | ||
| US07/190,903 US4904609A (en) | 1988-05-06 | 1988-05-06 | Method of making symmetrical blocking high voltage breakdown semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222869A true JPH0222869A (ja) | 1990-01-25 |
Family
ID=22703262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112353A Pending JPH0222869A (ja) | 1988-05-06 | 1989-05-02 | 対称阻止高降伏電圧半導体デバイスとその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4904609A (ja) |
| EP (1) | EP0341075B1 (ja) |
| JP (1) | JPH0222869A (ja) |
| DE (1) | DE68926261T2 (ja) |
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