JP2859400B2 - ゲートターンオフサイリスタの製造方法 - Google Patents
ゲートターンオフサイリスタの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ゲートターンオフサイリスタの製造方法
に関し、特に、埋め込みゲートターンオフサイリスタの
製造方法に関するものである。
に関し、特に、埋め込みゲートターンオフサイリスタの
製造方法に関するものである。
〔従来の技術〕 第４図に従来のhigh−lowの不純物濃度領域が掌状に
配置されたゲート構造を有する、埋め込みTIL（Two Int
erdigitated Level）ゲートターンオフサイリスタの製
造方法の一例を示す。以下、製造方法について説明す
る。
配置されたゲート構造を有する、埋め込みTIL（Two Int
erdigitated Level）ゲートターンオフサイリスタの製
造方法の一例を示す。以下、製造方法について説明す
る。
まず、第４図（ａ）に示すように、Ｎ型の出発基板１
の主面と対向する面にｐ型不純物を拡散し、アノード領
域２を形成する。次に第４図（ｂ）に示すように、主表
面にＰ型のエピタキシャル層を堆積して、Ｐベース領域
71を形成し、一方、アノード領域２の表面には酸化膜32
を形成する。さらに第４図（ｃ）ではＰ型エピタキシャ
ル層71表面からＰ型高濃度不純物を選択拡散し、P+ベー
ス領域51,52を形成し、表面を酸化して酸化膜31,32を形
成する。そして、第４図（ｄ）に示すように、第４図
（ｃ）で形成した酸化膜31を除去した後、再びＰ型のエ
ピタキシャル層72を形成し、P+ベース領域52を埋め込
む。
の主面と対向する面にｐ型不純物を拡散し、アノード領
域２を形成する。次に第４図（ｂ）に示すように、主表
面にＰ型のエピタキシャル層を堆積して、Ｐベース領域
71を形成し、一方、アノード領域２の表面には酸化膜32
を形成する。さらに第４図（ｃ）ではＰ型エピタキシャ
ル層71表面からＰ型高濃度不純物を選択拡散し、P+ベー
ス領域51,52を形成し、表面を酸化して酸化膜31,32を形
成する。そして、第４図（ｄ）に示すように、第４図
（ｃ）で形成した酸化膜31を除去した後、再びＰ型のエ
ピタキシャル層72を形成し、P+ベース領域52を埋め込
む。
その後、前記エピタキシャル層72表面に高濃度のＮ型
不純物を拡散し、N+エミッタ（カソード）領域８を形成
し、埋め込みP+ベース52となる領域状を島状に残し他の
領域をエッチングし、P+ベース領域51の一部を露出させ
絶縁膜34を形成した後、カソード8,P+ベース領域51及び
アノード２の一部あるいは全面の絶縁膜34,32を除去
し、カソードメタル電極11,ゲートメタル電極12,アノー
ドメタル電極13を形成したのが、第４図（ｅ）である。
不純物を拡散し、N+エミッタ（カソード）領域８を形成
し、埋め込みP+ベース52となる領域状を島状に残し他の
領域をエッチングし、P+ベース領域51の一部を露出させ
絶縁膜34を形成した後、カソード8,P+ベース領域51及び
アノード２の一部あるいは全面の絶縁膜34,32を除去
し、カソードメタル電極11,ゲートメタル電極12,アノー
ドメタル電極13を形成したのが、第４図（ｅ）である。
次に動作について説明する。
従来のゲートターンオフサイリスタは、オン状態で主
電流はＰベースを通ってカソードに流れる。このためＰ
ベース領域は、オン電圧を抑える必要から比較的低不純
物濃度の層として形成される。また、従来のゲートター
ンオフサイリスタはターンオフ時には少数キャリアがＰ
ベースを通じて引き抜かれるため、Ｐベースの比較的大
きな抵抗は、スイッチング速度を制限することになる。
電流はＰベースを通ってカソードに流れる。このためＰ
ベース領域は、オン電圧を抑える必要から比較的低不純
物濃度の層として形成される。また、従来のゲートター
ンオフサイリスタはターンオフ時には少数キャリアがＰ
ベースを通じて引き抜かれるため、Ｐベースの比較的大
きな抵抗は、スイッチング速度を制限することになる。
一方、埋め込みゲートターンオフサイリスタでは、オ
ン時の主電流は低不純物濃度のＰベース領域を流れ、タ
ーンオフ時には低抵抗P+ベースにより少数のキャリアが
引き抜かれる。このため、従来のゲートターンオフサイ
リスタより高速のスイッチングが可能である。
ン時の主電流は低不純物濃度のＰベース領域を流れ、タ
ーンオフ時には低抵抗P+ベースにより少数のキャリアが
引き抜かれる。このため、従来のゲートターンオフサイ
リスタより高速のスイッチングが可能である。
しかしながら、従来の埋め込みゲートターンオフサイ
リスタの製造方法では、第４図に示すように、高濃度の
P+ベース51,52拡散後、表面に高濃度のＰ型不純物が露
出した状態で、エピタキシャル成長を行うことになり、
オートドープの抑制が大きな問題となる。P+領域からの
オートドープはＰベース領域の不純物濃度を上昇させオ
ン電圧の上昇をもたらす。このため、エピ成長条件,P+
領域,P領域の表面濃度に制約が生じる。
リスタの製造方法では、第４図に示すように、高濃度の
P+ベース51,52拡散後、表面に高濃度のＰ型不純物が露
出した状態で、エピタキシャル成長を行うことになり、
オートドープの抑制が大きな問題となる。P+領域からの
オートドープはＰベース領域の不純物濃度を上昇させオ
ン電圧の上昇をもたらす。このため、エピ成長条件,P+
領域,P領域の表面濃度に制約が生じる。
この発明は上記のような問題点を解消するためになさ
れたもので、エピ成長時のオートドープを考える必要が
なく、パターン寸法，不純物濃度プロファイル等，設計
通りの素子を容易にしかも精度よく製造でき、しかも安
定した製造が可能であるゲートターンオフサイリスタの
製造方法を得ることを目的とする。
れたもので、エピ成長時のオートドープを考える必要が
なく、パターン寸法，不純物濃度プロファイル等，設計
通りの素子を容易にしかも精度よく製造でき、しかも安
定した製造が可能であるゲートターンオフサイリスタの
製造方法を得ることを目的とする。
本発明に係るゲートターンオフサイリスタの製造方法
は、第１導電型の半導体基板の第２の主表面に第２導電
型の不純物を拡散して第１の半導体層を形成した後、Me
V注入法により第１の主表面から深い領域に第２導電型
の高濃度不純物の第１の領域を選択的に形成し、さらに
MeV注入法により前記第１の領域とほぼ同じ深さの位置
に第２導電型の比較的低濃度の不純物を導入し、素子活
性領域全面，あるいは選択的に第１の領域を継ぐように
第２導電型の第２の領域を形成し、さらにアニールした
後、第１の主表面上に第１導電型のエピタキシャル層を
形成し、該エピタキシャル層表面に第１導電型の高濃度
不純物を拡散して第１導電型の第３の領域を形成し、埋
め込みゲート領域を島状に残し、他の領域をエッチング
により除去し、ゲート配線領域となる前記第２導電型の
第１の領域の一部を露出させ、前記第２導電型の第１の
領域のゲート配線する一部領域上，前記島状に残った第
１導電型の第３の領域の一部領域上，及び前記第２導電
型の第１の半導体層上にコンタクト領域を形成し、それ
ぞれコンタクト領域上に電気的に分離してメタル配線を
形成するようにしたものである。
は、第１導電型の半導体基板の第２の主表面に第２導電
型の不純物を拡散して第１の半導体層を形成した後、Me
V注入法により第１の主表面から深い領域に第２導電型
の高濃度不純物の第１の領域を選択的に形成し、さらに
MeV注入法により前記第１の領域とほぼ同じ深さの位置
に第２導電型の比較的低濃度の不純物を導入し、素子活
性領域全面，あるいは選択的に第１の領域を継ぐように
第２導電型の第２の領域を形成し、さらにアニールした
後、第１の主表面上に第１導電型のエピタキシャル層を
形成し、該エピタキシャル層表面に第１導電型の高濃度
不純物を拡散して第１導電型の第３の領域を形成し、埋
め込みゲート領域を島状に残し、他の領域をエッチング
により除去し、ゲート配線領域となる前記第２導電型の
第１の領域の一部を露出させ、前記第２導電型の第１の
領域のゲート配線する一部領域上，前記島状に残った第
１導電型の第３の領域の一部領域上，及び前記第２導電
型の第１の半導体層上にコンタクト領域を形成し、それ
ぞれコンタクト領域上に電気的に分離してメタル配線を
形成するようにしたものである。
この発明においては、MeV注入法により第２導電型の
高濃度不純物の第１の領域を基板主表面より比較的深い
領域に選択的に形成したので、表面には高濃度の第２導
電型の第１の領域は露出せず、基板の主表面は基板の濃
度と同程度の不純物が保持され、第１の領域の埋め込み
を完成するための第１導電型のエピタキシャル層成長時
にオートドープの問題は生じない。
高濃度不純物の第１の領域を基板主表面より比較的深い
領域に選択的に形成したので、表面には高濃度の第２導
電型の第１の領域は露出せず、基板の主表面は基板の濃
度と同程度の不純物が保持され、第１の領域の埋め込み
を完成するための第１導電型のエピタキシャル層成長時
にオートドープの問題は生じない。
以下、この発明の一実施例を図において説明する。
第１図は本発明の第１の実施例によるゲートターンオ
フサイリスタの製造方法を示す各主要工程の断面構造を
示す図である。図において、１は第１導電型（Ｎ型）の
基板、２は基板１の裏面に形成された第２導電型（Ｐ
型）の半導体層であるアノード層、51,52は基板１内に
選択的に埋め込んで形成された第２の導電型の高濃度不
純物の第１の領域であるP+ベース領域、６は該第２導電
型の第１の領域であるP+ベース領域52,51を繋なぐよう
に形成した第２導電型の第２の領域であるＰベース領
域、７はＮ型エピタキシャル層、８はＮ型エピタキシャ
ル層上に形成された高濃度のN+カソード（エミッタ）領
域、9,10はそれぞれカソードコンタクトホール，ゲート
コンタクトホール、14はアノードコンタクト領域、11,1
2,13はそれぞれカソードメタル電極、ゲートメタル電
極、アノードメタル電極、31,32,34は酸化膜である。
フサイリスタの製造方法を示す各主要工程の断面構造を
示す図である。図において、１は第１導電型（Ｎ型）の
基板、２は基板１の裏面に形成された第２導電型（Ｐ
型）の半導体層であるアノード層、51,52は基板１内に
選択的に埋め込んで形成された第２の導電型の高濃度不
純物の第１の領域であるP+ベース領域、６は該第２導電
型の第１の領域であるP+ベース領域52,51を繋なぐよう
に形成した第２導電型の第２の領域であるＰベース領
域、７はＮ型エピタキシャル層、８はＮ型エピタキシャ
ル層上に形成された高濃度のN+カソード（エミッタ）領
域、9,10はそれぞれカソードコンタクトホール，ゲート
コンタクトホール、14はアノードコンタクト領域、11,1
2,13はそれぞれカソードメタル電極、ゲートメタル電
極、アノードメタル電極、31,32,34は酸化膜である。
以下、製造方法について説明する。
第１図（ａ）はＮ型の出発基板１を示す。
第１図（ｂ）に示すように、基板１の主表面と反対面
にＰ型不純物を拡散し、アノード層２を形成する。
にＰ型不純物を拡散し、アノード層２を形成する。
次に工程の第１図（ｃ）は、本発明部分であるMeV注
入によるP+ベース領域を形成する工程であり、本実施例
では、薄い酸化膜31を介して膜厚レジスト４等をマスク
として選択的にＰ型不純物を注入し、P+ベース領域51,5
2を形成する。マスクとしては、注入イオン種，加速電
圧によって材料、厚みを選択すればよい。例えばボロン
を1.5MeVで注入する場合、約５μｍ程度のレジストで十
分にマスクの効果を持つ。P+ベース領域51,52の深さは
イオン種と加速電圧によって変えることができる。例え
ばボロンを1.5MeVで単結晶シリコンに注入した場合この
P+層の深さは表面より約2.5μｍとなる。注入の位置は
以後の工程での熱処理による上方への拡散を考慮し、エ
ピタキシャル成長時に表面にオートドープをひきおこす
可能性のあるＰ領域ができないように注入位置を決定す
ればよい。なお、場合によっては、酸化膜31がなくても
よい。また第１図（ｃ）図の中で広いパターンとなるP+
ベース領域51は後にゲートコンタクトが形成されるとこ
ろであり、一方、比較的細いパターンのP+ベース領域52
は埋め込まれるP+ベース領域である。両P+ベース領域5
1,52は外辺部で繋がっている。
入によるP+ベース領域を形成する工程であり、本実施例
では、薄い酸化膜31を介して膜厚レジスト４等をマスク
として選択的にＰ型不純物を注入し、P+ベース領域51,5
2を形成する。マスクとしては、注入イオン種，加速電
圧によって材料、厚みを選択すればよい。例えばボロン
を1.5MeVで注入する場合、約５μｍ程度のレジストで十
分にマスクの効果を持つ。P+ベース領域51,52の深さは
イオン種と加速電圧によって変えることができる。例え
ばボロンを1.5MeVで単結晶シリコンに注入した場合この
P+層の深さは表面より約2.5μｍとなる。注入の位置は
以後の工程での熱処理による上方への拡散を考慮し、エ
ピタキシャル成長時に表面にオートドープをひきおこす
可能性のあるＰ領域ができないように注入位置を決定す
ればよい。なお、場合によっては、酸化膜31がなくても
よい。また第１図（ｃ）図の中で広いパターンとなるP+
ベース領域51は後にゲートコンタクトが形成されるとこ
ろであり、一方、比較的細いパターンのP+ベース領域52
は埋め込まれるP+ベース領域である。両P+ベース領域5
1,52は外辺部で繋がっている。
次に、第１図（ｃ）の工程に引き続き、比較的低濃度
のＰベース領域６の形成を第１図（ｄ）に示す。このＰ
ベース領域６はP+ベース領域51,52の形成と同様MeVイオ
ン注入法により行われ、P+ベース領域51,52と同程度の
加速電圧により領域51,52とほぼ同じ深さに形成され
る。本実施例では、素子の活性領域全面に注入される
が、選択的に拡散することも可能である。いずれの場合
も埋め込まれる領域直下のP+領域52以外の領域を完全に
Ｐベース領域とする必要があり、P+ベース領域51あるい
は52と繋がなければならない。
のＰベース領域６の形成を第１図（ｄ）に示す。このＰ
ベース領域６はP+ベース領域51,52の形成と同様MeVイオ
ン注入法により行われ、P+ベース領域51,52と同程度の
加速電圧により領域51,52とほぼ同じ深さに形成され
る。本実施例では、素子の活性領域全面に注入される
が、選択的に拡散することも可能である。いずれの場合
も埋め込まれる領域直下のP+領域52以外の領域を完全に
Ｐベース領域とする必要があり、P+ベース領域51あるい
は52と繋がなければならない。
また、第１図（ｅ）は第１図（ｄ）に示した工程後、
注入により生じた欠陥の除去と注入イオンの電気的活性
化のためのアニールを施した後、表面の酸化膜31を除去
してＮ型のエピタキシャル層７を形成したものである。
前記p+ベース領域51,52及びＰベース領域６は表面より
深い位置に形成されており、エピタキシャル成長はこれ
らのオートドープを考慮することなく、設計通りの濃
度，厚みとすることができる。
注入により生じた欠陥の除去と注入イオンの電気的活性
化のためのアニールを施した後、表面の酸化膜31を除去
してＮ型のエピタキシャル層７を形成したものである。
前記p+ベース領域51,52及びＰベース領域６は表面より
深い位置に形成されており、エピタキシャル成長はこれ
らのオートドープを考慮することなく、設計通りの濃
度，厚みとすることができる。
第１図（ｆ）はエピタキシャル層７の表面にＮ型の不
純物を拡散し、高濃度N+領域８を形成する工程を示す。
純物を拡散し、高濃度N+領域８を形成する工程を示す。
次に第１図（ｇ）に示すように酸化膜33を形成した
後、このパターニングし、P+埋め込みベース52,P型ベー
ス領域６を形成した領域以外の領域をエッチングにより
除去し、ゲートコンタクト領域となるP+ベース領域51の
高濃度領域を露出させる。
後、このパターニングし、P+埋め込みベース52,P型ベー
ス領域６を形成した領域以外の領域をエッチングにより
除去し、ゲートコンタクト領域となるP+ベース領域51の
高濃度領域を露出させる。
そして第１図（ｈ）に示すように、酸化膜のパッシベ
ーション膜34を形成した後、メタル電極との電気的接触
を得るため、カソードコンタクトホール9,ゲートコンタ
クトホール10,アノードコンタクト領域11を形成する。
ゲート，カソードの電気的絶縁は絶縁膜34によって行わ
れる。
ーション膜34を形成した後、メタル電極との電気的接触
を得るため、カソードコンタクトホール9,ゲートコンタ
クトホール10,アノードコンタクト領域11を形成する。
ゲート，カソードの電気的絶縁は絶縁膜34によって行わ
れる。
最後に、第１図（ｉ）に示すように、各コンタクト領
域上に、カソードメタル電極11,ゲートメタル電極12,ア
ノードメタル電極13を形成する。カソードメタル電極11
とゲートメタル電極12は電気的に分離されており、また
絶縁膜34によってより完全に絶縁されている。
域上に、カソードメタル電極11,ゲートメタル電極12,ア
ノードメタル電極13を形成する。カソードメタル電極11
とゲートメタル電極12は電気的に分離されており、また
絶縁膜34によってより完全に絶縁されている。
以上のような本実施例の製造方法によれば、P+ベース
領域51,52及びＰベース領域６の形成にMeVイオン注入法
を用い、これらの領域をＮ基板の表面より比較的深い所
に形成し、表面は基板の濃度と同程度の不純物を保持す
るようにしたので、P+ベース領域51,52、Ｐベース領域
６の埋め込みを完成するためのエピタキシャル成長層７
の成長時にP+ベース領域,Pベース領域からのオートドー
プをほとんど考慮する必要がなく、パターン寸法、不純
物濃度のプロファイル等を設計通りに形成でき、再現性
よく安定した素子の製造が可能となる。
領域51,52及びＰベース領域６の形成にMeVイオン注入法
を用い、これらの領域をＮ基板の表面より比較的深い所
に形成し、表面は基板の濃度と同程度の不純物を保持す
るようにしたので、P+ベース領域51,52、Ｐベース領域
６の埋め込みを完成するためのエピタキシャル成長層７
の成長時にP+ベース領域,Pベース領域からのオートドー
プをほとんど考慮する必要がなく、パターン寸法、不純
物濃度のプロファイル等を設計通りに形成でき、再現性
よく安定した素子の製造が可能となる。
また、第２図は本発明の第２の実施例によるゲートタ
ーンオフサイリスタの製造方法の一部工程を示すもので
あり、図において、第１図と同一符号は同一部分を示
し、30は基板１の表面に形成した酸化膜、53は基板内に
形成したＰベース内部ガードリング領域である。
ーンオフサイリスタの製造方法の一部工程を示すもので
あり、図において、第１図と同一符号は同一部分を示
し、30は基板１の表面に形成した酸化膜、53は基板内に
形成したＰベース内部ガードリング領域である。
上記の実施例では、P+ベース領域51,52,Pベース領域
６の拡散の深さを深くすることが難しい面があり、高耐
圧素子の製造に問題がある。このため本第２の実施例で
は上記第１の実施例の第１図（ｂ）と（ｃ）の工程の間
にゲートコンタクト領域となるP+ベース領域51と同じ領
域に第２図（ａ）に示すように、あらかじめＰベース内
部ガードリング領域としてのＰ型の深い拡散層53を形成
する工程を挿入した。
６の拡散の深さを深くすることが難しい面があり、高耐
圧素子の製造に問題がある。このため本第２の実施例で
は上記第１の実施例の第１図（ｂ）と（ｃ）の工程の間
にゲートコンタクト領域となるP+ベース領域51と同じ領
域に第２図（ａ）に示すように、あらかじめＰベース内
部ガードリング領域としてのＰ型の深い拡散層53を形成
する工程を挿入した。
素子耐圧は53のＰ型拡散深さx,と間隔Ｗによって決ま
り、例えばｘとして30μｍ、Ｗとして200μｍ以下とす
れば、1600V以上の高耐圧が得られる。
り、例えばｘとして30μｍ、Ｗとして200μｍ以下とす
れば、1600V以上の高耐圧が得られる。
第２図（ａ）の工程後は第１図（ｃ）ないし（ｉ）の
工程と同様であり、本第２の実施例により製造された素
子構造は第２図（ｂ）に示すようになる。
工程と同様であり、本第２の実施例により製造された素
子構造は第２図（ｂ）に示すようになる。
このような本実施例では、上記第１の実施例の効果を
有することは勿論のこと、該効果に加えて、さらに高耐
圧化が実現できる素子が得られるという効果がある。
有することは勿論のこと、該効果に加えて、さらに高耐
圧化が実現できる素子が得られるという効果がある。
また、第３図は上記第1,第２実施例の表面パターンの
１例を示す図である。図において、第１図，第２図と同
一符号は同一部分を示しており、このパターンではP+ベ
ース埋め込み領域52をはしご状のパターンとし、Ｐベー
ス埋め込み領域６はストライプ状のパターンとなってい
る。
１例を示す図である。図において、第１図，第２図と同
一符号は同一部分を示しており、このパターンではP+ベ
ース埋め込み領域52をはしご状のパターンとし、Ｐベー
ス埋め込み領域６はストライプ状のパターンとなってい
る。
以上のように、この発明によれば、埋め込みP+ベース
層をMeV注入法により基板表面より深い領域に形成した
ことにより、後工程のエピタキシャル成長時に高濃度不
純物領域が表面に露出することがないようにしたので、
エピタキシャル成長時にオートドープの影響を考慮する
必要がなく、埋め込みのP+,Pベース領域のパターン寸
法，不純物濃度のプロファイルを設計値通りに容易にし
かも精度よく形成でき、より高性能の埋め込みTILゲー
トターンオフサイリスタが安定して製造できるという効
果がある。
層をMeV注入法により基板表面より深い領域に形成した
ことにより、後工程のエピタキシャル成長時に高濃度不
純物領域が表面に露出することがないようにしたので、
エピタキシャル成長時にオートドープの影響を考慮する
必要がなく、埋め込みのP+,Pベース領域のパターン寸
法，不純物濃度のプロファイルを設計値通りに容易にし
かも精度よく形成でき、より高性能の埋め込みTILゲー
トターンオフサイリスタが安定して製造できるという効
果がある。
第１図は本発明によるゲートターンオフサイリスタの製
造方法の第１の実施例を示す図、第２図は本発明による
ゲートターンオフサイリスタの製造方法の第２の実施例
を示す図、第３図は本発明の第１及び第２実施例のゲー
トターンオフサイリスタの製造方法の表面パターンの一
例を示す図、第４図は従来の埋め込みゲートターンオフ
サイリスタの製造方法を示す図である。 図において、１は出発基板、２はアノード層、30,31,3
2,33,34は酸化膜、４は注入マスク、51はP+ベースゲー
トコンタクト領域、52は埋め込みP+ベース領域、53はＰ
ベース内部ガードリング領域、６は埋め込みＰベース領
域、７はＮ型エピタキシャル層、71,72はＰ型エピタキ
シャル層、８はN+カソード（エミッタ）領域、９はカソ
ードコンタクトホール、10はゲートコンタクトホール、
11はアノードコンタクト領域、12はカソードメタル領
域、13はゲートメタル電極、14はアノードメタル電極を
示す。 なお図中同一符号は同一又は相当部分を示す。
造方法の第１の実施例を示す図、第２図は本発明による
ゲートターンオフサイリスタの製造方法の第２の実施例
を示す図、第３図は本発明の第１及び第２実施例のゲー
トターンオフサイリスタの製造方法の表面パターンの一
例を示す図、第４図は従来の埋め込みゲートターンオフ
サイリスタの製造方法を示す図である。 図において、１は出発基板、２はアノード層、30,31,3
2,33,34は酸化膜、４は注入マスク、51はP+ベースゲー
トコンタクト領域、52は埋め込みP+ベース領域、53はＰ
ベース内部ガードリング領域、６は埋め込みＰベース領
域、７はＮ型エピタキシャル層、71,72はＰ型エピタキ
シャル層、８はN+カソード（エミッタ）領域、９はカソ
ードコンタクトホール、10はゲートコンタクトホール、
11はアノードコンタクト領域、12はカソードメタル領
域、13はゲートメタル電極、14はアノードメタル電極を
示す。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１導電型の半導体基板の第２の主表面に
第２導電型の不純物を拡散し、第１の半導体層を形成す
る工程、 MeV注入法を用い、前記基板の第１の主表面から深い領
域に選択的に第２導電型不純物を高濃度に有する第１の
領域を形成する工程、 さらに、MeV注入法を用い、前記第１の領域とほぼ同じ
深さの位置に素子活性領域全面，あるいは第１の領域を
継ぐように、第２導電型の不純物を比較的低濃度に有す
る第２の領域を形成する工程、 さらにアニールした後、前記第１の主表面上に第１導電
型のエピタキシャル層を形成する工程、 該エピタキシャル層表面に第１導電型の不純物を高濃度
に有する第３の領域を形成する工程、 埋め込みゲート領域を島状に残し、他の領域をエッチン
グにより除去し、ゲート配線領域となる前記第２導電型
の第１の領域の一部を露出させる工程、 前記第２導電型の第１の領域のゲート配線する一部領域
上、前記島状に残った第１導電型の第３の領域の一部領
域上、及び第２の主表面に形成した第２導電型の第１の
半導体層上にそれぞれ電気的に分離してメタル配線を形
成する工程を含むことを特徴とするゲートターンオフサ
イリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22340890A JP2859400B2 (ja) | 1990-08-24 | 1990-08-24 | ゲートターンオフサイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22340890A JP2859400B2 (ja) | 1990-08-24 | 1990-08-24 | ゲートターンオフサイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105364A JPH04105364A (ja) | 1992-04-07 |
| JP2859400B2 true JP2859400B2 (ja) | 1999-02-17 |
Family
ID=16797677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22340890A Expired - Lifetime JP2859400B2 (ja) | 1990-08-24 | 1990-08-24 | ゲートターンオフサイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859400B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110707151B (zh) * | 2019-11-13 | 2023-04-07 | 江苏丽隽功率半导体有限公司 | 一种静电感应晶闸管及其制作方法 |
-
1990
- 1990-08-24 JP JP22340890A patent/JP2859400B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04105364A (ja) | 1992-04-07 |
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