KR100267898B1 - 머어지드단일폴리실리콘바이폴라npn트랜지스터구조물및제조방법 - Google Patents
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Abstract
본 발명에 따른 머어지드(merged)단일 폴리실리콘 바이폴러 NPN 트랜지스터는 에미터-베이스 및 콜렉터 콘택트용으로 별도의 격리 아일랜드들을 사용하기보다는 단일 격리 아일랜드를 사용한다. 종래의 디자인에서 사용되는 제2 격리 아일랜드를 제거하면 NPN 스페이싱에 대한 N+ 싱크를 감소시키기 때문에 디바이스 면적을 현저하게 감소시킨다. 매립층 및 격리층 제조공정은 종래의 방식으로 처리된다. 그러나, 싱크 마스크 단계에서, 상기 마스크는 메인 디바이스 액티브 영역의 한 쪽 단부를 덮지 않는 크기로 되고 싱크 주입이 수행된다. 베이스 마스크 단계에서, 상기 싱크 주입은 종래의 공정흐름에서와 같이 노출되기 보다는 덮인 채로 남겨진다. 실리사이드 배제 단계에서, 산화물 스페이서층이 패터닝되어서 상기 싱크 주입 영역 위쪽의 영역으로부터 실리사이드를 배제한다.
Description
본 발명은 집적회로 소자에 관한 것으로, 보다 상세하게는, 에미터-베이스 및 콜렉터 콘택트용으로 별도의 격리 아일랜드(isolation island)를 사용하는 대신에, 단일 격리 아일랜드를 사용함으로써 디바이스 면적을 현저하게 줄인 머어지드 단일 폴리실리콘 바이폴러 NPN 트랜지스터에 관한 것이다. 현재, 종래의 바이폴러 NPN 트랜지스터는 2개의 별도의 액티브 영역을 필요로 하는데, 하나는 메인 디바이스 즉, 수직 에미터-베이스-콜렉터 NPN 접합용이고, 다른 하나는 NPN 콜렉터에 대한 싱크(sink) 콘택트용이다. 많은 제조기술에 있어서, 이들 2개의 영역을 구현하는데는 상당한 실리콘 면적이 필요한데, 그 이유는 이들 기술에 사용되는 격리 공정은 치수조절이 용이하지 않기 때문이다. 예를들어, 몇몇 기술에서, 만일 격리 아일랜드들 사이의 이격거리가 너무 좁은 거리로 줄어들면, 필드 산화물은 적절하게 성장하지 못하고, 그 결과 실리콘 결정 결함이 생성된다.
깊은 트렌치 격리와 같은 다른 종류의 격리 공정은 디바이스 면적을 크게 감소시킬 수 있지만, 제조공정이 매우 복잡하다.
도 1a 내지 도 1e 는 종래의 수직 바이폴러 NPN 트랜지스터를 제조하는 일반적인 공정흐름을 도시한다. 도 1a 는 실리콘 기판(100) 내에 형성된 N+ 매립층(102)을 나타낸다. 별도의 산화물 격리 영역(104')을 포함하는 필드 산화물 격리 영역(104)은 2개의 별도의 액티브 영역을 형성하는데 메인 NPN 디바이스의 수직 에미터-베이스-콜렉터 접합부가 형성될 N- 액티브 영역(106) 및 NPN 콜렉터에 대한 싱크 콘택트부로서 기능하는 N+ 싱크 영역(108)이다.
도 1b 를 참조하면, 폴리실리콘층(11O)을 증착한 다음에, N- 액티브 영역(106) 위로 폴리실리콘층(110)을 노출시키도록 베이스 주입 마스크가 형성된다. 그 다음에, P 형 도펀트가 폴리실리콘층(110)의 노출된 부분들 내부로 주입되고, 상기 도펀트는 열 공정에서 폴리실리콘층(110)으로부터 아래의 N- 액티브 영역(106) 내부로 확산되고, 상기 구조물이 어닐링되어 P-베이스 영역(112)을 형성한다. 그 다음에, 베이스 마스크가 벗겨지고, N+ 및 P+ 폴리실리콘 주입 모듈들이 순차적으로 (순서는 중요하지 않음) 수행되어, 도 1b 에 도시된 구조물을 만든다.
도 1c 를 참조하면, 그 다음에, 상기 폴리실리콘층(110)이 마스크되고 에칭되어 돌출된 P+ 폴리실리콘 베이스 콘택트 영역(114), N+ 폴리실리콘 에미터 영역(116) 및 N+ 폴리실리콘 싱크 콘택트 영역(118)을 형성한다. 그 다음으로, 열적 드라이브 인(thermal drive-in) 공정이 수행되어 N 형 도펀트를 N+ 폴리실리콘 에미터 영역(116)에서 베이스 영역(112)내부로 확산시켜서 에미터 콘택트부(120)를 형성한다.
도 1d 에 도시된 바와 같이, 마스크된 링크 베이스 주입 다음에, 스페이서 산화물층이 증착되고 다시 에칭되어 폴리실리콘 영역(114, 116 및 118) 상에 산화물 측벽 스페이서(122)들을 형성한다. 그 다음에, P+ 주입이 수행되어 외인성(extrinsic) 베이스 영역이 완성된다. 그 다음에, 최종적인 어닐링 공정이 수행되어 도펀트를 활성화시키고 살리사이드(salicide) 콘택트층(124)들이 형성되어 도 1e 에 도시된 구조물을 만든다.
본 발명은 단일 폴리실리콘 바이폴러 NPN 트랜지스터를 형성하기 위하여 단일 액티브 격리 영역을 사용한다. 종래의 디자인에서 사용되는 제2 격리 아일랜드의 제거가 NPN 이격거리에 대한 N+싱크를 감소시키기 때문에, 본 발명은 디바이스 크기를 현저하게 줄인다. 매립층 및 격리층은 종래의 방식으로 처리된다. 그러나, 싱크 마스크 단계에서, 상기 마스크는 싱크 주입용 메인 디바이스 영역의 한쪽 단부에서 액티브 실리콘을 덮지 않는 크기로 된다. 베이스 마스크 단계에서, 메인 디바이스 액티브 영역 내에 형성되는 상기 싱크 영역은 종래의 공정에서와 같이 노출되기 보다는 덮인 채로 남겨진다. 실리사이드(silicide) 배제 단계에서, 스페이서 산화물은 유효 마진(significant margin)을 부가하여, 싱크 주입부 위쪽의 영역으로부터 실리사이드를 배제하도록 패터닝되어 BVcbo 를 종래의 전형적인 값으로 유지한다.
본 발명의 원리가 이용되는 실시예를 기재하고 있는 상세한 설명 및 첨부된 도면을 참조하여 본 발명의 특징 및 장점을 보다 잘 이해할 수 있다.
도 1a 내지 도 1e 는 종래의 바이폴러 NPN 트랜지스터를 제조하는 일련의 단계를 나타내는 단면도.
도 2a 내지 도 2e 는 본 발명에 따른 머어지드 단일 폴리실리콘 바이폴러NPN 트랜지스터를 제조하는 일련의 단계를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
100: 실리콘 기판
102,202: N+ 매립층
104,204: 산화물 격리 영역
106,206: N- 액티브 영역
108,208: N+ 싱크 영역
110,210: 폴리실리콘층
112,212: P- 베이스 영역
114,214: P+ 폴리실리콘 베이스 콘택트 영역
116,216: N+ 폴리실리콘 에미터 영역
118,218: N+ 폴리실리콘 싱크 콘택트 영역
120,220: 에미터 콘택트부
122,222: 산화물 측벽 스페이서
124,226: 살리사이드 콘택트층
본 발명에 따른 머어지드 단일 폴리실리콘 바이폴러 NPN 트랜지스터를 제조하는 공정흐름을 도 2a 내지 도 2e 의 부분 단면도에 따라 설명한다. 구체적인 공정 파라미터가 제공되지 않아도, 당 분야의 당업자는 본 발명의 개념이 이들 파라미터 없이도 적용될 수 있고. 제조되는 구체적인 집적 회로 구조물에 의존하여 달라진다는 것을 이해할 수 있을 것이다.
도 2a 를 참조하면, 본 발명에 따른 공정흐름은 실리콘 기판 내에 N+ 매립층(202)의 형성에서 산화물 격리 영역(204)의 형성까지는 종래의 방식으로 진행하여 N- 액티브 디바이스 영역(206)을 형성한다. 도 2a 의 구조물은 별도의 메인 디바이스 액티브 영역들 및 콜렉터 콘택트 싱크 영역들을 형성하는 제2 격리 아일랜드를 포함하지 않는다는 것에 주목해야 한다. 오히려, 본 발명에 따르면, 상기 싱크 마스크는 상기 N- 액티브 디바이스 영역(206)의 한쪽 단부에서 상기 N- 액티브 디바이스 영역(206)의 일부분을 노출시키도록 형성되며, "오른쪽" 필드 산화물 격리 영역(204)에 근접한 것으로 도 2a 에 예시되어 있다. 그 다음에, N 형 도펀트가 N- 액티브 디바이스 영역(206)의 노출된 부분 내부로 주입되어 N+ 싱크 영역(208)을 형성하고, 도 2a 에 예시된 바와 같이, N+ 매립층(202)까지 연장되어 있다.
도 2b 를 참조하면, 폴리실리콘층(210)을 증착한 다음에, N- 액티브 디바이스 영역(206)의 제2 부분 위쪽의 폴리실리콘층(210)영역을 노출시키도록 베이스 마스크가 형성된다. 그 다음에 P 형 도펀트가 폴리실리콘층(210)의 노출된 영역 내부로 주입되고 열 공정에서 폴리실리콘층(210)으로부터 아래의 N- 액티브 영역(206)내부로 확산되어서 P- 베이스 영역(212)을 형성한다. 상기 베이스 마스크 단계에서, N+ 싱크 영역(208)은 종래의 도 1a 내지 도 1e 공정흐름의 경우와 같이 노출되기 보다는 보호된 상태로 남겨진다. 그 다음으로, 베이스 마스크가 벗겨지고, N+ 및 P+ 폴리실리콘 주입 모듈이 순차적으로 수행되어, 도 2b 에 도시된 구조물을 만든다. 종래의 공정에서와 같이, N+ 및 P+ 주입의 순서는 중요하지 않다.
도 2c 를 참조하면, 그 다음에, 폴리실리콘층(210)이 마스크되고 에칭되어서 돌출된 P+ 폴리실리콘 베이스 콘택트 영역(214), N+ 폴리실리콘 에미터 영역(216) 및 N+ 폴리실리콘 싱크 콘택트 영역(208)을 형성한다. 그 다음으로, 열적 드라이브 인 공정이 수행되어서 N 형 도펀트를 N+ 폴리실리콘 에미터 영역에서 베이스 영역(212) 내부로 확산시켜서 에미터 콘택트부(220)를 형성한다.
도 2d 에 도시된 바와 같이, 마스크된 링크 베이스 주입 다음에, 스페이서 산화물층이 증착되고 다시 에칭되어 돌출된 폴리실리콘 영역(114, 116 및 118)의 측벽 상에 산화물 측벽 스페이서(222)들을 형성한다. 종래의 도 1a 내지 도 1e 공정흐름과 달리, 상기 스페이서 산화물이 패터닝되어 싱크 콘택트 영역(208) 위쪽의 영역에 순차적인 실리사이드 형성을 배제하는 영역(224)을 제공한다는 것이 주목된다. 그 다음으로, P+ 주입이 수행되어 외인성 베이스 영역을 형성한다. 그 다음으로 최종 어닐링 공정이 수행되어 도펀트를 활성화시키고 살리사이드 콘택트층(226)들이 제공되어, 도 2e 에 도시된 구조물을 만든다.
여기에 설명된 본 발명의 실시예에 대한 다양한 대안들이 본 발명을 실행할 때 사용될 수 있음을 알아야 한다. 다음의 청구항들은 본 발명의 범위를 형성하며 이들 청구항의 범위에 속하는 방법, 구조물 및 그들의 동등한 것들을 포함하도록 의도된다.
이상의 설명에서 알 수 있는 바와같이, 본 발명에 따르면, 종래으 디자인에서 사용되는 제2 격리아일랜드가 제거되어 NPN 이격거리에 대한 N+ 싱크를 감소시키기 때문에 디바이스 크기를 줄이는 효과가 있다.
Claims (4)
- 반도체 기판 내에 형성되는 제1도전형을 갖는 매립층; 상기 매립층 상에 형성되고, 제1도전형을 갖고, 바이폴러 트랜지스터의 콜렉터 영역을 구비하는 에피택셜층; 및 상기 에피택셜층 내에 형성되고, 제1도전형을 갖고, 단일 기판 액티브 디바이스 영역을 둘러싸는 단일 절연 격리 영역을 포함하는 반도체 기판 구조물 내에 바이폴러 트랜지스터를 제조하는 방법에 있어서,제1도전형의 도펀트를 상기 단일 기판 액티브 디바이스 영역의 제1 부분 내부로 도입하여 콜렉터 싱크 영역을 형성하는 단계;상기 제1도전형에 반대되는 제2도전형 도펀트를 상기 단일 기판 액티브 디바이스 영역의 제2 부분 내부로 도입하여 상기 바이폴러 트랜지스터의 베이스 영역을 형성하는 단계;상기 베이스 영역의 표면상에 상기 제1도전형을 갖는 도전성 영역을 형성하여 상기 바이폴러 트랜지스터의 도전성 에미터 영역을 형성하는 단계;상기 도전성 에미터 영역 아래의 상기 베이스 영역 내에 제1도전형을 가진 에미터 콘택트 영역을 형성하는 단계;상기 베이스 영역과 전기적으로 접촉되어 배치되고, 상기 도전성 에미터 영역과 이격되어 있는 제1 도전성 콘택트부를 형성하는 단계;상기 콜렉터 싱크 영역과 전기적으로 접촉되어 배치되고, 상기 도전성 에미터 영역과 이격되어 있는 제2 도전성 콘택트부를 형성하는 단계; 및상기 제2 도전성 콘택트부와 상기 도전성 에미터 영역 사이에 상기 단일 기판 액티브 영역의 표면상에 펼쳐지도록 형성되는 산화물 스페이서 영역을 형성하는 단계 구비하고;상기 도전성 에미터 영역, 상기 제1 도전성 콘택트부 및 상기 제2 도전성 콘택트부가 동일한 수평면 상에 놓여 있는 것을 특징으로 하는 반도체 기판 구조물 내에 바이폴러 트랜지스터를 제조하는 방법.
- 실리콘 기판 내에 형성되는 N+ 매립층; 상기 N+ 매립층 상에 형성되는 N- 에피택셜층; 및 상기 에피택셜층 내에 형성되고, 단일 N- 기판 액티브 디바이스 영역을 둘러싸는 상기 단일 산화물 격리 영역을 포함하는 반도체 기판 구조물 내에 머어지드 단일 폴리실리콘 바이폴러 트랜지스터를 제조하는 방법에 있어서,N 형 도펀트를 상기 N- 기판 액티브 디바이스 영역의 제1 부분 내부로 도입하여 N+ 싱크 영역을 형성하는 단계;P 형 도펀트를 상기 N- 기판 액티브 디바이스 영역의 제2 부분 내부로 도입하여, 상기 N+ 싱크 영역으로부터 이격되어 있는 상기 P- 베이스 영역을 형성하는 상기 단계;상기 P- 베이스 영역의 표면상에 N+ 폴리실리콘 에미터 영역을 형성하는 단계;N 형 도펀트를 상기 N+ 폴리실리콘 에미터 영역으로부터 아래의 상기 P- 베이스 영역으로 확산시켜, N 형 에미터 콘택트 영역을 형성하는 단계;상기 P- 베이스 영역과 전기적으로 접촉되어 배치되고, 상기 N+ 폴리실리콘 에미터 영역과 이격되어 있는 제1 폴리실리콘 콘택트 영역을 형성하는 단계;상기 N+ 싱크 영역과 전기적으로 접촉되어 배치되고, 상기 N+ 폴리실리콘 에미터 영역과 이격되어 있는 제2 폴리실리콘 콘택트 영역을 형성하는 단계; 및상기 제2 폴리실리콘 콘택트 영역과 상기 N+ 폴리실리콘 에미터 영역 사이에 상기 단일 기판 액티브 영역의 표면상에 펼쳐지도록 형성되는 실리콘 이산화물 스페이서 영역을 형성하는 단계를 구비하고;N+ 폴리실리콘 에미터 영역, 제1 폴리실리콘 콘택트 영역 및 제2 폴리실리콘 콘택트 영역이 동일한 수평면 상에 놓여 있는 것을 특징으로 하는 반도체 기판 구조물 내에 머어지드 단일 폴리실리콘 바이폴러 트랜지스터를 제조하는 방법.
- 반도체 기판 내에 형성되고, 제1도전형을 갖는 매립층;상기 매립층 상에 형성되고, 제1도전형을 갖고, 바이폴러 트랜지스터의 콜렉터 영역을 구비하는 에피택셜층;상기 에피택셜층 내에 형성되고, 제1도전형을 갖고, 단일 기판 액티브 영역을 둘러싸는 단일 절연 격리 영역;상기 단일 기판 액티브 영역의 제1부분 내에 형성되고, 제1도전형을 갖는 콜렉터 싱크 영역;상기 단일 기판 액티브 영역의 제2부분 내에 형성되고, 상기 제1도전형에 반대되는 제2도전형을 갖는 베이스 영역;상기 베이스 영역의 표면상에 형성되는 제1도전형을 갖는 도전성 에미터 영역;상기 도전성 에미터 영역 아래의 상기 베이스 영역 내에 형성되고, 제1 도전형을 가진 에미터 콘택트 영역;상기 베이스 영역과 전기적으로 접촉되어 배치되고, 상기 도전성 에미터 영역과 이격되어 있는 제1 도전성 콘택트부;상기 콜렉터 싱크 영역과 전기적으로 접촉되어 배치되고, 상기 도전성 에미터 영역과 이격되어 있는 제2 도전성 콘택트부; 및상기 제2 도전성 콘택트부와 상기 도전성 에미터 영역 사이에 상기 단일 기판 액티브 영역의 표면상에 펼쳐지도록 형성되는 산화물 스페이서 영역을 구비하고;상기 도전성 에미터 영역, 상기 제1 도전성 콘택트부 및 상기 제2 도전성 콘택트부가 동일한 수평면 상에 놓여 있는 것을 특징으로 하는 단일 절연 분리 영역 바이폴러 트랜지스터 구조물.
- 실리콘 기판 내에 형성되는 N+ 매립층;상기 매립층 상에 형성되는 N- 에피택셜층;상기 에피택셜층 내에 형성되고, 상기 격리 영역들 사이에 단일 N- 액티브 디바이스 영역을 둘러싸는 단일 산화물 격리 영역;상기 N- 기판 액티브 디바이스 영역 내에 형성되는 N+ 싱크 영역;상기 N- 기판 액티브 디바이스 영역 내에 형성되고, 상기 N+ 싱크 영역으로부터 이격되어 있는 P- 베이스 영역;상기 P- 베이스 영역의 표면상에 형성되는 N+ 폴리실리콘 에미터 영역;상기 N+ 폴리실리콘 에미터 영역과 상기 P- 베이스 영역 사이의 경계에서 상기 P- 베이스 영역의 표면상에 형성되는 N 형 에미터 콘택트 영역;상기 P- 베이스 영역과 전기적으로 접촉되어 배치되고, 상기 N+ 폴리실리콘 에미터 영역과 이격되어 있는 제1 폴리실리콘 콘택트 영역;상기 N+ 싱크 영역과 전기적으로 접촉되어 배치되고, 상기 N+ 폴리실리콘 에미터 영역과 이격되어 있는 제2 폴리실리콘 콘택트 영역; 및상기 제2 폴리실리콘 콘택트 영역과 상기 N+ 폴리실리콘 에미터 영역 사이에 상기 단일 기판 액티브 영역의 표면상에 펼쳐지도록 형성되는 실리콘 이산화물 스페이서 영역을 구비하고;상기 N+ 폴리실리콘 에미터 영역, 상기 제1 폴리실리콘 콘택트 영역 및 상기 제2 폴리실리콘 콘택트 영역이 동일한 수평면 상에 놓여 있는 것을 특징으로 하는 머어지드 단일 폴리실리콘 바이폴러 NPN 트랜지스터 구조물.
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