KR100388212B1 - 바이폴라접합트랜지스터의제조방법 - Google Patents

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Abstract

본 발명은 SOI웨이퍼에 형성된 바이폴라 접합 트랜지스터의 제조방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 방법은 반도체 기판에 형성된 SOI막위에 질화막 패턴을 형성하여 열산화시키므로써 필드 산화막을 형성하는 단계; 전면에 N형의 불순물을 임계농도 이상으로 이온주입하는 단계; 필드 산화막을 포함한 SOI막 위에 산화막을 소정 두께로 증착한 다음, 필드 산화막 상부를 포함한 소정영역만을 남기고 산화막을 제거하는 단계; 노출된 SOI막에 P형 불순물 이온을 현재의 N+상태의 SOI막을 P-상태로 변환시킬 정도의 농도로 이온주입하는 단계; 전면에 P+로 도핑된 폴리실리콘을 소정 두께만큼 형성하는 단계; 상기 산화막의 측벽 부분에만 남기고 폴리실리콘을 제거하는 단계; 노출된 SOI막의 P-영역을 N+영역으로 전환하기 위한 N형의 불순물 이온을 이온주입 및 어닐링 처리하는 단계를 포함하는 것을 특징으로 한다.

Description

바이폴라 접합 트랜지스터의 제조방법
본 발명은 바이폴라 트랜지스터에 관한 것으로서, 특히 SOI막에 형성된 필드 산화막을 이용한 바이폴라 접합 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 바이폴라 접합 트랜지스터는 두 개의 pn 접합을 매우 근접하여 지니고 있는 전자 소자를 말하는 것이다. 이러한 소자는 이미터, 베이스 및 컬렉터로 이루어진 세개의 소자 영역을 갖는다. 특히 바이폴라 접합 트랜지스터와 CMOS가공존하는 BiCMOS에서 사용되는 이러한 바이폴라 접합 트랜지스터는 고집적화되면서 고속, 저전력 등의 장점이 있어 SOI 웨이퍼상에서 제조하는 추세가 급증하고 있다.
바이폴라 IC에는 npn형과 pnp형이 공존하는 상보형이나 I2L 구조, 금속 산화물 반도체 구조와의 공존등이 있고, 또 아이솔레이션 방식에도 다결정 실리콘을 매립한 방식이나 트랜지스터 활성 영역의 모든 것을 절연물로 분리한 방법 등이 있다.
이러한 바이폴라(Bipolar) 트랜지스터에서 고집적화는 수직 프로파일과 측면치수를 줄여 주므로써 가능하다. 이 때의 베이스 폭은 1000 Å이하로 하면서 장치의 차단 주파수(Cut Off Frequency)와 스위칭 속도를 빠르게 하여야 한다.
특히, BiCMOS에서 CMOS와 함께 제조되는 BJT의 제조방법은 이미터, 베이스, 컬렉터의 접촉저항(면저항)이 크고 박막 베이스 폭의 조절이 어려우며, 그 공정이 매우 복잡(특히, 감광막 스텝이 많음)하여 제조원가의 상승, 제조공기의 증가 등의 문제점이 있으며, 박막 베이스의 폭 조절이 어려워 높은 차단(cut-off) 주파수를 구비한 바이폴라 접합 트랜지스터의 제조가 어려운 문제점이 존재한다.
따라서, 본 발명의 목적은 SOI 구조를 이용하여 BiCMOS의 바이폴라 접합 트랜지스터를 제조하므로써, 그 제조공정을 간소화하고, 높은 차단 주파수를 얻을 수 있는 바이폴라 접합 트랜지스터 제조 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 SOI 구조와 필드 산화막을 이용하여 높은 차단주파수를 얻을 수 있는 바이폴라 접합 트랜지스터의 구조를 제공하기 위한 것이다.
상기한 첫 번째 목적을 달성하기 위한 본 발명의 바이폴라 접합 트랜지스터의 제조방법은 반도체 기판에 산소 이온을 주입하여 매몰 산화층을 형성하는 단계; 매몰 산화층으로 형성된 SOI 막위에 질화막 패턴을 형성하여 열산화시키므로써 필드 산화막을 형성하는 단계; 전면에 N형의 불순물을 임계농도 이상으로 이온주입하는 단계; 상기 필드 산화막을 포함한 SOI막 위에 산화막을 소정 두께로 증착한 다음, 필드 산화막 상부를 포함한 소정 영역만을 남기고 산화막을 제거하는 단계; 노출된 SOI막에 P형 불순물 이온을 현재의 N+상태의 SOI막을 P-상태로 변환시킬 정도의 농도로 이온주입하는 단계; 전면에 P+로 도핑된 폴리실리콘을 소정 두께만큼 형성하는 단계; 상기 산화막의 측벽 부분에만 남기고 폴리실리콘을 제거하는 단계; 노출된 SOI막의 P-영역을 N+영역으로 전환하기 위한 N형의 불순물 이온을 이온주입 및 어닐링 처리하는 단계를 포함하는 것을 특징으로 한다.
상기한 두 번째 목적을 달성하기 위한 본 발명의 바이폴라 접합 트랜지스터의 구조는 반도체 기판위의 SOI층에 N+의 이미터, P-의 베이스, N+의 컬렉터가 구비되고, P-베이스의 상부에는 P-베이스와 접합을 형성하는 P+ 베이스 폴리실리콘이 위치하는 것을 특징으로 한다.
이하, 첨부한 도면을 실시하여 본 발명의 바람직한 실시예를 설명한다.
첨부한 도면은 본 발명의 고집적 바이폴라 트랜지스터의 제조과정을 설명하기 위한 공정흐름도이다.
본 발명에서는 바이폴라 접합 트랜지스터의 형성을 위하여 SIMOX(Seperation by IMplanted Oxygen)기판을 사용하였는데, 이는 반도체 기판(1)에 산소 이온을 소정 깊이로 주입하고 소정시간 동안 열처리하여, 매몰 산화층(2)을 형성하므로써 준비된다. 상기 매몰산화층(2)의 형성으로 만들어진 표면의 SOI(Silicon On Glass)막(3) 내에는 이미터와 베이스 및 컬렉터 영역이 형성된다. 상기 컬렉터 영역은 필드 산화막과 그 주변을 포함하는 산화막 하부에 형성되고, 베이스는 상기 산화막의 측벽에 형성된 P+의 폴리실리콘과 상기 측벽 폴리실리콘 하부의 SOI막 내에 형성된 P-확산층이 서로 접합을 이루는 구조를 가진다. 이러한 SIMOX기판에서의 바이폴라 접합 트랜지스터의 제조방법을 첨부한 도면을 참조하여 설명한다.
(가)에 도시한 것과 같은 SOI막(3)에 N형 불순물을 임계농도 이상으로 주입 및 어닐링 처리하여 N+의 SOI막을 형성한다. 상기 SOI막(3)위에 질화막(미도시)을 소정 두께로 증착하고, 패턴을 형성하여 소정 부분을 노출시킨 다음, 노출된 SOI막을 열산화시키므로써, (나)와 같이, SOI영역에 필드 산화막(4)을 형성한다.
전면에 산화막(5)을 저압 화학 기상 증착법(LPCVD)에 의하여 1,000 내지 5,000Å의 두께만큼 증착하고, 필드 산화막(4)과 그 주변의 소정 영역을 포함하는 부분위에만 상기 산화막(5)을 남기기 위한 감광막 마스크를 형성하여 노출된 산화막(5)을 식각하므로써 (다)와 같은 산화막 패턴을 형성한다.
이 후, P형의 불순물을 전면에 주입하게 되는데, 이 때의 주입농도는 노출된 SOI막의 N+상태를 P-상태로 변환해 줄 수 있는 정도의 양을 주입한다.
다음으로, 상기 산화막 패턴을 포함한 전면에 P+도핑된 폴리실리콘막을 소정 두께만큼 형성한 다음, 상기 P+의 폴리실리콘을 산화막 패턴(5)의 표면이 노출될 때까지 블랭킷(Blanket) 식각하여 산화막 패턴(5)의 측벽에 측벽 폴리실리콘(6)을 형성한다.
다음으로, 산화막 패턴(5) 및 측벽 폴리실리콘(6) 위에 감광막 마스크 패턴(미도시)을 형성하여 노출된 SOI막에 N형의 불순물 이온을 소정 농도로 이온 주입한다. 이 때의 주입농도는 P-상태의 노출된 SOI막을 N+상태로 만들어 줄 수 있는 정도이다. 이 후, 어닐링 처리하여 주입된 이온을 확산 시켜서 이미터와 베이스 영역을 형성한다.
이상과 같은 공정을 통하여 SOI막(3)에서 N+상태의 확산층인 이미터(3A)가, 측벽 폴리실리콘에는 P+층이 그 하부에는 P-의 확산층이 접합을 이루는 베이스(3B)가, 산화막의 가장자리 하부에는 N+의 확산층인 컬렉터(3C)가 각각 형성된 NPN 형의 바이폴라 접합 트랜지스터가 형성되었다. 아울러, 상기 공정에서 이온주입 불순물의 형을 달리하여 상기와 같은 공정순서로 진행하므로써 PNP형의 바이폴라 접합 트랜지스터를 형성시키는 것도 가능하다.
이상에서 설명한 바와 같이, 본 발명의 바이폴라 접합 트랜지스터의 제조방법은 SOI형 구조를 채용하여 간단한 공정을 통하여 베이스 폭의 조절을 가능하게 하므로써, 높은 차단 주파수를 갖는 바이폴라 접합 트랜지스터의 형성이 가능해지며, 아울러, 공정의 간소화로 제조원가 및 제조공기를 단축하는 효과를 제공한다.
여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
첨부한 도면은 본 발명의 실시예에 따른 바이폴라 트랜지스터의 제조과정을 설명하기 위한 공정흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 매몰 산화막
3 : SOI(Silicon On Insulator)막 3A : 이미터
3B : 베이스 3C : 컬렉터
4 : 필드 산화막 5 : 산화막
6 : 측벽 폴리실리콘

Claims (4)

  1. 반도체 기판에 산소이온을 주입하여 매몰 산화층을 형성함과 동시에 상기 기판 표면에 SOI막을 형성하는 단계와;
    상기 SOI막에 N형의 불순물을 임계농도 이상으로 이온주입하여 N+ SOI막을 형성하는 단계와;
    상기 N+ SOI막이 선택적으로 노출되도록 질화막 패턴을 형성하는 단계와;
    상기 질화막 패턴을 마스크로 하여 상기 노출된 N+ SOI막을 열산화시켜 필드산화막을 형성하는 단계와,
    상기 필드 산화막을 포함한 N+ SOI막상에 선택적으로 산화막을 형성하는 단계와;
    상기 산화막을 마스크로 하여 노출된 N+ SOI막에 P형 불순물을 이온주입하여 상기 N+상태의 SOI막을 P-상태로 변환시키는 단계와;
    상기 산화막 측벽에 P+로 도핑된 폴리실리콘 측벽을 형성하는 단계와;
    상기 폴리실리콘 측벽을 마스크로 하여 P- SOI막에 N형 불순물을 이온주입한 후, 어닐링 처리하여 상기 P-상태의 SOI막을 N+상태로 전환하는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 SOI막 위에 형성되는 산화막의 두께는 1,000∼5,000Å범위인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조방법.
  3. 제 2 항에 있어서, 상기 산화막은 저압 화학기상증착법으로 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 폴리실리콘의 측벽의 폭은 0.1 내지 0.7㎛ 범위인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조방법.
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