KR0128339B1 - Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법 - Google Patents
Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법Info
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Abstract
내용없음.
Description
제1도 내지 제13도는 본 발명에 따른 각종의 제조 단계를 도시한 본도체 웨이퍼의 단면도.
제14도는 제13도에 도시한 네스트(nested)형 에미터 바이폴라 소자의 상명도 또는 레이아웃.
제15도는 월로 된(walled) 에미터 구조를 사용하는 바이폴라 소자의 단면도.
제16도는 제15도의 월로 된 에미터 바이폴라 트랜지스터의 상면도.
제17도는 본 발명의 원리 및 개념에 따라 구성된 쇼키트-클램프형 바이폴라 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12,26,80 : 산화 실리콘층
14,28 : 질화 실리콘층 16,68,86,95 : 포토레지스트 재료층
18,32,34,58,88,96 : 개구부 20,52,64,98 : 이온주입
22 : N-웰 영역 24 : N-웰 산화물
30,48,56,92 : 포토레지스트 36,38 : p형 채널 정지 마스크층 영역
40,42,120 : 필드 산화물층 44 : 게이트 산화물층
46,62,70 : 폴리실리콘층 50 : 마스크형 개구부
52 : 붕소 주입층 54 : 베이스 영역
60 : 윈도우 68,126 : 폴리에미터층
76,78 : 측벽 82,84 : 측벽 산화물
90 : N+콜렉터 영역 100 : P+외인성 베이스 영역
102 : 티타늄층 104 : 반도체 에미터 영역
106,108,110 : 규화 티타늄층 112 : 분리층
114 : 콜렉터 도체 116 : 베이스 도체
118 : 외부 연장 패드 122 : 전기 접촉부
124 : 월형 에미터 바이폴라 트랜지스터 144 : 외부 에미터 접촉부
148 : 도전성 규화물층.
본 발명은 총체적으로 실리콘 반도체 처리 공정에 관한 것으로, 특히 CMOS제조 기술을 이용하는 바이폴라 트랜지스터 구조의 제조에 관한 것이다.
바이폴라 트랜지스터 및 MOSFET 트랜지스터는 다른 반도체 보다 뚜렷한 장점을 각각 갖고 있는 서로 다른 두 가지 종류의 반도체 소자를 나타낸다. 이와 같은 종류의 반도체의 동작 및 구조는 종래에 있어 상이하므로, 각각의 장점을 개발하기 위하여 상이한 개발 경로를 거쳐 왔다. 예를 들어, 바이폴라 트랜지스터는 고전력, 고속, 디지탈 및 아날로그 응용에 사용하기에 매우 적합하다. 한편, CMOS 소자를 형성하는 PMOS 및 NMOS 트랜지스터를 포함하는 MOSFET 트랜지스터 소자는 저전력 및 고 팩킹(packing) 밀도 응용시에 매우 적합하다.
바이폴라 트랜지스터의 전기적 동작은 소수 및 다수 캐리어 모두를 포함하고, 종래 다수 캐리어를 포함하는 전류 흐름에 의존하는 CMOS 트랜지스터 회로와는 상이한 방법으로 제조되어 왔다. 부수적으로, 바이폴라 트랜지스터의 동작 특성이 반도체 영역의 수직 방향의 기하학적 형태뿐만 아니라 수평 방향의 기하학적 형태에 따라 변하기 때문에, 그 제조 공정은 종래 횡방향의 표면 동작 소자인 CMOS 트랜지스터의 그 결과는 상이한 경로를 취해 왔다.
반도체 회로의 대규모(large scale) 집적을 추구하는 현재의 추세에 따라, 바이폴라 회로와 MOSFET 회로를 동일 칩 내에 집적하는 것이 유리하게 되었다. 이 방법에서, 다수의 MOSFET 회로가 작은 웨이퍼 면적 내에 배열되고 전기적 기능을 수행하도록 이용될 수 있는 한편, 바이폴라 트랜지스터의 전류 구동 능력은 이러한 MOSFET 회로의 구동기로서 사용될 수 있다. MOSFET와 바이폴라 소자 모두의 장점이 종합적으로 개량된 성능을 제공하기 위해 단일 집적 회로칩 내에 결합될 수 있는 다른 많은 응용이 존재한다.
바이폴라 회로와 MOSFET 회로의 초기 집적은 MOSFET 소자를 형성하기 위한 종래의 공정 단계뿐만 아니라 바이폴라 소자를 형성하기 위한 종래의 단계를 포함하였다. 극히 소수의 공정 단계가 각각의 이러한 소자 형태의 제조 공정들 사이에서 공유되어 전체 공정은 복합하고, 길며, 경비가 많이 들고 생산 수율이 낮아졌었다. 바이폴라 및 CMOS 소자를 집적시키는 것이 점차 중요해짐에 따라, 처리 공정 단계의 전체 수가 최소로 되고 각각의 형태의 소자의 고유의 성능 또는 장점을 손상시키지 않고서 그 기술이 대응하게 되도록 2가지 형태의 소자의 각종 구조가 동시에 제조될 수 있게 하는 방법을 개발하기 위해 많은 시도를 하였다.
상술한 설명으로부터, MOSFET 소자의 공정 단계들과 상당히 호환하여 제조될 수 있는 개량된 트랜지스터 소자의 필요성이 존재한다는 것을 알 수 있다. 웨이퍼 면적보다 적게 점유하고 성능을 개량시킨 트랜지스터를 제조하기 위한 바이폴라 소자, 및 이의 제조 방법의 필요성이 존재한다.
본 발명에 따르면, 기술한 바이폴라 소자 구조 및 이의 제조 방법은 대응하는 종래 기술의 소자 및 공정 기술에 관련된 단점 및 결함을 감소시키거나 제거시킨다. 본 발명에 따르면, 다수의 바이폴라 소자 형태가 MOSFET 소자의 구조와 동시에 제조된다. 바이폴라 및 MOSFET 소자를 형성하는데 본 발명의 공정 단계는 가장 적절할 뿐만 아니라 작은 면적의 바이폴라 트랜지스터의 제조도 가능하게 된다. 본 발명의 양호한 형태에서는, 바이폴라 트랜지스터 N-웰(N-well)은 p-채널 MOSFET 소자를 형성하는데 사용한 반도체 웰의 형성과 유사한 방법으로 p-기판내에 형성된다. N-웰은 종래의 실리콘 처리공정 기술을 사용하여 두꺼운 필드(field) 산화물 또는 트랜치(trench)에 의해 격리된다. 그 다음, 얇은 게이트 산화물의 웨이퍼의 표면상에 성장되어, 바이폴라 및 MOSFET 트랜지스터의 웰 부분을 덮는다. 그 다음에는, 얇은 폴리실리콘층이 얇은 게이트 산화물상에 증착(deposit)된다.
바이폴라 트랜지스터 N-웰이 패턴화되고, P-형 진성 베이스 영역을 형성하도록 주입된다. 개구부는 얇은 폴리실리콘 및 게이트 산화물을 통해 진성 베이스 영역까지 형성된다. 다결정성 실리콘(이후부터 폴리실리콘이라고 함)층이 웨이퍼의 표면상에 증착되고 MOSFET 트랜지스터용 게이트 도체 및 바이폴라 트랜지스터용 폴리에미터 구조를 형성하도록 주입된다. 도핑된 폴리실리콘은 게이트 산화물 개구부를 통해 진성 베이스 영역과 접촉된다. 또한, 게이트 및 폴리에미터 구조는 실리콘 이산화물(이후부터 실리콘 산화물이라고 함) 절연물을 그 위에 증착시키고, 폴리실리콘 에미터 및 게이트 구조상에 산화물 측벽을 형성하기 위해 하향으로 비등방성으로 에칭함으로써 처리된다. 이 폴리실리콘 게이트 구조상의 측벽 산화물은 N-채널 MOSFET 트랜지스터 내에 가볍게 도핑된 드레인 영역의 형성을 용이하게 한다.
바이폴라 트랜지스터 내에서, 폴리에미터 상의 측벽 산화물은 반도체 에미터 영역으로부터 콜렉터 영역 및 외인성(extrinsic) 베이스 영역의 간격을 용이하게 한다.
웨이퍼는 바이폴라 트랜지스터 영역 내에 N+콜렉터 영역, 및 NMOS 트랜지스터 영역 내에는 소오스 및 드레인 영역을 형성하기 위해 마스크되고, 패턴화되며 주입된다. 이와 유사한 방법으로, 웨이퍼는 바이폴라 트랜지스터 내에 외인성 반도체 베이스 영역과, PMOS 트랜지스터 내에 대응하는 소오스 및 드레인 영역을 한정하기 위해 주입된 P+영역을 형성하도록 처리된다. MOSFET 소자의 소오스 및 드레인 영역은 대응하는 게이트 도체에 자기 정렬(self aligned)되고, 바이폴라 소자의 콜렉터 및 외인성 베이스는 폴리에미터에 자기 정렬된다.
MOSFET 제조 기술에 따르면, 소오스, 드레인 및 게이트 도체 구조는 바이폴라 트랜지스터의 외인성 베이스, 콜렉터 및 폴리에미터 구조와 함께 실리사이드화(silicided) 된다. 웨이퍼 처리 공정 중에, 이 웨이퍼의 온도는 폴리에미터 내의 N-형 불순물을 게이트 산화물 개구부를 통해서 베이스 영역 내로 이동시키기에 충분히 상승된다. 이에 의하여, 매입형 에미터가 형성된다. 각종 트랜지스터 구조를 함께 접속시키고 주변 분위기로부터 완성된 웨이퍼를 보호하기 위해 후속적인 절연화, 금속화 및 패시베이션(passivation) 공정이 행해진다.
본 발명의 다른 실시예에서는, 또 MOSFET 소자 제조와 호환성하는 처리 공정 단계를 사용하여 네스트된(nested) 구조보다는 월 에미터 구조가 구성될 수 있다. 이 월형 에미터 구조에 의하여 매우 조밀한 소자가 구성될 수 있다.
본 발명의 또 다른 실시예에서는, 바이폴라 트랜지스터의 N-웰 영역의 일부는 외인성 베이스의 일부와 인접하여 반도체 본체(body)의 면(face)에 형성된다. 연속하는 N 및 P 반도체 영역 상에는 티타늄 실리사이드가 형성되어, 쇼키트 장벽 다이오드를 형성하게 된다. 이 쇼키트 다이오드는 바이폴라 트랜지스터의 베이스 및 콜렉터 접합부 양단에 나란히 구성되어, 쇼키트-클램프형 트랜지스터가 형성된다.
이하 첨부 도면을 참조하여 본 발명의 특징 및 장점에 대하여 상헤히 설명하겠다. 도면에서, 동일한 부분 및 영역에는 동일한 참조 번호를 붙였다.
본 명세서에 기술한 바와 같이, 본 발명은 예시적인 NPN 바이폴라 트랜지스터의 제조 방법으로서 기술되어 있다. 그 세부 사항을 도면에 도시하지 않은 CMOS 트랜지스터를 제조하기 위한 대응하는 종래의 단계가 참조될 것이다.
도면, 특히 제1도를 참조하면, 본 발명에 따른 바이폴라 트랜지스터의 제조 방법은 바이폴라 및 CMOS 트랜지스터 모두를 제조하기에 적합한 전기적 특성을 갖고 있는 반도체 기판(10)을 선택함으로써 개시된다. P-형 도전성, 100 결정 배향 및 약 10Ω-cm의 도전성의 실리콘 기판 재료가 바람직하다. 국부적인 얇은 열(termal) 실리콘 산화물(12)이 기판(10)의 표면상에 성장된다. 얇은 질화 실리콘층(14)이 저압 화학 증착(LPCVD) 공정 등에 의해서 웨이퍼 상에 증착된다. 질화 실리콘(14)을 덮고 있는 것은 웨이퍼의 표면상에서 스핀(spun)되고 N-웰을 배치하기 위한 개구부(18)을 한정하도록 패턴화되는 포토레지스트 재료층(16)이 덮혀 있다. 이와 유사한 개구부는 PMOS 트랜지스터에 관련된 N-웰을 형성하기 위해 포토레지스트(16) 내에 한정된다. 질화 실리콘층(14) 및 산화 실리콘층(12)의 일부는 마스크 개구부(18)에 의해 한정된 영역 내에서 종래의 에칭 공정에 의해 제거된다.
다음에는, 기판(10)의 마스크 개구부 내에 N-웰(22)를 형성하기 위하여 N-형 불순물을 사용하여 이온 주입(20)이 행해진다. 상기 주입은 얕은 N-형(22)를 형성하기에 충분한 에너지 레벨로 행해진다. 투여량이 약 5E12 원자/cmΩ2인 N-형 불순물 주입제로서 인(phosphorous)이 사용될 수 있다. 그 밖의 다른 N-형 불순물 및 분량이 만족스런 결과로 사용될 수 있다.
제2도에 도시한 바와 같이, 웨이퍼는 얇은 산화 실리콘층(24)이 N-웰 영역(22)상에 성장되는 실리콘 산화 분위기에서 산화된다. 포토레지스트 마스크(16)는 제거된 것으로 도시되어 있고, N-웰(22)는 N-웰 산화물(24)를 성장시키는데 사용된 온도로 인해 하향 확산되었다. 그 다음에는, 얇은 산화 및 실리콘 질화층(12 및 14)이 제거된다.
제3도에 도시한 바와 같이, 새로운 산화 실리콘층(26)이 기판(10)의 표면상에 성장되어, 버퍼(buffer) 산화물을 구성한다. 증착된 질화 실리콘층(28)을 구성하는 산화 마스크가 산화물층(26)상에 형성된다. 포토레지스트 재료층(30)이 웨이퍼의 표면상에 확산되고, N-웰(22)를 둘러싸는 개구부(32 및 34)를 한정하도록 패턴화된다. 질화 실리콘층(28) 및 산화 실리콘층(26)은 종래의 에칭 기술을 사용하여 개구부에 의해 한정된 영역에서 제거된다. 또한, 실리콘 기판(10)의 일부는 마스크 개구(32 및 34)에 의해 한정된 영역 내에 리세스부(recess)를 형성하도록 에칭된다. 이 마스크 개구부(32 및 34)는 두꺼운 필드 산화물이 형성될 영역을 한정하므로, 기판 재료(10)은 이 기판(10)의 표면으로부터 리세스된 두꺼운 필드 산화물을 충분히 형성하기에 바람직한 크기로 하향 에칭된다.
이 웨이퍼에는 P-형 채널 정지 영역(36 및 38)을 형성하기 위해 붕소로 이온 주입된다. 웨이퍼는 기판(10)의 마스크되지 않은 영역 내에 두꺼운 필드 산화물을 성장시키기 위해 고온 스팀(steam) 분위기에 놓인다. 특히, 두꺼운 필드 산화물이 성장될 때까지 개구부(32 및 34) 밑에 배치된 실리콘 기판 재료가 소비된다. 산화 실리콘층(26), 질화 실리콘층(28) 및 포토레지스트 마스크(30)가 제거된 후, 두꺼운 필드 산화물(40 및 42)의 상태가 제4도에 도시되어 있다.
상기 설명은 바이폴라 트랜지스터 및 MOSFET 트랜지스터에 관련하여 사용하기에 적합한 N-웰을 형성하는 한 방법을 기술한 것이다. 선택적으로, 고농도로 도핑된 N-형 매입층이 기판(10)내에 형성될 수 있는데, 이 경우에는 반도체 재료의 N-형 에피택셜층이 이 위에 증착된다. 두꺼운 필드 산화물 영역은 회로들 사이에 측면으로 격리시키기 위해 상술한 방법과 유사한 방법으로 에피택셜층 내에 형성될 수 있다. 또한 NMO 트랜지스터에 관련하여 사용하기 위해 P-웰이 웨이퍼의 다른 영역 내에 형성될 수 있다.
이제, 제5도를 참조하면, 얇은 고품질의 게이트 산화물층(44)이 실리콘 웨이퍼의 표면상에 성장된다. 고품질의 게이트 산화물층은 우선 얇은 회생(sacrificial) 산화물층을 성장시키고, 임의의 질화 실리콘 금착과 함께 그것을 산화시킨 다음, 상기 산화물을 제거함으로써 형성될 수 있다. 이 프리게이트(pregate) 또는 희생 산화물은 원치않는 웨이퍼 영역 내에 형성된 질화 실리콘 증착물의 특성인 쿠이 화이트-리본 효과(Kooi white-ribbon effect)를 제거한다. 어째든, 고품질의 게이트 산화물층(44)는 프리게이트 산화물의 제거 및 질화물이 제거된 후에 실리콘 웨이퍼 상에 성장된다. 이 게이트 산화물층(44)는 MOSFET 트랜지스터의 전송 채널로부터 게이트 도체를 분리시키기에 바람직한 깊이로 형성된다. 게이트 산화물층(44)상에는 폴리실리콘층(46)이 증착된다. 폴리실리콘층(46)은 약 1,000Å 두께로 얇다. 포토레지스트 마스크(48)가 웨이퍼의 표면상에서 스핀되고, N-웰(22) 내에 반도체 진성 베이스 영역을 형성하기 위한 개구부(50)을 한정하도록 패턴화된다. 양호하게도, 마스크된 개구부(50)은 두꺼운 필드 산화물 영역(40 과 42)의 중간에 형성된다. 폴리실리콘층(46)은 주로 오염물이 게이트 산화물층(44)으로 들어가 주입되지 못하게 하기 위한 패시베이션층으로서 작용한다. 그러나, 폴리실리콘(46)은 그것을 통하여 이온 주입을 할 수 있도록 충분히 얇아야 한다.
붕소 주입(52)는 약 1E14 원자/㎠의 분량으로 행해진다. 이 주입(52)는 N-웰(22)의 표면 근처에 불순물을 배치하는 방법으로 행해진다. 상기 투여량은 바이폴라 트랜지스터의 소정의 트랜지스터 이득(hfe) 및 항복 전압을 위해 조정될 수 있다. 고전압 및 아날로그 응용시에 사용된 바이폴라 소자에 인가된 더 높은 전압에 수반되는 대응하는 전계를 감소시키기 위해, 항복 전압이 높을수록 베이스 주입영역(54)이 더 깊어지고 측방향으로 더 넓은 영역을 필요로 한다. 한편, 고성능 및 고속 바이폴라 소자의 경우에, 베이스 영역(54)는 얇아야 되고 불순물 주입의 투여량은 최소이어야 한다.
그 다음, 포토레지스트층(48)가 제거되고, 새로운 층(56)이 웨이퍼 상에 확산되고 반도체 베이스 영역(54) 내에 에미터 영역을 배치하기 위한 개구부(58)을 한정하도록 패턴화된다. 에미터가 베이스 영역(54) 내의 중앙에 있기 때문에, 에미터는 진성 베이스 영역(54)에 관대하여 네스트(nested)되게 된다. 제6도에서 알 수 있는 바와 같이, 게이트 산화물(44) 및 얇은 폴리실리콘층(46)이 에칭되어, 진성 베이스 영역(54)의 면 일부를 노출시킨다. 또한, 진성 베이스 영역(54)의 노출 부분을 한정하는 윈도우(window)(60)은 다웜에 베이스 영역(54) 내에 접합부를 형성하는 유효 에미터 영역을 한정한다. 이 윈도우(60)은 디글레이징(deglazing) 처리되어 진성 베이스 영역(54) 상에 깨끗한 표면이 얻어진다.
제7도를 참조하면, 훨씬 두꺼운 폴리실리콘층(62)이 웨이퍼의 표면상에 증착된다. 폴리실리콘(62)는 제 1 폴리실리콘층(46)과 결합되고 양호하게는 약 4,000Å 두께의 균질 폴리실리콘층을 형성한다. 제7도에서 알 수 있는 바와 같이, 이 폴리실리콘층(62)는 윈도우(60)에서 하부의 반도체 진성 베이스 영역(54)와 접촉하게 된다. 이 합성 폴리실리콘층(62)는 비소 또는 인과 같은 N-형 불순물로, 그리고 고농도로 도핑된 구조를 얻기 위한 투여량으로 주입된다(64).
본 발명의 바이폴라 트랜지스터가 대응하는 MOSFET 소자의 동시 제조에 관련되지 않고서 구성되는 경우에는, 2개의 폴리실리콘층(46 및 62)를 개별적으로 증착시킬 필요가 없고, 도리어 단일의 두꺼운 층이 제7도에 도시한 단계에서 증착될 수 있다. 다시 말하면, MOSFET 게이트 구조의 필요성이 없으면, 게이트 산화물의 무결도(無缺度)(integrity)는 중요한 것이 아니며 따라서, 제 1 의 얇은 폴리실리콘층(46)의 패시베이션 기능이 필요없게 된다.
이제, 제8도를 참조하면, 포토레지스트 재료층(70)은 웨이퍼 상에 확산되어 폴리에미터층(68)을 한정하도록 패턴화된다. 포토레지스트 재료층(70)는 점선(72 및 74)의 외측에 놓여 있는 영역에서 제거된다. PMOS 및 NMOS 소자의 게이트 구조의 주변은 이와 유사하게 한정된다. 또한, 폴리실리콘층(62)는 종래의 에칭 공정에 의해 점선(72 및 74)의 외측에 놓여 있는 영역에서 제거된다. 그러므로, 폴리에미터층(68) 및 MOSFET 트랜지스터 게이트 구조(도시하지 않음)가 한정된다.
제9도는 P-형 베이스 영역(54)에 관련하여 배치된 폴리에미터층(68)을 도시한 것이다. 중요하게도, 폴리에미터층(68)은 게이트 산화물층(44) 내에 형성된 윈도우 영역(60)에서 진성 베이스 영역(54)와 접촉한다. 마찬가지로 중요하게 베이스 영역(54)의 주변은 폴리에미터층(68)의 측벽(76 및 78)을 넘어 외부로 연장한다. 이것은 후속적으로 형성된 외인성 베이스 영역 및 콜렉터 영역이 진성 베이스 영역(54)과 연속하여 형성되고, 폴리에미터층(68)에 대해 자기 정렬되도록 하는데 중요하다. 이 목적을 위하여, P-형 진성 베이스 영역(54)은 도시한 것 보다 측방향으로 더욱 멀리 N-웰(22)의 전체 표면을 가로 질러서까지 연장될 수 있다.
폴리에미터층(68)이 MOSFET 트랜지스터 게이트 도체와 함께 한정된 후에, 두꺼운 산화 실리콘층(80)이 웨이퍼의 표면상에 증착된다. 이 산화물층(80)은 제9도에서 알 수 있는 바와 같이 동일 현상의 산화 실리콘층을 형성하기 위해 LPCVD 기술을 사용하여 증착될 수 있다. 증착된 산화 실리콘층(80)은 반응성 이온 에칭 공정과 같은 것으로 하향 방향으로 비등방성으로 에칭된다. 이 에칭 공정은 산화실리콘층이 이러한 산화물층(80)의 두께와 거의 동일한 깊이로 하향 방향으로 제거될 때까지 계속 진행될 수 있다. 산화 실리콘층(80)의 비등방성 제거로 인해, 남아있는 모든 산화 실리콘은 파선으로 도시하고 참조 번호(82 및 84)로 표시한 것으로 된다. 이 에칭 공정의 비등방성 특성은 폴리에미터층(68)의 측벽상의 모든 산화 실리콘을 제거하는데 유효하지 못한데, 그 이유는 이 산화 실리콘이 수직으로 측정될 때 폴리에미터층(68) 또는 필드 산화물 영역(40 및 42) 위에 놓이는 것과 같은 다른 영역에서 보다 이 영역에서 상당히 더 두껍기 때문이다.
비등방성 에칭도안 회생층으로서 작용하고 후속 이온 주입 중에 이온의 통과를 방지하기 위한 차단층으로써 작용하도록 폴리에미터층(68)상에 선택적인 질화 실리콘층(도시하지 않음)이 증착될 수 있다. 이 선택적 질화물층은 폴리실리콘층(62)상에 증착되고 포토레지스트층(70)의 증착전에 패턴화된다.
또한, 예시적인 바이폴라 트랜지스터의 제조 중에 형성된 MOSFET 트랜지스터의 폴리실리콘 게이트 도체는 또한 측벽상에 절연성 산화 실리콘을 유사하게 축적하는 것을 포함한다. 상술한 바와 같이, NMOS 트랜지스터 게이트 도체 상의 측벽 산화물은 작은 영역의 NMOS 소자의 동작에 중요한 저농도로 도핑된 드레인 영역의 제조를 용이하게 한다.
제10도는 측벽 산화물(82 및 84)로 주위에 경계가 져 있는 폴리에미터층(68)을 도시한 것이다. 또한, 웨이퍼는 N-웰(22) 내의 콜렉터 영역 위치를 한정하는 개구(88)을 형성하도록 패턴화된 포토레지스트층(86)과 함께 도시되어 있다. 콜렉터 영역 위에 놓이는 얇은 산화물층(44)는 주입이전에 선택적으로 얇게 되거나 제거될 수 있다. 이온 주입(89)는 N-웰(22) 내에 N+콜렉터 영역(90)을 형성하기 위해 인 또는 비소를 사용하여 웨이퍼 상에서 행해진다. 이 N+콜렉터 영역(90)의 일부가 된다. 선택적으로, 정밀한 패턴 정렬에 의하여, 진성 베이스 영역은 콜렉터 영역 내로 연장하기 전에 종료된다. 이것으로 기생 캐패시턴스가 낮아지고, 항복 전압 용량이 증가된다.
제10도에서 알 수 있는 바와 같이, 콜렉터 영역(90)은 폴리에미터 측벽 산화물층(84)에 대해 자기 정렬되어, 진성 베이스 영역(54)과 연속한다. 또한, 포토레지스트층(86)의 마스크 정렬은 개구부(88)의 주변의 연부가 일반적으로 두꺼운 필드 산화물층(42) 및 폴리에미터층(68)상에 배치되어야 한다는 것을 제외하고는 중요한 것은 아니다. 폴리에미터층(68)을 덮는 연부의 위치를 정하기 위한 포토레지스트층(86)의 패터닝에 따라서, N-형 주입 불순물이 폴리에미터층(68)에 들어갈 수 있다. 이것은 이 N-형 주입 불순물과 폴리에미터층(68)의 주입 불순물이 동일하므로 불합리하다 N+콜렉터 영역(90)이 형성되는 것과 동시에, 대응 소오스 및 드레인 영역이 NMO 트랜지스터 내에 형성될 수 있다.
제11도를 참조하면, 포토레지스트 마스크층(86)이 제거되고, 부수적인 포토레지스트 재료층(92)이 웨이퍼의 표면상에 확산된다. 포토레지스트층(92)는 N-웰(22) 내에 외인성 베이스 영역의 위치를 정하기 위한 개구부(96)을 한정하도록 패턴화된다. 외인성 베이스 영역을 형성하는데 있어 포토레지스트 마스크층(92)의 정렬은 콜렉터 영역을 형성하는데 사용된 마스크보다 약간 더 중요하다. 이온 주입(98)은 일부 P+이온을 N+폴리에미터층(68) 내로 이동시킬 수 있다. 그러나 네스트형의 폴리에미터 내에서는, 산화물층(44)의 일부가 진성 베이스 영역(54)로 부터 폴리실리콘 에미터를 분리시키므로, p형 불순물은 폴리에미터층(68)의 중요하지 않은 장소로 이동된다. 상기에 언급한 선택적인 질화물층은 P-형 주입층(89)이 N-형 폴리에미터층(68)에 영향을 미치는 것을 방지한다.
외인성 베이스 영역은 주로 진성 베이스 영역(54)에 전기적 접속부를 형성하도록 제공된다. 바이폴라트랜지스터의 활성 트랜지스터 동작은 진성 베이스 영역(54) 내에서 발생하는데, 이러한 반도체 영역은 콜렉터[90, 및 N-웰(22)]와 후속적으로 형성될 에미터 영역 사이에 있다.
붕소와 같은 P-형 불순물이 웨이퍼의 개구된 영역 내로 주입되어(98), 바이폴라 트랜지스터 내에 P+형의 외인성 베이스 영역(100)을 형성하게 된다. 이와 유사한 방법으로, 소오스 및 드레인 개구부가 PMOS 트랜지스터 영역 내의 포토레지스트 마스크층(92) 내에 형성될 수 있고, 바이폴라 트랜지스터와 동시에 주입될 수 있다. 그 다음에는, 포토레지스트(92)이 제거된다.
제11도에서 알 수 있는 바와 같이, 외인성 베이스 영역(100)은 폴리에미터 측벽 산화물층(82)에 대하여 자기 정렬된다. 중요하게, 반도체 영역(90과 100) 모두는 측벽 산화물(82 및 84)를 포함하여 폴리에미터층(68)에 대해 자기 정렬된다. 주지한 폴리에미터 구조에 의하여 산화물 개구부에 중심을 둔 에미터 영역이 외인성 베이스(100) 또는 콜렉터(90) 내로 침식될 우려없이 얇은 게이트 산화물층(44) 내의 에미터 개구부의 위치가 약간 변할 수 있다. 이 산화물 개구부 연부와 콜렉터 영역(90) 사이의 거리는 바이폴라 트랜지스터의 에미터-콜렉터 항복 전압과 이득에 관련된다. 네스트형 및 월형 에미터 구조 모두에서, 측벽 산화물(84)는 이 영역들에 불순물 주입되거나 그렇지 않고 다른 방식으로 형성될 때, 그 에미터 영역과 콜렉터 영역 사이에 최소 거리가 존재하는 것을 보장한다. 물론 에미터 및 콜렉터 영역의 측방향 확산은 이들 사이의 간격에 영향을 미칠 수 있다. 바이폴라 트랜지스터 콜렉터 영역(90) 및 외인성 베이스 영역(100)은 패턴화되고(도시하지 않음), 이 위에 배치된 게이트 산화물층(44)는 제거된다. 이와 유사한 방법으로, MOSFET 트랜지스터의 소오스 및 드레인 영역 상의 게이트 산화물도 제거된다. 그 다음에는, 웨이퍼의 표면이 티타늄층(102)로 덮혀지고 제12도에 도시한 바와 같이 패턴화된다. 바이폴라 트랜지스터만이 형성되는 소정의 상황에서는, 백금층이 사용될 수 있다. 제12도에서, 콜렉터 영역(90) 및 외인성 베이스 영역(100)은 티타늄 금속으로 덮혀진 것으로 도시되어 있다. 폴리에미터층(68)도 티타늄층(102)의 도전성 피막부(coating)로 덮혀진 것으로 도시되어 있다.
종래의 실리콘 처리 공정 기술에 따라, 그 다음에는 웨이퍼가 티타늄으로 이미 덮혀진 영역 상에 티타늄 실리사이드를 형성하도록 열처리된다. 또한 도전성 질화 티타늄층을 형성하기 위해 질소 분위기에서 티타늄을 반응시키는 것이 바람직할 수 있다. 그 다음에는 실리사이드를 형성하기 위해 실리콘과의 반응 후에 존재하는 잉여 티타늄이 제거된다. 티타늄 금속층(102)는 바이폴라 및 MOSFET 트랜지스터의 전기 접촉 표면만이 이러한 금속으로 덮이도록 에칭된다. 또한, 웨이퍼의 상승된 온도는 폴리에미터층(68) 내의 N+불순물을 진성 베이스 영역(54) 내로 하향 확산시키는데 효과적이며, 이로서 바이폴라 트랜지스터 내에 N+에미터 영역(104)를 형성하게 된다. 백금이 티타늄 대신에 사용되는 경우에는, 백금 증착 전에 어닐(anneal) 처리가 실행될 수 있다. 이와 같이, 에미터의 형성은 폴리에미터층(68)과 반도체 에미터 영역(104) 사이에 매입형 에미터 접촉부를 형성한다. 외부의 전기적 접촉은 에미터 영역(104)에 직접 이루어지지 않고, 그보다는 도전성 폴리에미터층(68)을 통해서 이루어진다.
제13도는 티타늄 실리사이드층(106 및 108)이 각각의 외인성 베이스 영역(100) 및 콜렉터 영역(90)을 덮고 있는, 거의 완성된 형태의 웨이퍼를 도시한 것이다. 또한 티타늄 실리사이드층(110)은 양호한 전기적 접촉부를 제공하기 위해 폴리에미터층(68)의 상부를 덮는다. 그 다음에는 절연층(112)의 웨이퍼의 표면상에 증착되고, 콜렉터 영역(90)과 외인성 베이스 영역(100)의 실리사이드 계면(interface)에 개구부를 형성하도록 패턴화된다. 제13도에 도시하지는 않았지만, 오프-사이트(off-site) 위치에서 폴리에미터층(68)에 대해 절연층(112)에도 개구부가 형성된다. 금속층이 웨이퍼 상에 증착되고, 콜렉터 도체(114), 베이스 도체(116) 및 에미터 도체를 형성하도록 패턴화된다.
제14도는 제13도의 웨이퍼 구조의 상면도를 도시한 것이다. 폴리에미터층(68)은 웨이퍼의 필드 산화물 영역(120)상에 형성된 오프-사이트 연장 패드(pad, 118)과 함께 도시되어 있다. 전기적 접촉부(122)는 폴리에미터 연장 패드(118)과 접촉하여 형성된다. 결과적으로, 에미터 접촉부(122)도 폴리에미터층(68)을 통해 매입형 에미터(104)와 전기적 접촉을 하게 된다. 제14도에서 알 수 있는 바와 같이, 에미터(104)는 베이스 영역(54)에 대해 폴리에미터층(68)의 접촉 영역에 의해 한정된 위치에서 베이스 영역(54) 내에 네스트(nested)된다.
상기 설명은 NPN 바이폴라 트랜지스터의 제조 및 최종 구조에 대해 기술한 것이다. 본 분야에 숙련된 기술자들은 PNP 바이폴라 트랜지스터를 제조하기 위해 본 명세서에 기술한 설명을 이용할 수 있다. 각종 반도체 불순물 영역, 아마도 적합한 동작 특성을 가진 PNP 트랜지스터를 달성하기 위해서는 불순물 농도가 바뀔 필요가 있다. 또한, PNP 바이폴라 트랜지스터를 갖고 있는 MOSFET 트랜지스터를 제조할 때, 게이트 도체 도우핑 불순물이 바뀔 필요가 있다.
제15도 및 제16도는 월형 에미터 바이폴라 트랜지스터(124)의 단면도 및 상면도를 각각 도시한 것이다. 이 실시예에 따라 구성된 바이폴라 트랜지스터는 폴리에미터층(68)의 연부 하부에 네스트되어 폴리에미터층(68)의 연부로부터 리세스된 베이스 영역(54)에 에미터 개구부를 갖고 있지 않다. 오히려, 폴리에미터층(126)은 에미터 영역(128)의 대응폭과 거의 동일한 폭을 갖고 있고, 이 영역과 완전한 접촉상태로 있다. N-형 불순물이 폴리에미터층(126)에서 진성 베이스 영역(54)으로 확산될 때, 큰 영역의 에미터(128)가 형성된다. 동일한 자기 정렬 특징이 이미 기술한 것과 비교할 때 트랜지스터(124)의 형성에 관련하여 존재하더라도, 바이폴라 트랜지스터(124)는 보다 작은 웨이퍼 영역을 사용하여 제조될 수 있다. 매입된 에미터(128)가 폴리에미터층(126)에 관련하여 네스트될 필요가 없기 때문에, 적은 웨이퍼 영역을 사용하는 트랜지스터가 형성될 수 있다. 제14도에 도시한 실시예와 같이, 제16도의 트랜지스터(124)는 오프-사이트 에미터 접촉부(144)를 포함한다.
제17도에는, 제13도의 것과 구조와 유사한 바이폴라 트랜지스터 구조가 도시되어 있지만, 쇼키트-클램프형 베이스-콜렉터 접합부를 더 포함한다. 이 목적을 위하여, N-웰(22)의 일부(146)가 외인성 베이스 영역(100)에 인접하여 웨이퍼의 면에 형성된다. 도전성 실리사이드(148)이 N-웰 표면부(146)과 외인성 베이스(148) 모두 위에 놓여, 이들 사이에 금속 장벽 접촉부가 형성된다. 결과적으로, 이 바이폴라 트랜지스터의 베이스-콜렉터 접합부는 그것에 쇼키트 다이오드를 병렬로 형성하므로, 트랜지스터가 도전 상태로 구동될 때 포화 상태로 되는 것이 방지된다.
상기 설명은, 바이폴라 트랜지스터의 제조 단계 및 최종 구조에 대해 기술한 것이다. 본 발명은 바이폴라 트랜지스터 제조의 기술적 장점은 MOSFET 트랜지스터의 형성과 호환성이 있는 단계를 사용하여 구성될 수 있다는 것이다. 그러므로, 본 발명에 수반된 기술적인 장점은 본 발명의 MOSFET 트랜지스터 및 바이폴라 트랜지스터가 웨이퍼 상에 결합식으로 제조될 수 있으므로 바이폴라 및 MOSFET 트랜지스터의 집적을 간단하게 할 수 있다는 것이다.
제공된 본 발명의 다른 기술적인 장점은, MOSFET 제조 기술을 사용함으로써, 자기 정렬된 바이폴라 트랜지스터가 매우 작은 웨이퍼 영역을 사용하여 구성될 수 있다는 것이다. 결과적으로, 바이폴라 트랜지스터의 전기적인 동작은 기생 캐패시턴스가 적은 한 향상되고, 이것의 결과로 생기는 고주파 동작이 확장된다.
본 발명의 또 다른 기술적인 장점은 네스트형 및 월형 폴리에미터 바이폴라 트랜지스터를 구성할 수 있게 한다는 것이다. 제조 단계는 외인성 베이스 및 콜렉터 영역이 폴리에미터의 대향측상에 형성되어 폴리에미터의 연부에 대해 자기 정렬된다는 점에서 단순화된다. 폴리에미터상에 형성된 측벽 산화물은 에미터로부터 대응하는 콜렉터와 외인성 베이스 영역을 간격을 두게 하여 접합부의 펀치스루(punchthrough) 현상이 방지되는 기술적인 장점을 제시한다.
본 발명의 또 다른 기술적인 장점은 쇼키트-클램프형 바이폴라 트랜지스터가 호환성이 있는 MOSFET 트랜지스터를 사용하여 용이하게 제조될 수 있다는 것이다.
본 발명이 양호한 실시예가 특정한 바이폴라 트랜지스터 구조 및 제조 방법을 참조하여 기술되었지만, 첨부된 특허 청구 범위에 의해 한정된 바와 같은 본 발명의 원리 및 범위를 벗어나지 않고서 세부사항에 있어 많은 변화가 가능하다는 것을 알 수 있을 것이다.
Claims (20)
- 반도체 본체(10)의 면에 제 1 도전형의 반도체 웰(22)을 형성하는 단계, 상기 반도체 웰(22)에 제2도전형의 반도체 베이스 영역(54)을 형성하는 단계, 상기 반도체 베이스 영역(54)과 접속하며, 측벽(76,78)을 가지며, 상기 제 1 도전형의 불순물이 더 제공되는 상기 제 1 도전형의 다결정성 실리콘 에미터 구조(68)를 형성하는 단계, 상기 다결정성 실리콘 에미터 구조(68)의 상기 측벽(76,78)상에 절연층(82,84)를 형성하는 단계, 제 1 도전형이며, 상기 에미터 구조(68)을 위해 상기 절연층(84)에 대해 자기 정렬된 반도체 콜렉터 영역(90)을 상기 웰(22)의 제 1 영역에 형성하는 단계, 상기 제 2 도전형이며, 상기 에미터 구조(68)을 위해 상기 절연층(82)에 대해 자기 정렬되며, 상기 반도체 베이스 영역(54)과 연속하며 반도체 외인성 베이스(100)을 상기 웰(22)의 제 2 영역에 형성하는 단계, 및 상기 제 1 도전형의 반도체 에미터 영역(104)을 형성하기 위해 상기 베이스 영역(54) 내에 상기 제 1 도전형의 불순물을 확산시키는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서, 대향 도전형의 바람직하지 못한 불순물이 상기 에미터 구조(68)에 들어가지 못하게 하기 위하여 상기 에미터 구조(68)를 덮는 일시적인 차단 재료층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 에미터 구조(68)와 반도체 베이스 영역(54) 사이에 절연층(44)을 형성하고, 상기 절연층(44)에 개구부를 형성하고, 상기 반도체 베이스 영역(54)과 접촉하는 상기 개구부를 관통하여 상기 에미터 구조(68)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 반도체 본체(10)의 면에 베이스 영역(54) 및 상기 콜렉터 영역(90)을 형성하고, 전기 접촉 표면을 제공하기 위하여 상기 베이스 영역(100), 콜렉터 영역(90) 및 다결정성 실리콘 에미터 구조(68)의 일부를 덮는 도전성 실리사이드(106,108,110)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 4 항에 있어서, 상기 베이스 영역(100)에 인접한 반도체 본체(10)의 면에 상기 반도체 웰(22)의 일부(146)를 형성하고, 상기 반도체 웰(146)과 상기 베이스(100) 모두의 일부를 덮는 금속 커버링부(148)를 형성하는 단계를 더 포함하고, 이로 인해 상기 바이폴라 트랜지스터의 베이스-콜렉터 접합부와 병렬인 장벽 다이오드를 형성하는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 상기 절연층(44)으로 MOSFET 소자 게이트 절연체를 형성하고, 상기 에미터 구조(68)의 재료로 게이트 도체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 에미터 절연층(44)이 형성됨과 동시에 상기 게이트 절연체를 형성하고, 상기 에미터 구조(68)가 형성됨과 동시에 게이트 도체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 대응 측벽 절연층이 상기 게이트 도체 상에 형성됨과 그리고 동시에 이와 동일한 단계에 의해 상기 에미터 구조(68) 상에 측벽 절연(82,84)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 외인성 베이스 영역(100)이 형성될 때 제 1 형태의 MOSFET 소자의 소오스 및 드레인 영역을 형성하고, 상기 콜렉터 영역(90)이 형성될 때 제 2 형태의 MOSFET 소자의 소오스 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 도전형의 반도체 웰(22), 상기 반도체 웰(22) 위에 놓이면, 한 측면이 상기 반도체 웰(22)을 벗어나 측방향으로 연장하는 도전성 다결정성 스트립(62), 상기 다결정성 실리콘 스트립(62) 하부에 놓이는 제 2 도전형의 반도체 진성 베이스 영역(54), 상기 다결정성 실리콘 에미터 스트립(62)과 접촉하고 상기 진성 베이스 영역(54)내에 형성된 반도체 에미터 영역(68), 상기 다결정성 실리콘 에미터 스트립(68)의 대향측면에 형성되고, 상기 진성 베이스 영역(54)과 전기적 접촉 하여 형성되는 외인성 베이스 영역(100) 및 콜렉터 영역(90), 및 상기 다결정 실리콘 에미터 스트립(62)과 상기 베이스 영역(54) 사이의 절연층(44)과 상기 다결정 실리콘 에미터 스트립(68)이 상기 베이스 영역(54)과 접촉하여 형성하게 하는 개구부를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제10항에 있어서, 상기 외인성 베이스 영역(100), 콜렉터 영역(90), 및 상기 반도체 웰(22)을 벗어나 측방향으로 연장하는 상기 다결정성 실리콘 에미터 스트립(68)의 부분과 접촉하여 형성된 각각의 전극(116,114)을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제10항에 있어서, 상기 베이스 영역(54) 내에 형성된 에미터 영역(104)으로 구성되고 상기 다결정성 실리콘 에미터 스트립의 대응 폭보다 짧은 폭을 갖는 네스트형 매입 에미터(a nested buried emitter)(68)를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제10항에 있어서, 상기 베이스 영역(54)과 접촉하는 상기 다결정성 실리콘 에미터 스트립(126)으로 구성된 월형 에미터(a walled emitter)를 포함하고, 상기 에미터(128)는 상기 다결정성 실리콘 에미터 스트립(126)의 대응 폭과 실질적으로 동일한 폭을 갖는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제10항에 있어서, 상기 다결정성 실리콘 에미터 스트립(68) 상에 측벽 절연층(82,84)를 더 포함하고, 상기 외인성 베이스 영역(100) 및 상기 콜렉터 영역(90)이 상기 측벽 절연층(82,84)에 대해 자기 정렬되는 것을 특징으로 하는 바이폴라 트랜지스터.
- 교호 도전성의 영역을 갖고 있는 측방향 바이폴라 트랜지스터에 있어서, 제 1 도전형의 불순물 웰(22), 상기 제 1 도전형의 불순물 웰(22)에 형성된 제 2 도전형의 반도체 베이스 영역(54), 상기 베이스 영역(54) 내에 형성된 상기 제 1 도전형의 반도체 에미터 영역(104), 상기 에미터 영역(104)과 전기적 접촉하는 다결정성 실리콘 도체(68), 상기 다결정성 실리콘 도체(68)의 측벽(76,78) 상에 형성된 실리콘 산화물(82,84), 상기 불순물 웰(22)에 형성되고 상기 측벽 절연층(82,84)과 자기 정렬된 상기 제 1 도 전형의 반도체 콜렉터 영역(90), 및 상기 불순물 웰(22)에 형성되고 상기 측벽 절연층(82)과 자기 정렬된 상기 제 2 도전형의 외인성 베이스 영역(100)을 포함하고, 상기 콜렉터 영역(90)과 상기 외인성 베이스 영역(100)은 상기 다결정성 실리콘 도체(68)의 대향 측면에 형성되는 것을 특징으로 하는 측방향 바이폴라 트랜지스터.
- 제15항에 있어서, 상기 에미터 영역(104)이 다결정성 실리콘 도체(68)와 전기적 접촉되어 형성되 매입형 접촉부(68)를 더 포함하고, 상기 다결정성 실리콘 도체(68)에 외부 전기 접촉을 하기 위해 상기 매입형 접촉부(68)로부터 측방향으로 오프셋된 접촉부(122)를 더 포함하는 것을 특징으로 하는 측방향 바이폴라 트랜지스터.
- 제16항에 있어서, 상기 매입형 접촉부(68)가 상기 매입형 접촉부(68) 위에 놓이는 상기 다결정성 실리콘 도체 부분의 대응 폭보다 작은 폭인 것을 특징으로 하는 측방향 바이폴라 트랜지스터.
- 제16항에 있어서, 상기 다결정성 실리콘 도체(118)가 상기 불순물 웰(22)을 지나서 기다랗게 연장하고, 상기 오프셋 접촉부(122)가 상기 다결정성 실리콘 도체(118)의 단부에 근접하게 배치되는 것을 특징으로 하는 측방향 바이폴라 트랜지스터.
- 바이폴라 트랜지스터 내에 자기 정렬된 반도체 영역을 형성하는 방법에 있어서, 기판(10)의 면내에 반도체 베이스 영역(154)을 형성하는 단계, 에미터 영역(68)을 한정하기 위해 소정 위치에 베이스 영역(54)과 접촉하여 도핑된 다결정성 실리콘층(68)을 형성하는 단계, 상기 다결정성 실리콘층(68)의 주변 연부 밑에 놓이면, 상기 절연층(44)에 개구부를 한정하도록 상기 다결정성 실리콘층(68) 밑에 놓이는 절연층(44)을 형성하고, 상기 베이스 영역(54)과 접촉하여 상기 개구부에 상기 다결정성 실리콘층(68)을 형성하는 단계, 상기 에미터 영역(68)을 벗어나 측방향으로 연장하는 연부(118)를 갖는 상기 다결정성 실리콘층(68)을 형성하는 단계, 상기 다결정성 실리콘층(68)의 상기 연부 상에 절연층(84)을 형성하는 단계, 상기 절연층(84)과 정렬된 상기 기판(10)의 면내에 콜렉터 영역(90)을 형성하는 단계, 및 상기 에미터 영역(104)을 형성하기 위해 상기 베이스 영역(54)으로 다결정성 실리콘층(68)의 도핑제를 확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제19항에 있어서, 상기 다결정성 실리콘층(68)의 제2연부(76) 위에 절연층(82)을 형성하고, 상기 절연층(82)과 정렬되고 상기 베이스 영역과 연속하는 외인성 베이스 영역(100)을 상기 기판(10)에 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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