JPS63200568A - Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 - Google Patents
Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法Info
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- JPS63200568A JPS63200568A JP63019442A JP1944288A JPS63200568A JP S63200568 A JPS63200568 A JP S63200568A JP 63019442 A JP63019442 A JP 63019442A JP 1944288 A JP1944288 A JP 1944288A JP S63200568 A JPS63200568 A JP S63200568A
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- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000005516 engineering process Methods 0.000 title description 3
- 239000004065 semiconductor Substances 0.000 claims description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 59
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 239000012212 insulator Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 description 49
- 235000012431 wafers Nutrition 0.000 description 36
- 239000004020 conductor Substances 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000000758 substrate Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000001273 butane Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- IJDNQMDRQITEOD-UHFFFAOYSA-N n-butane Chemical compound CCCC IJDNQMDRQITEOD-UHFFFAOYSA-N 0.000 description 1
- OFBQJSOFQDEBGM-UHFFFAOYSA-N n-pentane Natural products CCCCC OFBQJSOFQDEBGM-UHFFFAOYSA-N 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般にシリコン半導体の処理工程、より詳細
には０ＭＯ８製造技術を用いたバイポーラ・トランジス
タ構造の製造に関する。
には０ＭＯ８製造技術を用いたバイポーラ・トランジス
タ構造の製造に関する。
従来の技術
バイポーラ・トランジスタとＭＯＳＦＥＴ）−ランジス
タは、半導体デバイスの二つの異なったファミリーを代
表し、それぞれは互いに異なった利点を有する。これら
の半導体ファミリーの動作及び構造は伝統的に異なり、
従って、別々の開発経路をたどって、個々の利点を活用
してきた。例えば、バイポーラ・トランジスタは高電力
、高速、デジタル及びアナログの応用に用いるのによく
適している。一方、ＭＯＳＦＥＴ）−ランジスタデバイ
スは、ＣＭＯＳデバイスを形成するＰＭＯ５及びＮＭＯ
Ｓトランジスタを含み、低電力及び高集＠密度の応用に
よく適している。
タは、半導体デバイスの二つの異なったファミリーを代
表し、それぞれは互いに異なった利点を有する。これら
の半導体ファミリーの動作及び構造は伝統的に異なり、
従って、別々の開発経路をたどって、個々の利点を活用
してきた。例えば、バイポーラ・トランジスタは高電力
、高速、デジタル及びアナログの応用に用いるのによく
適している。一方、ＭＯＳＦＥＴ）−ランジスタデバイ
スは、ＣＭＯＳデバイスを形成するＰＭＯ５及びＮＭＯ
Ｓトランジスタを含み、低電力及び高集＠密度の応用に
よく適している。
バイポーラ・１ヘランジスタの電気的作用には少数及び
多数キャリアの両方が寄与し、多数４ニヤリアの寄与す
る電流の流れに依存するＣＭＯＳトランジスタ回路とは
、伝統的に異なった方法で製造されてきた。更に、バイ
ポーラ・］−ランジスタの動作特性が半導体領域の縦形
状と同様横形状に依存するため、それらの製造は、相互
に表面動作デバイスであるＣＭＯ８ｔ−ランジスタのそ
れと責なった経路を伝統的に取ってきた。
多数キャリアの両方が寄与し、多数４ニヤリアの寄与す
る電流の流れに依存するＣＭＯＳトランジスタ回路とは
、伝統的に異なった方法で製造されてきた。更に、バイ
ポーラ・］−ランジスタの動作特性が半導体領域の縦形
状と同様横形状に依存するため、それらの製造は、相互
に表面動作デバイスであるＣＭＯ８ｔ−ランジスタのそ
れと責なった経路を伝統的に取ってきた。
半導体回路の大規模集積化への現在の傾向に伴ない、バ
イポーラ回路及びＭＯ８ＦＥＴ回路を同一チップ上に集
積することが有利になってぎた。
イポーラ回路及びＭＯ８ＦＥＴ回路を同一チップ上に集
積することが有利になってぎた。
このように、多くのＭＯ８ＦＥＴ回路を小さいつ■ハ面
積に配列することができ、電気的機能を行うのに用いる
ことができるが、一方、バイポーラ・トランジスタの電
流駆動能力はその様なＭＯ８ＦＥＴ回路用のドライバと
して用いることができる。多くの他の応用が在り、ＭＯ
Ｓ Ｆ Ｆ １−及びバイポーラ・トランジスタ・デバ
イスの両方の利点を一つの集積回路チップに併合して、
全体的に改良した性能を提供することができる。
積に配列することができ、電気的機能を行うのに用いる
ことができるが、一方、バイポーラ・トランジスタの電
流駆動能力はその様なＭＯ８ＦＥＴ回路用のドライバと
して用いることができる。多くの他の応用が在り、ＭＯ
Ｓ Ｆ Ｆ １−及びバイポーラ・トランジスタ・デバ
イスの両方の利点を一つの集積回路チップに併合して、
全体的に改良した性能を提供することができる。
バイポーラ回路とＭＯＳ Ｆ Ｅ Ｔ回路のａＷＪの集
積は、バイポーラ・デバイスを形成する為の伝統的段階
だけでなく、ＭＯＳＦＥＴデバイスを形成する伝統的な
工程段階をも必要とした。この様なそれぞれのデバイス
・タイプの製造に於いて共有する工程段階は極めて少数
で、従って、全体的な■稈は複雑で、長々しく、費用が
掛かり、低生産効率になりやすかった。バイポーラとＣ
ＭＯＳデバイスを集積することの重要性が増してきたの
で、多くの試みが■程開発に成されてきており、それに
よって、様々な構造の両タイプのデバイスを同時に製造
することかでき、工程段階の総数を最少にし、又、それ
ぞれのタイプのデバイス本来の効果或いは利点に累を及
ぼすことなく、技術を一致させる。
積は、バイポーラ・デバイスを形成する為の伝統的段階
だけでなく、ＭＯＳＦＥＴデバイスを形成する伝統的な
工程段階をも必要とした。この様なそれぞれのデバイス
・タイプの製造に於いて共有する工程段階は極めて少数
で、従って、全体的な■稈は複雑で、長々しく、費用が
掛かり、低生産効率になりやすかった。バイポーラとＣ
ＭＯＳデバイスを集積することの重要性が増してきたの
で、多くの試みが■程開発に成されてきており、それに
よって、様々な構造の両タイプのデバイスを同時に製造
することかでき、工程段階の総数を最少にし、又、それ
ぞれのタイプのデバイス本来の効果或いは利点に累を及
ぼすことなく、技術を一致させる。
以上のことから、ＭＯＳＦＥＴデバイスの工程段階と非
常に両立する工程段階で製造することができるような改
良されたバイポーラ・トランジスタ・デバイスが存在す
ることが必要であることは明らかである。関連して必要
となるのは、バイポーラ・デバイス及び、その［ｉ方法
であり、それにより、トランジスタがより少ない面積を
占め、改良された効果を上げる結果となる。
常に両立する工程段階で製造することができるような改
良されたバイポーラ・トランジスタ・デバイスが存在す
ることが必要であることは明らかである。関連して必要
となるのは、バイポーラ・デバイス及び、その［ｉ方法
であり、それにより、トランジスタがより少ない面積を
占め、改良された効果を上げる結果となる。
問題点を解決する為の手段及び作用
本発明に従い、説明するバイポーラ・デバイスの構造及
びその製造方法により、対応する従来技術のデバイス及
び工程技術に伴なう不利や欠点を削減或いは除去する。
びその製造方法により、対応する従来技術のデバイス及
び工程技術に伴なう不利や欠点を削減或いは除去する。
本発明により、様々な形のバイポーラ・デバイスをＭ
ＯＳ Ｆ Ｅ Ｔデバイスの構造と同時に製造する。本
発明による工程段階はバイポーラ及びＭＯＳＦＥＴデバ
イスの形成に最大限に活用するだけでなく、受面積のバ
イポーラ・トランジスタの製造をもまた可能にする。
ＯＳ Ｆ Ｅ Ｔデバイスの構造と同時に製造する。本
発明による工程段階はバイポーラ及びＭＯＳＦＥＴデバ
イスの形成に最大限に活用するだけでなく、受面積のバ
イポーラ・トランジスタの製造をもまた可能にする。
本発明の好ましい形に於いて、バイポーラ・トランジス
タのＮウェルを、ＰチャンネルＭＯ８ＦＥＴデバイスの
形成によく用いられる半導体ウェルの形成と同様の方法
で、ｐｌ板に形成する。Ｎウェルを厚いフィールド酸化
物或いは伝統的なシリコン工程技術を用いたトレンチに
より分離する。
タのＮウェルを、ＰチャンネルＭＯ８ＦＥＴデバイスの
形成によく用いられる半導体ウェルの形成と同様の方法
で、ｐｌ板に形成する。Ｎウェルを厚いフィールド酸化
物或いは伝統的なシリコン工程技術を用いたトレンチに
より分離する。
イれから薄いゲート酸化物を成長させて、バイポーラ及
びＭＯ８ＦＥＴトランジスタのウェルを覆っているウェ
ハの表面を覆う。それから薄いポリシリコンの層をその
薄いゲート酸化物の上に被着する。バイポーラ・トラン
ジスタのＮウェルをパターン形成し、イオン注入してＰ
形の本質的なベース領域（内部活性ベース領域）を形成
する。開口部を、薄いポリシリコンとグー１−酸化物を
通ってその本質的なベース領域まで形成する。多結晶シ
リコン（以下ポリシリコンと呼ぶ）層をウェハの表面上
に被着し、イオン注入してＭＯ８ＦＥＴトランジスタの
ゲート・コンダクタ及び、またバイポーラ・トランジス
タのポリエミッタ構造を形成する。ドーピングしたポリ
シリコンはゲート酸化物開口部を通って本質的なベース
領域と接続する。ゲート及びポリエミッタの構造に、更
に、その上に二酸化シリコン（以下酸化シリコンと呼ぶ
）絶縁物を被着し、それを下方に異方性エツチングして
酸化物側壁をポリシリコン・エミッタ及びゲート構造上
に形成する工程を施ず。ポリシリコン・ゲート構造の側
壁酸化物により、軽くドーピングしたドレイン領域をＮ
チャンネルＭＯ３ＦＥＴトランジスタ中に形成すること
が容易になる。バイポーラ・トランジスタに於いて、ポ
リエミッタの側壁酸化物を用いることにより、コレクタ
領域と非本質的なベー゛ス領域（外部ベース・コンタク
ト領域）を半導体エミッタ領域から離して形成すること
が容易になる。
びＭＯ８ＦＥＴトランジスタのウェルを覆っているウェ
ハの表面を覆う。それから薄いポリシリコンの層をその
薄いゲート酸化物の上に被着する。バイポーラ・トラン
ジスタのＮウェルをパターン形成し、イオン注入してＰ
形の本質的なベース領域（内部活性ベース領域）を形成
する。開口部を、薄いポリシリコンとグー１−酸化物を
通ってその本質的なベース領域まで形成する。多結晶シ
リコン（以下ポリシリコンと呼ぶ）層をウェハの表面上
に被着し、イオン注入してＭＯ８ＦＥＴトランジスタの
ゲート・コンダクタ及び、またバイポーラ・トランジス
タのポリエミッタ構造を形成する。ドーピングしたポリ
シリコンはゲート酸化物開口部を通って本質的なベース
領域と接続する。ゲート及びポリエミッタの構造に、更
に、その上に二酸化シリコン（以下酸化シリコンと呼ぶ
）絶縁物を被着し、それを下方に異方性エツチングして
酸化物側壁をポリシリコン・エミッタ及びゲート構造上
に形成する工程を施ず。ポリシリコン・ゲート構造の側
壁酸化物により、軽くドーピングしたドレイン領域をＮ
チャンネルＭＯ３ＦＥＴトランジスタ中に形成すること
が容易になる。バイポーラ・トランジスタに於いて、ポ
リエミッタの側壁酸化物を用いることにより、コレクタ
領域と非本質的なベー゛ス領域（外部ベース・コンタク
ト領域）を半導体エミッタ領域から離して形成すること
が容易になる。
このウェハをマスクし、パターン形成し、イオン注入を
して、Ｎ＋コレクタ領域をバイポーラ・トランジスタ領
域に、ソース及び、ドレイン領域をＮＭＯ８トランジス
タ領域に形成する。同様に、このウェハを処理してイオ
ン注入したＰ＋領域を形成し、非本質的な半導体ベース
領域をバイポーラ・トランジスタに定め、ソース及び、
ドレイン領域をＰＭＯ８ｔ−ランジスタに相当させる。
して、Ｎ＋コレクタ領域をバイポーラ・トランジスタ領
域に、ソース及び、ドレイン領域をＮＭＯ８トランジス
タ領域に形成する。同様に、このウェハを処理してイオ
ン注入したＰ＋領域を形成し、非本質的な半導体ベース
領域をバイポーラ・トランジスタに定め、ソース及び、
ドレイン領域をＰＭＯ８ｔ−ランジスタに相当させる。
ＭＯ８ＦＥＴデバイスのソース及び、ドレイン領域は、
対応するゲート・コンダクタに対し自己整合し、バイポ
ーラ・デバイスのコレクタ、非本質的なベースはポリエ
ミッタに対し自己整合する。
対応するゲート・コンダクタに対し自己整合し、バイポ
ーラ・デバイスのコレクタ、非本質的なベースはポリエ
ミッタに対し自己整合する。
ＭＯＳ Ｆ Ｅ ”ＭＦｊ造技術に従い、ソース及び、
ドレイン、ゲート・コンダクタの構造は、バイポーラ・
トランジスタの非本質的なベース、コレクタ、ポリエミ
ッタの構造と共に、ケイ化物（シリサイド）にされる。
ドレイン、ゲート・コンダクタの構造は、バイポーラ・
トランジスタの非本質的なベース、コレクタ、ポリエミ
ッタの構造と共に、ケイ化物（シリサイド）にされる。
ウニハエ稈の間、その温度を十分に上昇させて、ポリエ
ミッタのＮ形不純物をゲート酸化物開口部を通してベー
ス領域まで打ち込む。
ミッタのＮ形不純物をゲート酸化物開口部を通してベー
ス領域まで打ち込む。
このようにして、埋込エミッタを形成する。続いて、絶
縁、金属化、パシベーション工程を行うことにより、様
々なｉ・ランジスタ構造を一緒に接続し、また完成した
ウェハを環境から保護する。
縁、金属化、パシベーション工程を行うことにより、様
々なｉ・ランジスタ構造を一緒に接続し、また完成した
ウェハを環境から保護する。
本発明の別の実施例に於いて、入れ子にした構造（ネス
トｊＩ４造）よりもむしろ、壁に囲まれたエミッタ構造
（ウォールド・エミッタ構造）は、同様に、ＭＯ８ＦＥ
Ｔデバイスの製造と両立する工程段階を用いて構成する
こともできる。この壁に囲まれた型のエミッタ構造で、
かなり緻密なデバイスを構成することができる。
トｊＩ４造）よりもむしろ、壁に囲まれたエミッタ構造
（ウォールド・エミッタ構造）は、同様に、ＭＯ８ＦＥ
Ｔデバイスの製造と両立する工程段階を用いて構成する
こともできる。この壁に囲まれた型のエミッタ構造で、
かなり緻密なデバイスを構成することができる。
しかし、本発明の別の実施例に於いて、バイポーラ・ト
ランジスタのＮウェル領域の部分を、非本質的なベース
の部分に隣接して半導体ボディの表面に形成する。接触
するＮ及６ｐ半導体領域上にケイ化チタン（ヂタニウム
シリザイド）を形成し、それにより、ショットキ障壁ダ
イオードを形成する。ショットキ・ダイオードをバイポ
ーラ・トランジスタのベースとコレクタ接続の両側にま
たがって平行に構成し、それにより、ショットキ・クラ
ンプド・トランジスタになる。
ランジスタのＮウェル領域の部分を、非本質的なベース
の部分に隣接して半導体ボディの表面に形成する。接触
するＮ及６ｐ半導体領域上にケイ化チタン（ヂタニウム
シリザイド）を形成し、それにより、ショットキ障壁ダ
イオードを形成する。ショットキ・ダイオードをバイポ
ーラ・トランジスタのベースとコレクタ接続の両側にま
たがって平行に構成し、それにより、ショットキ・クラ
ンプド・トランジスタになる。
さらなる特徴と利点は、次の、より詳細な本発明の様々
な実施例の説明により、添付図面に示ず様に、明らかに
なるが、図面中、類似参照符号は同一部分、領域を示す
ものである。
な実施例の説明により、添付図面に示ず様に、明らかに
なるが、図面中、類似参照符号は同一部分、領域を示す
ものである。
実施例
文中に説明されるように、本発明を典型的なＮＰＮバイ
ポーラ・トランジスタの製造ににって明らかにする。Ｃ
ＭＯ８ｔ−ランジスタ製造の関連する伝統的な段階を参
照にするが、詳細の事項はここでは図に表わさない。
ポーラ・トランジスタの製造ににって明らかにする。Ｃ
ＭＯ８ｔ−ランジスタ製造の関連する伝統的な段階を参
照にするが、詳細の事項はここでは図に表わさない。
さて、図を参照して、とくに第１図について説明をする
が、本発明によるバイポーラ・トランジスタのｔ［ｉは
バイポーラ及びＣＭＯ８ｔ−ランジスタの両方を製造す
るのに適した電気的特性を有する半導体基板１０を選ぶ
ことから始める。シリコン基板材料は、Ｐ形導電性、結
晶方位＜１００＞、約１０・ｃｍのＳ電性のものが好ま
しい。局所的に薄い熱酸化シリコン１２をその基板１０
の表面を覆うように成長させる。薄い窒化シリコン層１
４を減圧化学的気相成長法（ＬＰＧＶＤ）工程などによ
って、そのウェハ上に被着する。窒化シリコン１４を覆
うのは、フ第１・レジスト材料１６の層であるが、ウェ
ハの表面に拡げ、それをパターン形成してＮウェルの場
所を定める開口部１８を定める。同様の開口部をフォト
レジスト１６に定め、ＰＭＯ８ｉ−ランジスタに関連す
るＮウェルを形成する。窒化シリコン層１４と酸化シリ
コン層１２の一部分を伝統的なエツチング工程によりマ
スク開口部１８が定める領域に於いて除去する。
が、本発明によるバイポーラ・トランジスタのｔ［ｉは
バイポーラ及びＣＭＯ８ｔ−ランジスタの両方を製造す
るのに適した電気的特性を有する半導体基板１０を選ぶ
ことから始める。シリコン基板材料は、Ｐ形導電性、結
晶方位＜１００＞、約１０・ｃｍのＳ電性のものが好ま
しい。局所的に薄い熱酸化シリコン１２をその基板１０
の表面を覆うように成長させる。薄い窒化シリコン層１
４を減圧化学的気相成長法（ＬＰＧＶＤ）工程などによ
って、そのウェハ上に被着する。窒化シリコン１４を覆
うのは、フ第１・レジスト材料１６の層であるが、ウェ
ハの表面に拡げ、それをパターン形成してＮウェルの場
所を定める開口部１８を定める。同様の開口部をフォト
レジスト１６に定め、ＰＭＯ８ｉ−ランジスタに関連す
るＮウェルを形成する。窒化シリコン層１４と酸化シリ
コン層１２の一部分を伝統的なエツチング工程によりマ
スク開口部１８が定める領域に於いて除去する。
次に、イオン注入２０をＮ形不純物を用いて施し、基板
１０のマスク開口部にＮウェル２２を形成する。その注
入は十分なエネルギ一単位で行ない浅いＮウェル２２を
形成する。リンをＮ形不純物注入として、約５Ｅ １２
（５Ｘ １０１２） ａｔｏｍｓ／α２の吊で用いる
ことができる。他のＮ形不純物や量を用いても満足な結
果を得ることができる。
１０のマスク開口部にＮウェル２２を形成する。その注
入は十分なエネルギ一単位で行ない浅いＮウェル２２を
形成する。リンをＮ形不純物注入として、約５Ｅ １２
（５Ｘ １０１２） ａｔｏｍｓ／α２の吊で用いる
ことができる。他のＮ形不純物や量を用いても満足な結
果を得ることができる。
第２図に示すように、ウェハをシリコン酸化雰囲気にざ
らし、そこに於いて薄い酸化シリコン層２４をＮウェル
領域２２の上に成長させる。ここで、フォトレジスト・
マスク１６を除去した状態が示され、又、Ｎウェル２２
は下方に拡散されるが、これはＮウェル酸化物２４を成
長させるとぎに用いた温度に起因する。薄い酸化及び窒
化シリコン層１２及び１４をそれから除去する。
らし、そこに於いて薄い酸化シリコン層２４をＮウェル
領域２２の上に成長させる。ここで、フォトレジスト・
マスク１６を除去した状態が示され、又、Ｎウェル２２
は下方に拡散されるが、これはＮウェル酸化物２４を成
長させるとぎに用いた温度に起因する。薄い酸化及び窒
化シリコン層１２及び１４をそれから除去する。
第３図に説明するように、新しい酸化シリコン層２６を
基板１０の表面に成長させるが、緩衝用酸化物から成っ
ている。被着した窒化シリコン層２８から成る酸化マス
クを酸化物層２６の上に形成する。フォトレジスト材３
０の層をウェハの表面上に広げ、パターン形成してＮウ
ェル２２の周四を囲んで開口部３２と３４を定める。窒
化シリコン２８と酸化シリコン２６を開口部が定める領
域で伝統的なエツチング技術を用いて除去する。
基板１０の表面に成長させるが、緩衝用酸化物から成っ
ている。被着した窒化シリコン層２８から成る酸化マス
クを酸化物層２６の上に形成する。フォトレジスト材３
０の層をウェハの表面上に広げ、パターン形成してＮウ
ェル２２の周四を囲んで開口部３２と３４を定める。窒
化シリコン２８と酸化シリコン２６を開口部が定める領
域で伝統的なエツチング技術を用いて除去する。
シリコン基板１０の一部分も同様にエツチングして、マ
スク開口部３２と３４が定める領域に四部を形成する。
スク開口部３２と３４が定める領域に四部を形成する。
マスク開口部３２と３４により、厚いフィールド酸化物
を形成する領域を定め、それにより、基板材料１０を下
方に適切な程度までエツチングして、十分に厚いフィー
ルド酸化物を、基板１０の表面より埋め込んだ位置に、
形成する。
を形成する領域を定め、それにより、基板材料１０を下
方に適切な程度までエツチングして、十分に厚いフィー
ルド酸化物を、基板１０の表面より埋め込んだ位置に、
形成する。
ウェハをボロンでイオン注入してＰ形チャネル・ストッ
プ領域３６及び３８を形成する。そのウェハを高温蒸気
雰囲気にさらして厚いフィールド酸化物を基板１ｏのマ
スクをしていない領域に成長させる。特に、開口部３２
及び２４の下に位置するシリコン基板材を、厚いフィー
ルド酸化物が成長するまで消耗する。この厚いフィール
ド酸化物４０及び４２を第４図に描くが、シリコン酸化
物層２６、窒化物層２８、フォトレジスト・マスク３０
を除去した後である。
プ領域３６及び３８を形成する。そのウェハを高温蒸気
雰囲気にさらして厚いフィールド酸化物を基板１ｏのマ
スクをしていない領域に成長させる。特に、開口部３２
及び２４の下に位置するシリコン基板材を、厚いフィー
ルド酸化物が成長するまで消耗する。この厚いフィール
ド酸化物４０及び４２を第４図に描くが、シリコン酸化
物層２６、窒化物層２８、フォトレジスト・マスク３０
を除去した後である。
＝ １３−
バイポーラ・トランジスタとＭＯＳ Ｆ Ｅ Ｔ トラ
ンジスタとの接続に使用するのに適したＮつエルを形成
する一方法を以上に説明した。代わりとして、十分にド
ーピングしたＮ形埋込層を括板１０中に、その上に被着
した半導体材料のＮ形エピタキシャル層で形成すること
ができる。厚いフィールド酸化物領域をエピタキシャル
層中に形成して、上記に述べたものと同様に、回路間に
相互の分離を提供することができる。更に、Ｐウェルを
ウェハの別の領域に形成してＮＭＯ８ｌ−ランジスタと
の接続に使用することができる。
ンジスタとの接続に使用するのに適したＮつエルを形成
する一方法を以上に説明した。代わりとして、十分にド
ーピングしたＮ形埋込層を括板１０中に、その上に被着
した半導体材料のＮ形エピタキシャル層で形成すること
ができる。厚いフィールド酸化物領域をエピタキシャル
層中に形成して、上記に述べたものと同様に、回路間に
相互の分離を提供することができる。更に、Ｐウェルを
ウェハの別の領域に形成してＮＭＯ８ｌ−ランジスタと
の接続に使用することができる。
さて、第５図を説明するが、薄く高品質のゲート酸化物
４４をシリコン・つＩハの表面に成長させる。高品質の
ゲート酸化物は、まず薄い犠牲的な酸化物層を成長させ
、それを窒化シリコンの被覆物と共に酸化してから、そ
の酸化物を除去することにより形成することができる。
４４をシリコン・つＩハの表面に成長させる。高品質の
ゲート酸化物は、まず薄い犠牲的な酸化物層を成長させ
、それを窒化シリコンの被覆物と共に酸化してから、そ
の酸化物を除去することにより形成することができる。
プリゲート或いは犠牲的酸化物によりクーイ（に００１
）の白リボン効果を除去するが、この白リボン効果は、
窒化シリコンの被覆物がウェハの好ましくない領域に形
成されるという特徴を示すものである。いずれにしても
、高品質のゲート酸化物４４は、プリゲート酸化物を除
去した後でシリコンウェハ上に成長させて窒化物を除去
する。このゲート酸化物４４を、ゲート・コンダクタが
ＭＯ８ＦＥＴＩ−ランジスタのトランスファー・チャネ
ルから離れるのに十分な深さに形成する。このゲート酸
化物４４の上にポリシリコンの層４６を被着する。この
ポリシリコン層４６は薄く、約１，０００人の厚さであ
る。フォトレジスト・マスク４８をウェハの表面にスピ
ン湿布し、パターン形成して、半導体の本質的なベース
領域をＮウェル２２に形成するための開口部５０を定め
る。なるべくなら、マスクした開口部５０は厚いフィー
ルド酸化物領域４０及び４２の中間に形成する。ポリシ
リコン４６は主としてパシベーション層として機能を果
たし、ゲート酸化物層４４に入り込んで汚染するのを防
ぐ。しかし、このポリシリ」ン４６はそこを通してイオ
ン注入ができるくらい十分に簿くな番ノればならない。
）の白リボン効果を除去するが、この白リボン効果は、
窒化シリコンの被覆物がウェハの好ましくない領域に形
成されるという特徴を示すものである。いずれにしても
、高品質のゲート酸化物４４は、プリゲート酸化物を除
去した後でシリコンウェハ上に成長させて窒化物を除去
する。このゲート酸化物４４を、ゲート・コンダクタが
ＭＯ８ＦＥＴＩ−ランジスタのトランスファー・チャネ
ルから離れるのに十分な深さに形成する。このゲート酸
化物４４の上にポリシリコンの層４６を被着する。この
ポリシリコン層４６は薄く、約１，０００人の厚さであ
る。フォトレジスト・マスク４８をウェハの表面にスピ
ン湿布し、パターン形成して、半導体の本質的なベース
領域をＮウェル２２に形成するための開口部５０を定め
る。なるべくなら、マスクした開口部５０は厚いフィー
ルド酸化物領域４０及び４２の中間に形成する。ポリシ
リコン４６は主としてパシベーション層として機能を果
たし、ゲート酸化物層４４に入り込んで汚染するのを防
ぐ。しかし、このポリシリ」ン４６はそこを通してイオ
ン注入ができるくらい十分に簿くな番ノればならない。
ボロン注入を約１Ｅ１４（ＩＸｌｏ”） ａｔｏｍｓ／
ｃｍ２の量で行なう。この注入５２は不純物をＮウェル
２２の表面近くに付けるようにして行なう。
ｃｍ２の量で行なう。この注入５２は不純物をＮウェル
２２の表面近くに付けるようにして行なう。
この注入量は、必要なトランジスタ利得（ｈｆｏ）及び
バイポーラ・］・ランジスタの破壊電圧に合わせること
ができる。一層高い破壊電圧は一層深いベース注入領域
５４及び横に一層広い領域を必要とするが、これは高電
圧及びアナログの応用に用いるバイポーラ・デバイスに
適用する一層高い電圧に伴なって関連する電界（強度）
を減少するためである。一方、高性能で高速のバイポー
ラ・デバイスでは、ベース領域５４は薄り、注入量は最
少でなければならない。
バイポーラ・］・ランジスタの破壊電圧に合わせること
ができる。一層高い破壊電圧は一層深いベース注入領域
５４及び横に一層広い領域を必要とするが、これは高電
圧及びアナログの応用に用いるバイポーラ・デバイスに
適用する一層高い電圧に伴なって関連する電界（強度）
を減少するためである。一方、高性能で高速のバイポー
ラ・デバイスでは、ベース領域５４は薄り、注入量は最
少でなければならない。
それから７オトレジスト４８を除去し、そして新しい層
５６をウェハ上に広げ、パターン形成して、エミッタ領
域を半導体ベース領域５４に置くために開口部５８を定
める。エミッタはベース領域５４の中心にあるので、前
者は本質的なベース５４に関して「入れ子Ｊなる。第６
図に示すように、ゲート酸化物４４及び薄いポリシリコ
ン４６をエツチングし、それにより本質的なベース領域
５４の一部の表面が露出する。その本質的なベース領域
５４の露出する部分を定める窓６０も同様に効果的なエ
ミッタ領域を定めるが、そのエミッタ領域は続いてその
ベース領域５４に接合部を形成する。窓６０はデグレイ
ズ工程（不純物を含む酸化膜を除去する工程）を行ない
、綺麗な表面を本質的なベース領域５４に得る。
５６をウェハ上に広げ、パターン形成して、エミッタ領
域を半導体ベース領域５４に置くために開口部５８を定
める。エミッタはベース領域５４の中心にあるので、前
者は本質的なベース５４に関して「入れ子Ｊなる。第６
図に示すように、ゲート酸化物４４及び薄いポリシリコ
ン４６をエツチングし、それにより本質的なベース領域
５４の一部の表面が露出する。その本質的なベース領域
５４の露出する部分を定める窓６０も同様に効果的なエ
ミッタ領域を定めるが、そのエミッタ領域は続いてその
ベース領域５４に接合部を形成する。窓６０はデグレイ
ズ工程（不純物を含む酸化膜を除去する工程）を行ない
、綺麗な表面を本質的なベース領域５４に得る。
図面の第７図に関して、より一層厚いポリシリコンロ２
の層をウェハの表面に覆うように被着する。このポリシ
リコン層６２を第一の層４６のそれと０１合し、ポリシ
リコンの同質の層を形成するが、約４，０００人の厚さ
のものが好ましい。第７図に示すように、ポリシリコン
ロ２を窓６ｏで、下にある半導体の本質的なベース領域
５４と接続する。合成されたポリシリコン層６２に、砒
素或いはリンなどのＮ形不純物の注入６４を、十分にド
ーピングした構造になるまでの量で、施す。
の層をウェハの表面に覆うように被着する。このポリシ
リコン層６２を第一の層４６のそれと０１合し、ポリシ
リコンの同質の層を形成するが、約４，０００人の厚さ
のものが好ましい。第７図に示すように、ポリシリコン
ロ２を窓６ｏで、下にある半導体の本質的なベース領域
５４と接続する。合成されたポリシリコン層６２に、砒
素或いはリンなどのＮ形不純物の注入６４を、十分にド
ーピングした構造になるまでの量で、施す。
本発明のバイポーラ・トランジスタを、対応するＭＯ３
ＦＥＴデバイスの同時製造を顧Ｉｉ＃せずに構成した場
合、ポリシリコン４６及び６２の二層を別々に被着する
必要がなく、むしろ、Ｍい−っの層を第７図で示す段階
で被着することができる。
ＦＥＴデバイスの同時製造を顧Ｉｉ＃せずに構成した場
合、ポリシリコン４６及び６２の二層を別々に被着する
必要がなく、むしろ、Ｍい−っの層を第７図で示す段階
で被着することができる。
言い替えれば、ＭＯ３ＦＥＴゲート構造を必要としない
場合、ゲート酸化物の統合は重要な問題ではなく、従っ
て、第一の薄いポリシリコン層４６の不動態化機能は必
要ではない。
場合、ゲート酸化物の統合は重要な問題ではなく、従っ
て、第一の薄いポリシリコン層４６の不動態化機能は必
要ではない。
さて、第８図を説明するが、フォトレジス１へ祠７０を
ウェハ上に広げ、パターン形成してポリエミッタ６８を
定める。このフォトレジスト材７０を点線７２及び７４
の外側にある領域の所で除去する。ＰＭＯ３及びＮＭＯ
Ｓデバイスのゲー１へ構造の周囲も同じく定める。ポリ
シリコンロ２も同様に点線７２及び７４の外側にある領
域で伝統的なエツチング工程により除去する。ポリエミ
ッタ６８及びＭ ＯＳ Ｆ Ｅ Ｔ トランジスタのゲ
ート構造は（示されていないが）、この様に定める。
ウェハ上に広げ、パターン形成してポリエミッタ６８を
定める。このフォトレジスト材７０を点線７２及び７４
の外側にある領域の所で除去する。ＰＭＯ３及びＮＭＯ
Ｓデバイスのゲー１へ構造の周囲も同じく定める。ポリ
シリコンロ２も同様に点線７２及び７４の外側にある領
域で伝統的なエツチング工程により除去する。ポリエミ
ッタ６８及びＭ ＯＳ Ｆ Ｅ Ｔ トランジスタのゲ
ート構造は（示されていないが）、この様に定める。
第９図に、Ｐ形ベース領域５４に関して位置Ｊるポリエ
ミッタ６８を説明する。重要なことには、このポリエミ
ッタ６８は本質的なベース領域５４をゲート酸化物４４
に形成される窓領域６０の所で接続する。同様に重要な
ことに、ベース領域５４の周囲はポリエミッタ６８の側
壁７６及び７８を越えて外側に拡がっている。続いて形
成される非本質的なベース領域及びコレクタ領域を本質
的なベース領［５４と接触して形成することができ、又
ポリエミッタ６８に関して自己整合することかできるよ
うにするために、このことは重要である。
ミッタ６８を説明する。重要なことには、このポリエミ
ッタ６８は本質的なベース領域５４をゲート酸化物４４
に形成される窓領域６０の所で接続する。同様に重要な
ことに、ベース領域５４の周囲はポリエミッタ６８の側
壁７６及び７８を越えて外側に拡がっている。続いて形
成される非本質的なベース領域及びコレクタ領域を本質
的なベース領［５４と接触して形成することができ、又
ポリエミッタ６８に関して自己整合することかできるよ
うにするために、このことは重要である。
その為に、Ｐ形の本質的なベース領域５４を示されてい
るよりもさらにずっと横に、又、Ｎウェル２２の全表面
にわたって広げることができる。
るよりもさらにずっと横に、又、Ｎウェル２２の全表面
にわたって広げることができる。
ポリエミッタ６８を定めた後、ＭＯ８ＦＥＴトランジス
タのゲート・コンダクタど共に、厚いシリコン酸化物の
層８０をウェハの表面に被着する。
タのゲート・コンダクタど共に、厚いシリコン酸化物の
層８０をウェハの表面に被着する。
この酸化物８０はｌ ＰＣＶＤ技術を用いて第９図に示
すように被着し、絶縁酸化シリコンの共形の（コンフォ
ーマル）層を形成することができる。
すように被着し、絶縁酸化シリコンの共形の（コンフォ
ーマル）層を形成することができる。
被着した酸化シリコン８０を反応性イオンエツチング工
程などにより下方に異方性にエツチングする。このエツ
チング工程は、酸化シリコンの層が下方向にその様な酸
化物層８０の厚さと実質的に等しい深さまで除去される
まで進めてよい。酸化シリコン８０は異方性を有して除
去される為、破線で示され、参照符号８２と８４で認め
られるものが残存部全部である。このエツチング工程の
異方性質はポリエミッタ６８の側壁上の酸化シリ］Ｉン
仝部を除去するのには効果がないが、これは、酸化シリ
コンがポリエミッタロ８或いはフィールド酸化物領域４
ｏ及び４２の上にあるもののように、縦に測った場合、
他の領域でよりもこの領域で、より一層厚いからである
。
程などにより下方に異方性にエツチングする。このエツ
チング工程は、酸化シリコンの層が下方向にその様な酸
化物層８０の厚さと実質的に等しい深さまで除去される
まで進めてよい。酸化シリコン８０は異方性を有して除
去される為、破線で示され、参照符号８２と８４で認め
られるものが残存部全部である。このエツチング工程の
異方性質はポリエミッタ６８の側壁上の酸化シリ］Ｉン
仝部を除去するのには効果がないが、これは、酸化シリ
コンがポリエミッタロ８或いはフィールド酸化物領域４
ｏ及び４２の上にあるもののように、縦に測った場合、
他の領域でよりもこの領域で、より一層厚いからである
。
任意の窒化シリコン層は（示されていないが）、ポリエ
ミッタ６８に被覆して異方性エツチングの間の犠牲層と
して、又、次のイオン注入の間のイオンがその間を通過
するのを防ぐ阻止層として共に機能を果たすことができ
る。この任意の窒化物層はフォトレジスト７０を被着す
る前にポリシリコンロ２に被着して、パターン形成する
。
ミッタ６８に被覆して異方性エツチングの間の犠牲層と
して、又、次のイオン注入の間のイオンがその間を通過
するのを防ぐ阻止層として共に機能を果たすことができ
る。この任意の窒化物層はフォトレジスト７０を被着す
る前にポリシリコンロ２に被着して、パターン形成する
。
ＭＯ８ＦＥＴトランジスタのポリシリコン・ゲート・］
ンダクタは典を的なバイポーラ・トランジスタの製造中
に形成するが、これも又、絶縁酸化シリコンの同じよう
な堆積物をその側壁に含む。
ンダクタは典を的なバイポーラ・トランジスタの製造中
に形成するが、これも又、絶縁酸化シリコンの同じよう
な堆積物をその側壁に含む。
上に述べたように、ＮＭＯＳトランジスタ・ゲート・コ
ンダクタの側壁酸化物は軽くドーピングしたドレイン領
域の形成を容易にするが、この領域は受面積のＮＭＯＳ
デバイスの処理に於いて重要である。
ンダクタの側壁酸化物は軽くドーピングしたドレイン領
域の形成を容易にするが、この領域は受面積のＮＭＯＳ
デバイスの処理に於いて重要である。
第１０図により、側壁酸化物８２及び８４で周囲に境界
を設けたポリエミッタ６８説明する。ウェハも同様に７
オトレジスト８６の層を伴なっている状態で示されてい
るが、パターン形成してコレクタ領域をＮウェル２２に
定める開口部８８を形成する。このコレクタ領域の上に
ある薄い酸化物４４はイオン注入以前に任意に静く或い
は除去することができる。イオン注入９２をウェハの上
に７１１１が、リン或いは砒素を用いてＮ＋コレクタ領
域９０をＮウェル２２に形成する。このＮ＋コレクタ領
域９０はベース領域５４と接触している。
を設けたポリエミッタ６８説明する。ウェハも同様に７
オトレジスト８６の層を伴なっている状態で示されてい
るが、パターン形成してコレクタ領域をＮウェル２２に
定める開口部８８を形成する。このコレクタ領域の上に
ある薄い酸化物４４はイオン注入以前に任意に静く或い
は除去することができる。イオン注入９２をウェハの上
に７１１１が、リン或いは砒素を用いてＮ＋コレクタ領
域９０をＮウェル２２に形成する。このＮ＋コレクタ領
域９０はベース領域５４と接触している。
本質的なベース領域５４の、側壁酸化物８４の外側の端
の向こうに横に拡がっているその部分は、逆の不純物注
入により、埋め合わせ、又は逆ドーピングしてＮ コレ
クタ領域９０の一部になるようにする。代わりに、精密
なパターン整合により、本質的なベース領域を］レクタ
領域まで広げる前の所で終りにすることができる。これ
により一層低い寄生キャパシタンスに終り、ブレークダ
ウン電圧能力を増加する。
の向こうに横に拡がっているその部分は、逆の不純物注
入により、埋め合わせ、又は逆ドーピングしてＮ コレ
クタ領域９０の一部になるようにする。代わりに、精密
なパターン整合により、本質的なベース領域を］レクタ
領域まで広げる前の所で終りにすることができる。これ
により一層低い寄生キャパシタンスに終り、ブレークダ
ウン電圧能力を増加する。
第１０図に示すように、コレクタ領域９０はポリエミッ
タの側壁酸化物８４に関して自己整合し、本質的なベー
ス領域５４と接触する。更に、フォトレジスト層８６の
マスクの位置合わせは重大問題ではないが、これは開口
部８８の周囲の端が一般的に厚いフィールド酸化物４２
及びポリエミッタ６８の上になければならない限りに於
い−Ｃは例外である。フォトレジスト８６を、ポリエミ
ッタ６８を覆うようにその端を置くために、パターン形
成することにより、Ｎ形注入不純物をポリエミッタ６８
に入れることができる。これは、注入不純物とポリエミ
ッタ６８のそれが同じ物なので重要ではない。同時にＮ
コレクタ領域９０を形成し、対応するソースとドレイ
ン領域をＮＭＯＳトランジスタ中に形成することができ
る。
タの側壁酸化物８４に関して自己整合し、本質的なベー
ス領域５４と接触する。更に、フォトレジスト層８６の
マスクの位置合わせは重大問題ではないが、これは開口
部８８の周囲の端が一般的に厚いフィールド酸化物４２
及びポリエミッタ６８の上になければならない限りに於
い−Ｃは例外である。フォトレジスト８６を、ポリエミ
ッタ６８を覆うようにその端を置くために、パターン形
成することにより、Ｎ形注入不純物をポリエミッタ６８
に入れることができる。これは、注入不純物とポリエミ
ッタ６８のそれが同じ物なので重要ではない。同時にＮ
コレクタ領域９０を形成し、対応するソースとドレイ
ン領域をＮＭＯＳトランジスタ中に形成することができ
る。
さて、第１１図について説明するが、フォトレジスト・
マスク８６を除去してから、フォトレジスト材の追加の
層９４をウェハの表面に広げる。
マスク８６を除去してから、フォトレジスト材の追加の
層９４をウェハの表面に広げる。
このフォトレジスト９４をパターン形成して、非本質的
なベース領域をＮウェル２２内に置くための開口部９６
を定める。フォトレジスト・マスク９４の、非本質的な
ベース領域を形成する整合はコレクタ領域に形成するの
に用いるマスクよりもやや（重大である。イオン注入９
８により幾らかのＰ＋イオンをＮ＋ポリエミッタ６８に
ドライブすることができる。しかし、入れ子型のポリエ
ミッタに於いて、酸化物４４の一部によりポリシリコン
・エミッタが本質的なベース領域５４から離れており、
従って、Ｐ形不純物はポリエミッタ６８の重大でない位
置に打ち込まれる。上記に説明された任意の窒化物層は
Ｐ形注入８９がＮ形ポリエミッタ６８に影響するのを防
ぐことになる。
なベース領域をＮウェル２２内に置くための開口部９６
を定める。フォトレジスト・マスク９４の、非本質的な
ベース領域を形成する整合はコレクタ領域に形成するの
に用いるマスクよりもやや（重大である。イオン注入９
８により幾らかのＰ＋イオンをＮ＋ポリエミッタ６８に
ドライブすることができる。しかし、入れ子型のポリエ
ミッタに於いて、酸化物４４の一部によりポリシリコン
・エミッタが本質的なベース領域５４から離れており、
従って、Ｐ形不純物はポリエミッタ６８の重大でない位
置に打ち込まれる。上記に説明された任意の窒化物層は
Ｐ形注入８９がＮ形ポリエミッタ６８に影響するのを防
ぐことになる。
非本質的なベース領域は、主として、本質的なベース領
域５４との電気的接続を形成する為に提供される。バイ
ポーラ・トランジスタの能動的トランジスタ動作はこの
本質的なベース領域５４に発生し、従って、半導体領域
はコレクタ９０（及びＮウェル２２）とエミッタ領域の
間に、続いて形成される。
域５４との電気的接続を形成する為に提供される。バイ
ポーラ・トランジスタの能動的トランジスタ動作はこの
本質的なベース領域５４に発生し、従って、半導体領域
はコレクタ９０（及びＮウェル２２）とエミッタ領域の
間に、続いて形成される。
ボロンのようなＰ形不純物をウェハの開口部分に注入９
８し、それにより、Ｐ＋の非本質的なベース領域１００
をバイポーラ・トランジスタに形成する。同様の方法で
、ソースとドレイン開口部をＰＭＯＳトランジスタ領域
の７オトレジス１−・マスク９４に形成し、バイポーラ
・トランジスタと同時にイオン注入することができる。
８し、それにより、Ｐ＋の非本質的なベース領域１００
をバイポーラ・トランジスタに形成する。同様の方法で
、ソースとドレイン開口部をＰＭＯＳトランジスタ領域
の７オトレジス１−・マスク９４に形成し、バイポーラ
・トランジスタと同時にイオン注入することができる。
このフォトレジスト層９４をそれから除去する。
第１１図に示した様に、非本質的なベース領域１００を
ポリエミッタの側壁酸化物に関して自己整合する。重要
なことには、半導体領域９０及び１００は共に、ポリエ
ミッタ６８に関して、側壁酸化物８２及び８４を含み、
自己整合される。前述のポリエミッタ構造で、薄いゲー
ト酸化物４４のエミッタ開口部の位置は幾らか相違する
かもしれないが、酸化物開口部の中心にあるエミッタ領
域が非本質的なベース１００か或いは」レクタ９０のど
ちらかに浸蝕するような事を引き起こすことはない。酸
化物開口部の端とコレクタ領域９０との距離はエミッタ
ーコレクタの放電破壊電圧とバイポーラ・トランジスタ
の利得とに関係する。
ポリエミッタの側壁酸化物に関して自己整合する。重要
なことには、半導体領域９０及び１００は共に、ポリエ
ミッタ６８に関して、側壁酸化物８２及び８４を含み、
自己整合される。前述のポリエミッタ構造で、薄いゲー
ト酸化物４４のエミッタ開口部の位置は幾らか相違する
かもしれないが、酸化物開口部の中心にあるエミッタ領
域が非本質的なベース１００か或いは」レクタ９０のど
ちらかに浸蝕するような事を引き起こすことはない。酸
化物開口部の端とコレクタ領域９０との距離はエミッタ
ーコレクタの放電破壊電圧とバイポーラ・トランジスタ
の利得とに関係する。
入れ子及び壁に囲まれたエミッタ型の両方の構造に於い
て、それらの領域がイオン注入或いは別な方法で形成さ
れる場合、側壁酸化物８４により、最少距離がエミッタ
領域とコレクタ領域の間に存在することが確実になる。
て、それらの領域がイオン注入或いは別な方法で形成さ
れる場合、側壁酸化物８４により、最少距離がエミッタ
領域とコレクタ領域の間に存在することが確実になる。
もちろん、エミッタとコレクタ領域の側面の拡散により
、そこの間を空ける効果を及ぼすことができる。
、そこの間を空ける効果を及ぼすことができる。
バイポーラ・トランジスタのコレクタ領域９０及び非本
質的なベース領域１００をパターン形成を（示していな
いが）行ってから、そこの上にあるゲート酸化物４４を
除去する。同様の方法で、ＭＯ８ＦＥＴトランジスタの
ソースとドレイン領域のゲート酸化物も除去する。それ
からウェハの表面を第１２図で示すように、チタンの層
１０２で覆い、パターン形成する。バイポーラ・１−ラ
ンレスタだけを形成するような一定の状態では、プラチ
ナの層を用いることができる。第１２図に、コレクタ領
域９０及び非本質的なベース領域１００をチタン金属で
覆うのを示す。ポリエミッタ６８をチタンの導電層１０
２で覆うのも同様に示す。
質的なベース領域１００をパターン形成を（示していな
いが）行ってから、そこの上にあるゲート酸化物４４を
除去する。同様の方法で、ＭＯ８ＦＥＴトランジスタの
ソースとドレイン領域のゲート酸化物も除去する。それ
からウェハの表面を第１２図で示すように、チタンの層
１０２で覆い、パターン形成する。バイポーラ・１−ラ
ンレスタだけを形成するような一定の状態では、プラチ
ナの層を用いることができる。第１２図に、コレクタ領
域９０及び非本質的なベース領域１００をチタン金属で
覆うのを示す。ポリエミッタ６８をチタンの導電層１０
２で覆うのも同様に示す。
伝統的なシリコン工程技術に従い、それから「ウェハを
・熱してケイ化チタンを以前にブタンで覆った領域の上
に形成する。むしろ、窒素雰囲気中のチタンに反応させ
て、導電性の窒化チタンを同様に形成した方がよいかも
しれない。シリコン反応させてシリサイド（ケイ化物）
を形成した後に存続する余分なチタンをそれから除去す
る。チタン金属層１０２をエツチングして、それにより
、バイポーラ及びＭＯ８ＦＥＴｔ−ランジスタの電気的
接触の表面だけをその様な金属で覆う。ウェハの上昇し
た温度は、ポリエミッタ６８のＮ″−不純物を本質的な
ベース領域５４まで下方に拡散覆るのにも効果があり、
それにより、Ｎ４− ］：ミツタ領域１０４をバイポー
ラ・トランジスタに形成する。
・熱してケイ化チタンを以前にブタンで覆った領域の上
に形成する。むしろ、窒素雰囲気中のチタンに反応させ
て、導電性の窒化チタンを同様に形成した方がよいかも
しれない。シリコン反応させてシリサイド（ケイ化物）
を形成した後に存続する余分なチタンをそれから除去す
る。チタン金属層１０２をエツチングして、それにより
、バイポーラ及びＭＯ８ＦＥＴｔ−ランジスタの電気的
接触の表面だけをその様な金属で覆う。ウェハの上昇し
た温度は、ポリエミッタ６８のＮ″−不純物を本質的な
ベース領域５４まで下方に拡散覆るのにも効果があり、
それにより、Ｎ４− ］：ミツタ領域１０４をバイポー
ラ・トランジスタに形成する。
プラチナをチタンの代わりに用いた場合、焼なまし処理
をプラチナを被着する前に行なうことができる。このよ
うにしてエミッタを形成することにより、ポリエミッタ
６８と半導体エミッタ領域１０４の間に押込エミッタ・
コンタクトを形成する。
をプラチナを被着する前に行なうことができる。このよ
うにしてエミッタを形成することにより、ポリエミッタ
６８と半導体エミッタ領域１０４の間に押込エミッタ・
コンタクトを形成する。
永久的な電気接触はエミッタ領域１０４に直接ではなく
、むしろ導電性ポリエミッタ６８を通して施す。
、むしろ導電性ポリエミッタ６８を通して施す。
第１３図に実質上完全な形のウェハを、非本質的なベー
ス領域１００及びコレクタ領［９０のそれぞれを覆って
いるケイ化ヂタン１０６及び１０８とともに描く。ケイ
化チタン層１１０も同様にポリエミッタ６８の上面を覆
ってそこに電気的に良い接触を提供する。それから絶縁
の層１１２をウェハに被覆してパターン形成し、コレク
タ領域９０及び非本質的なベース領域１００のケイ化物
界面に開口部を形成する。第１３図では示されていない
が、開口部を同様に絶縁物１１２中にポリエミッタ６８
に対して離れた位置に形成する。金底層をウェハ上に被
着しパターン形成してコレクタ・コンダクタ１１４、ベ
ース・］ンダクタ１１６、及びエミッタ・コンダクタを
形成する。
ス領域１００及びコレクタ領［９０のそれぞれを覆って
いるケイ化ヂタン１０６及び１０８とともに描く。ケイ
化チタン層１１０も同様にポリエミッタ６８の上面を覆
ってそこに電気的に良い接触を提供する。それから絶縁
の層１１２をウェハに被覆してパターン形成し、コレク
タ領域９０及び非本質的なベース領域１００のケイ化物
界面に開口部を形成する。第１３図では示されていない
が、開口部を同様に絶縁物１１２中にポリエミッタ６８
に対して離れた位置に形成する。金底層をウェハ上に被
着しパターン形成してコレクタ・コンダクタ１１４、ベ
ース・］ンダクタ１１６、及びエミッタ・コンダクタを
形成する。
第１３図のウェハ構造の平面図を第１４図に示す。ポリ
エミッタ６８をウェハのフィールド酸化物領域１２０上
に形成されるオフ・サイト（離れた位置の）拡張パッド
と共に示す。電気接触１２２をコンタクト中にポリエミ
ッタ拡張パッド１１８と接触して形成する。結果として
、エミッタ・コンタクト１２２も同様にポリエミタ６８
を通して埋込エミッタ１０４と電気的に接触する。第１
４図で分るように、エミッタ１０４はベース領域５４内
で入れ子に（ネスト状に）なっており、ポリエミッタ６
８の接触領域によりベース領域５４に関して定められる
位置にある。
エミッタ６８をウェハのフィールド酸化物領域１２０上
に形成されるオフ・サイト（離れた位置の）拡張パッド
と共に示す。電気接触１２２をコンタクト中にポリエミ
ッタ拡張パッド１１８と接触して形成する。結果として
、エミッタ・コンタクト１２２も同様にポリエミタ６８
を通して埋込エミッタ１０４と電気的に接触する。第１
４図で分るように、エミッタ１０４はベース領域５４内
で入れ子に（ネスト状に）なっており、ポリエミッタ６
８の接触領域によりベース領域５４に関して定められる
位置にある。
以上にＮＰＮバイポーラ・トランジスタの製造及び結果
として得られる構造を説明した。当業者はこの文中の説
明をＰＮＰバイポーラ・トランジスタを製造するのに利
用することができる。適切な動作の特性を持つＰＮＰト
ラジスタを得るために、様々な半導体の不純物領域、又
、或いは不純物濃度を、変更することは必要であろう。
として得られる構造を説明した。当業者はこの文中の説
明をＰＮＰバイポーラ・トランジスタを製造するのに利
用することができる。適切な動作の特性を持つＰＮＰト
ラジスタを得るために、様々な半導体の不純物領域、又
、或いは不純物濃度を、変更することは必要であろう。
同様に、ＭＯ８ＦＥＴ１〜ラジスタをＰＮＰバイポーラ
・トランジスタと共に製造する場合、ゲート・コンダク
タにドーピングする不純物を変えることも必要かもしれ
ない。
・トランジスタと共に製造する場合、ゲート・コンダク
タにドーピングする不純物を変えることも必要かもしれ
ない。
第１５図及び第１６図は、壁に囲まれたエミッタ・バイ
ポーラ・トランジスタ１２４の断面図および平面図のそ
れぞれを示す。本実施例に従って構成したバイポーラ・
トランジスタはポリエミッタ６８の端の下に入れ子にな
り、又、それから引っ込んでいるベース領域５４にエミ
ッタ開口部を持たない。それどころか、ポリエミッタ１
２６は実質的にエミッタ領域１２８の対応する幅と等し
い幅を持ち、そして、そこで十分に接触している。
ポーラ・トランジスタ１２４の断面図および平面図のそ
れぞれを示す。本実施例に従って構成したバイポーラ・
トランジスタはポリエミッタ６８の端の下に入れ子にな
り、又、それから引っ込んでいるベース領域５４にエミ
ッタ開口部を持たない。それどころか、ポリエミッタ１
２６は実質的にエミッタ領域１２８の対応する幅と等し
い幅を持ち、そして、そこで十分に接触している。
Ｎ形不純物をポリエミッタ１２６から本質的なベース領
域５４まで拡散すると、大ぎな面積のエミッタ１２８が
それにより形成される。前述のものと比べ、同じ自己整
合の特徴がトランジスタ１２４の形成に関してたとえ存
在しても、バイポーラ・トランジスタ１２４を一層小さ
なウェハ面積を用いて作ることができる。押込エミッタ
１２８はポリエミッタ１２６に関して入れ子にする必要
がないので、より小さなウェハを用いるトランジスタを
形成することができる。第１４図に説明する実施例のよ
うに、第１６図のトランジスタ１２４はオフ・サイト・
エミッタ・］ンタクｌ−１４４を含んでいる。
域５４まで拡散すると、大ぎな面積のエミッタ１２８が
それにより形成される。前述のものと比べ、同じ自己整
合の特徴がトランジスタ１２４の形成に関してたとえ存
在しても、バイポーラ・トランジスタ１２４を一層小さ
なウェハ面積を用いて作ることができる。押込エミッタ
１２８はポリエミッタ１２６に関して入れ子にする必要
がないので、より小さなウェハを用いるトランジスタを
形成することができる。第１４図に説明する実施例のよ
うに、第１６図のトランジスタ１２４はオフ・サイト・
エミッタ・］ンタクｌ−１４４を含んでいる。
第１７図に於いて、第１３図のものと類似するバイポー
ラ・トランジスタ構造を説明するが、さらにはショット
キ・クランプド・ベース・コレクタ接合を含んでいる。
ラ・トランジスタ構造を説明するが、さらにはショット
キ・クランプド・ベース・コレクタ接合を含んでいる。
その結果、Ｎウェル２２の一部分１４６をウェハの上に
、非本質的なベース領域１００に接続して形成する。導
電性のケイ化物１４８はＮつｌルの表面部分１４６と非
本質的なベース１００の両方の上にあり、それにより、
金属障害コンタクトをその間に形成する。結果として、
バイポーラ・トランジスタのベース・コレクタ接合部が
ショットキ・ダイオードに対して平行に形成され、従っ
て、トランジスタが導電状態になった時に飽和するのを
防ぐことになる。
、非本質的なベース領域１００に接続して形成する。導
電性のケイ化物１４８はＮつｌルの表面部分１４６と非
本質的なベース１００の両方の上にあり、それにより、
金属障害コンタクトをその間に形成する。結果として、
バイポーラ・トランジスタのベース・コレクタ接合部が
ショットキ・ダイオードに対して平行に形成され、従っ
て、トランジスタが導電状態になった時に飽和するのを
防ぐことになる。
炎亙孜皇月遣
前述のことから、バイポーラ・トランジスタの製造段階
及びその結果から得られる構造を説明した。本発明によ
るバイポーラ・トランジスタ製造の技術的な利点は、Ｍ
ＯＳ Ｆ Ｅ Ｔ トランジスタの形成と両立し得る段
階を用いて構成することができるということである。従
って、本発明に付随する技術的な利点は、ＭＯ８ＦＥＴ
トランジスタ及び本発明によるバイポーラ・トランジス
タをウェハ上に共有して製造することができ、それによ
ってバイポーラとＭＯ８ＦＥ、Ｔトランジスタの集積を
簡単にすることができるということである。
及びその結果から得られる構造を説明した。本発明によ
るバイポーラ・トランジスタ製造の技術的な利点は、Ｍ
ＯＳ Ｆ Ｅ Ｔ トランジスタの形成と両立し得る段
階を用いて構成することができるということである。従
って、本発明に付随する技術的な利点は、ＭＯ８ＦＥＴ
トランジスタ及び本発明によるバイポーラ・トランジス
タをウェハ上に共有して製造することができ、それによ
ってバイポーラとＭＯ８ＦＥ、Ｔトランジスタの集積を
簡単にすることができるということである。
前述の本発明の他の技術的な利点は、ＭＯ８ＦＥＴ製造
技術を用いることにより自己整合のバイポーラ・トラン
ジスタを極わずかなウニ八面積を用いて構成することが
できるということである。
技術を用いることにより自己整合のバイポーラ・トラン
ジスタを極わずかなウニ八面積を用いて構成することが
できるということである。
結果として、より少ない寄生キャパシタンスがある限り
、バイポーラ・トランジスタの電気的作用が高まり、又
、結果として生じるその高周波動作が拡がる。
、バイポーラ・トランジスタの電気的作用が高まり、又
、結果として生じるその高周波動作が拡がる。
さらに本発明の他の技術的な利点により、入れ子及び壁
に囲まれたポリエミッタ・バイポーラ・トランジスタを
構成することができる。非本質的なベース及びコレクタ
領域をポリエミッタに関し反対の両側に形成しポリエミ
ッタの両端に関して自己整合するという製造段階が簡単
になる。ポリエミッタに形成した側壁酸化物は、対応覆
るコレクタ及び非本質的なベース領域をエミッタから間
を開け、それにより、接合の突抜（）現象を確実に避け
るいう技術的な利点を提供する。
に囲まれたポリエミッタ・バイポーラ・トランジスタを
構成することができる。非本質的なベース及びコレクタ
領域をポリエミッタに関し反対の両側に形成しポリエミ
ッタの両端に関して自己整合するという製造段階が簡単
になる。ポリエミッタに形成した側壁酸化物は、対応覆
るコレクタ及び非本質的なベース領域をエミッタから間
を開け、それにより、接合の突抜（）現象を確実に避け
るいう技術的な利点を提供する。
さらに本発明の他の技術的な利点は、ショットキ・クラ
ンプド・バイポーラ・トランジスタがＭＯ８ＦＥＴトラ
ジスタと両立する製造段階を用いて簡単に製造されると
いうことにある。
ンプド・バイポーラ・トランジスタがＭＯ８ＦＥＴトラ
ジスタと両立する製造段階を用いて簡単に製造されると
いうことにある。
本発明の好ましい実施例を、特定のバイポーラ・トラン
ジスタ構造と製造方法に関して説明したが、詳細につい
ての多くの変更は、技術的選択事項として、添付の特許
請求の範囲で定めるよう、本発明の精神と範囲にそむく
ことなく、実行できることは理解されよう。
ジスタ構造と製造方法に関して説明したが、詳細につい
ての多くの変更は、技術的選択事項として、添付の特許
請求の範囲で定めるよう、本発明の精神と範囲にそむく
ことなく、実行できることは理解されよう。
以上の説明に関連して、更に、下記の項を開示する。
（１） バイポーラ・トランジスタを＠造する方法に
於いて、 第一の導電型の半導体つｌルを半導体ボディの表面に形
成し、 第二の導電型の半導体ベース領域を前記半導体ウェルに
形成し、 前記第一の導電型の多結晶シリコン・エミッタ構造を前
記半導体ベース領域と接触して形成して、前記■ミッタ
構造が側壁を有し、 絶縁物を前記多結晶シリコン・エミッタ構造の前記側壁
に形成し、 第一の導電型の半導体コレクタ領域を前記ウェルに、前
記エミッタ構造の前記絶縁物に関して自己整合して形成
し、 前記第二の導電型の半導体の非本質的なベース領域を前
記ウェルに、前記エミッタ構造の前記絶縁物に関して自
己整合して形成し、前記の非本質的なベース領域が前記
半導体ベース領域と隣接することと、 前記第一の導電型の不純物を前記ベース領域に提供して
、それにより、前記第一の導電型の半導体エミッタ領域
を形成する段階とを含む方法。
於いて、 第一の導電型の半導体つｌルを半導体ボディの表面に形
成し、 第二の導電型の半導体ベース領域を前記半導体ウェルに
形成し、 前記第一の導電型の多結晶シリコン・エミッタ構造を前
記半導体ベース領域と接触して形成して、前記■ミッタ
構造が側壁を有し、 絶縁物を前記多結晶シリコン・エミッタ構造の前記側壁
に形成し、 第一の導電型の半導体コレクタ領域を前記ウェルに、前
記エミッタ構造の前記絶縁物に関して自己整合して形成
し、 前記第二の導電型の半導体の非本質的なベース領域を前
記ウェルに、前記エミッタ構造の前記絶縁物に関して自
己整合して形成し、前記の非本質的なベース領域が前記
半導体ベース領域と隣接することと、 前記第一の導電型の不純物を前記ベース領域に提供して
、それにより、前記第一の導電型の半導体エミッタ領域
を形成する段階とを含む方法。
（２） 第１項に記載された方法で、更に、前記エミ
ッタ構造を覆う金属の一時的なブロッキング層を形成し
て、反対の導電型の好ましくない不純物が前期エミッタ
構造に入り込むのを防ぐことを含む方法。
ッタ構造を覆う金属の一時的なブロッキング層を形成し
て、反対の導電型の好ましくない不純物が前期エミッタ
構造に入り込むのを防ぐことを含む方法。
（３） 第１項に記載された方法で、更に、前記エミ
ッタ構造と前記半導体ベース領域の間に絶縁物を形成し
、開口部を前記絶縁物に形成し、そして前記エミッタ構
造を、前期開口部を通して前期半導体ベース領域と接触
して形成することを含む方法。
ッタ構造と前記半導体ベース領域の間に絶縁物を形成し
、開口部を前記絶縁物に形成し、そして前記エミッタ構
造を、前期開口部を通して前期半導体ベース領域と接触
して形成することを含む方法。
（４） 第１項に記載された方法で、更に、前記ペー
ス領域と前記コレクタ領域を＠配半導体ボｆイの表面に
形成し、前記ベース領域と前記コレクタ領域及び前記多
結晶シリコン・エミッタ構造の一部を覆う導電性ケイ化
物を形成して電気接触の表面を提供することを含む方法
。
ス領域と前記コレクタ領域を＠配半導体ボｆイの表面に
形成し、前記ベース領域と前記コレクタ領域及び前記多
結晶シリコン・エミッタ構造の一部を覆う導電性ケイ化
物を形成して電気接触の表面を提供することを含む方法
。
（５） 第４項に記載された方法で、更に、前記半導
体ウェルの部分を前記半導体ボディの表面に、前記ベー
ス領域に隣接して形成し、又、前記半導体ウェルと前記
ベースの両方の部分を覆う金属物質を形成して、それに
より障壁ダイオードを前記バイポーラ・トランジスタの
ベース−コレクタ接Ｒｔ′ＩＩと平行に形成することを
含む方法。
体ウェルの部分を前記半導体ボディの表面に、前記ベー
ス領域に隣接して形成し、又、前記半導体ウェルと前記
ベースの両方の部分を覆う金属物質を形成して、それに
より障壁ダイオードを前記バイポーラ・トランジスタの
ベース−コレクタ接Ｒｔ′ＩＩと平行に形成することを
含む方法。
（６） 第３項に記載された方法で、更に、ＭＯ８Ｆ
ＥＴデバイスのゲート絶縁体を前記絶縁物で形成し、又
、ゲート・コンダクタを前記エミッタ構造の材料で形成
することを含む方法。
ＥＴデバイスのゲート絶縁体を前記絶縁物で形成し、又
、ゲート・コンダクタを前記エミッタ構造の材料で形成
することを含む方法。
（７） 第６項に記載された方法で、更に、前記ゲー
ト絶縁体を前記エミッタ絶縁物を形成するのと同時に形
成し、前記ゲート・コンダクタを前記エミッタ構造を形
成するのと同時に形成することを含む方法。
ト絶縁体を前記エミッタ絶縁物を形成するのと同時に形
成し、前記ゲート・コンダクタを前記エミッタ構造を形
成するのと同時に形成することを含む方法。
（８） 第６項に記載された方法で、更に、側壁絶縁
物を前記エミッタ構造に、対応する側壁絶縁物を前記ゲ
ート・コンダクタに形成するのと同時に同じ工程により
形成することを含む方法。
物を前記エミッタ構造に、対応する側壁絶縁物を前記ゲ
ート・コンダクタに形成するのと同時に同じ工程により
形成することを含む方法。
（９） １６項に記載された方法で、更に、第−型の
ＭＯ３ＦＥＴデバイスのソース及びドレイン領域を、前
記の非本質的なベース領域を形成づるときに形成し、第
二型のＭＯ８ＦＥＴデバイスのソース及びトレイン領域
を、前記の非本質的なコレクタ領域を形成するときに形
成することを含む方法。
ＭＯ３ＦＥＴデバイスのソース及びドレイン領域を、前
記の非本質的なベース領域を形成づるときに形成し、第
二型のＭＯ８ＦＥＴデバイスのソース及びトレイン領域
を、前記の非本質的なコレクタ領域を形成するときに形
成することを含む方法。
（１０） バイポーラ・トランジスタに於いて、第一
の導電型の半導体ウェルと、 前記ウェルの上にあり実質的にその一方からもう一方に
拡がる導電性多結晶シリコン・スｊ・ライブで、前記多
結晶シリコン・ストライプの前記片側が前記半導体ウェ
ルを越えて横に拡がり、前記多結晶シリコン・ストライ
プの下にある第二のＩＪ導電型半導体の本質的なベース
領域と、前記多結晶シリコン・エミッタ・ストライプと
接触して、前記の本質的なベース領域に形成される半導
体エミッタ領域、及び、 前記多結晶シリコン・エミッタ・ストライプと、前記の
非本質的なベース領域と前記の本質的なベース領域と電
気接触して形成される前記コレクタ領域の反対側に形成
される非本質的なベース領域と］レクタ領域とから成る
バイポーラ・トランジスタ。
の導電型の半導体ウェルと、 前記ウェルの上にあり実質的にその一方からもう一方に
拡がる導電性多結晶シリコン・スｊ・ライブで、前記多
結晶シリコン・ストライプの前記片側が前記半導体ウェ
ルを越えて横に拡がり、前記多結晶シリコン・ストライ
プの下にある第二のＩＪ導電型半導体の本質的なベース
領域と、前記多結晶シリコン・エミッタ・ストライプと
接触して、前記の本質的なベース領域に形成される半導
体エミッタ領域、及び、 前記多結晶シリコン・エミッタ・ストライプと、前記の
非本質的なベース領域と前記の本質的なベース領域と電
気接触して形成される前記コレクタ領域の反対側に形成
される非本質的なベース領域と］レクタ領域とから成る
バイポーラ・トランジスタ。
（１１） 第１０項に記載されたバイポーラ・Ｉ−ラ
ンジスタで、更に、前記の非本質的なベース領域、前記
コレクタ領域、及び前記半導体ウェルを越えて横に拡が
る前記多結晶シリコン・エミッタ・ストライプとに接触
して形成されるそれぞれの電極を含むバイポーラ・トラ
ンジスタ。
ンジスタで、更に、前記の非本質的なベース領域、前記
コレクタ領域、及び前記半導体ウェルを越えて横に拡が
る前記多結晶シリコン・エミッタ・ストライプとに接触
して形成されるそれぞれの電極を含むバイポーラ・トラ
ンジスタ。
（１２）第１０項に記載されたバイポーラ・トランジス
タで、更に、前記ベース領域に形成したエミッタ領域か
ら成り、前記多結晶シリコン・エミッタ・ストライプの
対応する幅より短い幅を有する入れ子の埋込エミッタを
含むバイポーラ・トランジスタ。
タで、更に、前記ベース領域に形成したエミッタ領域か
ら成り、前記多結晶シリコン・エミッタ・ストライプの
対応する幅より短い幅を有する入れ子の埋込エミッタを
含むバイポーラ・トランジスタ。
（１３） 第１０項に記載されたバイポーラ・トラン
ジスタで、更に、前記多結晶シリコン・エミッタ・スト
ライプ及び前記ベース領域との間の絶縁物と、又、前記
ベース領域と接触して形成される前記多結晶シリコン・
エミッタ・ストライプを通る前記絶縁物中の開口部を含
むバイポーラ・トランジスタ。
ジスタで、更に、前記多結晶シリコン・エミッタ・スト
ライプ及び前記ベース領域との間の絶縁物と、又、前記
ベース領域と接触して形成される前記多結晶シリコン・
エミッタ・ストライプを通る前記絶縁物中の開口部を含
むバイポーラ・トランジスタ。
Ｃ１４） 第１０項に記載されたバイポーラ・トラン
ジスタで、更に、前記ベース領域と接触する前記多結晶
シリコン・エミッタ・ストライプから成る壁に囲まれた
エミッタと、前記エミッタが実質的に前記多結晶エミッ
タ・ストライプの対応Ｊる幅と等しい幅から成ることを
含むバイポーラ・トランジスタ。
ジスタで、更に、前記ベース領域と接触する前記多結晶
シリコン・エミッタ・ストライプから成る壁に囲まれた
エミッタと、前記エミッタが実質的に前記多結晶エミッ
タ・ストライプの対応Ｊる幅と等しい幅から成ることを
含むバイポーラ・トランジスタ。
（１５）第１０項に記載されたバイポーラ・トランジス
タで、更に、前記多結晶シリコン・エミッタ・ストライ
プの側壁絶縁物と、そこに於いて前記非本質的なベース
領域と前記コレクタ領域が前記側壁絶縁物に関して自己
整合４−ることを含むバイポーラ・トランジスタ。
タで、更に、前記多結晶シリコン・エミッタ・ストライ
プの側壁絶縁物と、そこに於いて前記非本質的なベース
領域と前記コレクタ領域が前記側壁絶縁物に関して自己
整合４−ることを含むバイポーラ・トランジスタ。
（１６）極性が交互に代わる導電性の領域を有する横型
バイポーラ・トランジスタに於いて、第−の導電型の不
純物ウェルと、 前記第一の導電型の前記不純物ウェルに形成された第二
の導°市型の半導体ベース領域と、前記ベース領域内に
形成された前記第一の導電型の半導体エミッタ領域と、 前記エミッタ領域と電気接触する多結晶シリコン・コン
ダクタと、 前記多結晶シリコン・コンダクタの側壁に形成された酸
化シリコンと、 前記不純物つＩルに形成され、前記側壁絶縁物に自己整
合した前記第一の導電型の半導体コレクタ領域と、 前記不純物つＩルに形成され、前記側壁絶縁物に自己整
合紗た前記第二の導電型の非本質的なベース領域とから
なる横型バイポーラ・トランジスタ。
バイポーラ・トランジスタに於いて、第−の導電型の不
純物ウェルと、 前記第一の導電型の前記不純物ウェルに形成された第二
の導°市型の半導体ベース領域と、前記ベース領域内に
形成された前記第一の導電型の半導体エミッタ領域と、 前記エミッタ領域と電気接触する多結晶シリコン・コン
ダクタと、 前記多結晶シリコン・コンダクタの側壁に形成された酸
化シリコンと、 前記不純物つＩルに形成され、前記側壁絶縁物に自己整
合した前記第一の導電型の半導体コレクタ領域と、 前記不純物つＩルに形成され、前記側壁絶縁物に自己整
合紗た前記第二の導電型の非本質的なベース領域とから
なる横型バイポーラ・トランジスタ。
（１７） 第１６項に記載された横型バイポーラ・ト
ランジスタに於いて、前記」レクタ領域と前記本質的な
ベース領域が前記多結晶シリコン・］コンタクの反対側
に形成される横型バイポーラ・トランジスタ。
ランジスタに於いて、前記」レクタ領域と前記本質的な
ベース領域が前記多結晶シリコン・］コンタクの反対側
に形成される横型バイポーラ・トランジスタ。
（１８）第１６項に記載された横型バイポーラ・トラン
ジスタで、更に、前記エミッタ領域が前記多結晶シリコ
ン・コンダクタと電気接触するところに形成される埋込
コンタクトを含み、また更に、前記押込コンタクトから
横にＮすれて、前記多結晶シリコン・コンダクタに永久
的電気接触をもたらすコンタク１〜を含む横型バイポー
ラ・トランジスタ。
ジスタで、更に、前記エミッタ領域が前記多結晶シリコ
ン・コンダクタと電気接触するところに形成される埋込
コンタクトを含み、また更に、前記押込コンタクトから
横にＮすれて、前記多結晶シリコン・コンダクタに永久
的電気接触をもたらすコンタク１〜を含む横型バイポー
ラ・トランジスタ。
（１９）第１８項に記載された横型バイポーラ・１−ラ
ンジスタに於いて、前記埋込コンタクトが、前記埋込コ
ンタクトの上にある前記多結晶シリコン・コンダクタの
その部分の対応する幅Ｊ：り小ざい幅である横型バイポ
ーラ・トランジスタ。゛（２０）第１８項に記載された
横型バイポーラ・トランジスタに於いて、前記多結晶シ
リコン・コンダクタが、先細型で前記不純物ウェルの向
こうに拡がり、又、前記オフ・セット・コンタクトが前
記多結晶シリコン・コンダクタの端の直ぐ前に配置され
た横型バイポーラ・トランジスタ。
ンジスタに於いて、前記埋込コンタクトが、前記埋込コ
ンタクトの上にある前記多結晶シリコン・コンダクタの
その部分の対応する幅Ｊ：り小ざい幅である横型バイポ
ーラ・トランジスタ。゛（２０）第１８項に記載された
横型バイポーラ・トランジスタに於いて、前記多結晶シ
リコン・コンダクタが、先細型で前記不純物ウェルの向
こうに拡がり、又、前記オフ・セット・コンタクトが前
記多結晶シリコン・コンダクタの端の直ぐ前に配置され
た横型バイポーラ・トランジスタ。
（２１）自己整合半導体領域をバイポーラ・トランジス
タに形成する方法に於いて。
タに形成する方法に於いて。
半導体ベース領域を基板の表面に形成し、ドーピングし
た多結晶シリコン層を、エミッタ領域を定める位置で前
記ベース領域ど接触して形成し、 前記エミッタ領域の向こうに横に拡がる端を持つ前記多
結晶シリコンを形成し、 コレクタ領域を前記基板の正面に前記多結晶シリコンの
端と一直線にして形成し、 前記多結晶シリコンの不純物を前記ベース領域に拡散し
て、前記エミッタ領域を形成することを含む方法。
た多結晶シリコン層を、エミッタ領域を定める位置で前
記ベース領域ど接触して形成し、 前記エミッタ領域の向こうに横に拡がる端を持つ前記多
結晶シリコンを形成し、 コレクタ領域を前記基板の正面に前記多結晶シリコンの
端と一直線にして形成し、 前記多結晶シリコンの不純物を前記ベース領域に拡散し
て、前記エミッタ領域を形成することを含む方法。
（２２）第２１項に記載された方法で、更に、絶縁物を
前記多結晶シリコンの前記端に形成し、前記コレクタを
前記絶縁物と一直線にして形成することを含む方法。
前記多結晶シリコンの前記端に形成し、前記コレクタを
前記絶縁物と一直線にして形成することを含む方法。
（２３）第２２項に記載された方法で、更に、前記絶縁
体の部分を前記多結晶シリコンの周囲の端の干に形成す
ることを含む方法。
体の部分を前記多結晶シリコンの周囲の端の干に形成す
ることを含む方法。
（２４）第２３項に記載された方法で、更に、前記絶縁
体を前記多結晶シリコンの下に形成して開口部を前記絶
縁体に定め、又、前記多結晶シリコン、を前記開口部に
前記ベース領域と接触して形成することを含む方法。
体を前記多結晶シリコンの下に形成して開口部を前記絶
縁体に定め、又、前記多結晶シリコン、を前記開口部に
前記ベース領域と接触して形成することを含む方法。
（２５）第２１項に記載された方法に於いて、前記多結
晶シリコンの端が第一の端を定め、又、史に、第二の端
を前記多結晶シリコンに形成し、非本質的なベース領域
を前記基板に前記第二の端と一直線に、前記ベース領域
と接続して形成することを含む方法。
晶シリコンの端が第一の端を定め、又、史に、第二の端
を前記多結晶シリコンに形成し、非本質的なベース領域
を前記基板に前記第二の端と一直線に、前記ベース領域
と接続して形成することを含む方法。
（２Ｇ〕 バイポーラ・トランジスタ及び、ＭＯＳ
ＦＥＴデバイスと両立するそれを製造する方法をぴ２明
する。トランジスタの本質的なベース領域５４を半導体
ウェル２２に形成し、グー１〜酸化物４４で覆う。その
ゲート酸化物４４をひろげ、ドーピングしたポリシリコ
ンをその上に被着してポリエミッタ構造６８をベース領
域５４と接触して形成する。側壁酸化物８２．８４をポ
リエミッタ構造に形成する。］レクタ領域９０及び非本
質的なベ−ス領域１００を半導体ウェル２２に形成し、
ポリエミッタ側壁酸化物８２．８４の反対側の端に関し
て自己整合する。
ＦＥＴデバイスと両立するそれを製造する方法をぴ２明
する。トランジスタの本質的なベース領域５４を半導体
ウェル２２に形成し、グー１〜酸化物４４で覆う。その
ゲート酸化物４４をひろげ、ドーピングしたポリシリコ
ンをその上に被着してポリエミッタ構造６８をベース領
域５４と接触して形成する。側壁酸化物８２．８４をポ
リエミッタ構造に形成する。］レクタ領域９０及び非本
質的なベ−ス領域１００を半導体ウェル２２に形成し、
ポリエミッタ側壁酸化物８２．８４の反対側の端に関し
て自己整合する。
４、」九立轟畢互１１
第１図乃至第１３図は、半導体ウェハの断面図で、本発
明に従う様々な製造段階を説明する。
明に従う様々な製造段階を説明する。
第１４図は、第１３図に説明した入れ子エミッタ・バイ
ポーラ・デバイスの正面図、又は配置図である。
ポーラ・デバイスの正面図、又は配置図である。
第１５図は、壁に囲まれたエミッタ構造を用いるバイポ
ーラ・トランジスタの断面図である。
ーラ・トランジスタの断面図である。
第１６図は、第１５図の壁に囲まれたエミッタ・バイポ
ーラ・トランジスタの正面図である。
ーラ・トランジスタの正面図である。
第１７図は、本発明の原理及び概念に従って形成したシ
］ツトキ・クランプド・トランジスタの断面図である。
］ツトキ・クランプド・トランジスタの断面図である。
主な符号の説明
１０：Ｐシリコン基板
２２：Ｎ半導体つＩル
４０．４２：フィールド酸化物
４４：ゲート酸化物
５４：Ｐ形の本質的なベース領域
６８：ポリエミッタ構造
８２．８４：側壁酸化物
９０：Ｎ＋ｌレクタ領域
１００：Ｐ＋の非本質的ベース領域
１０４：埋込エミッタ領域
１１２：絶縁層
１１４：：］レクタ・コンダクタ
１１６：ベース・コンダクタ
１４８：導電性ケイ化物
Claims (2)
- （１）バイポーラ・トランジスタを製造する方法に於い
て、 第一の導電型の半導体ウェルを半導体ボディの表面に形
成し、 第二の導電型の半導体ベース領域を前記半導体ウェルに
形成し、 前記第一の導電型の多結晶シリコン・エミッタ構造を前
記半導体ベース領域と接触して形成して、前記エミッタ
構造が側壁を有し、 絶縁物を前記多結晶シリコン・エミッタ構造の前記側壁
に形成し、 第一の導電型の半導体コレクタ領域を前記ウェルに、前
記エミッタ構造の前記絶縁物に関して自己整合して形成
し、 前記第二の導電型の半導体の非本質的なベース領域を前
記ウェルに、前記エミッタ構造の前記絶縁物に関して自
己整合して形成し、前記の非本質的なベース領域が前記
半導体ベース領域と隣接することと、 前記第一の導電型の不純物を前記ベース領域に提供して
、それにより、前記第一の導電型の半導体エミッタ領域
を形成する段階とを含む方法。 - （２）バイポーラ・トランジスタに於いて、第一の導電
型の半導体ウェルと、 前記ウェルの上にあり実質的にその一方からもう一方に
拡がる導電性多結晶シリコン・ストライプで、前記多結
晶シリコン・ストライプの前記片側が前記半導体ウェル
を越えて横に拡がり、前記多結晶シリコン・ストライプ
の下にある第二の導電型の半導体の本質的なベース領域
と、前記多結晶シリコン・エミッタ・ストライプと接触
して、前記の本質的なベース領域に形成される半導体エ
ミッタ領域、及び、 前記多結晶シリコン・エミッタ・ストライプと、前記の
非本質的なベース領域と、前記の本質的なベース領域と
電気接触して形成される前記コレクタ領域の反対側に形
成される非本質的なベース領域とコレクタ領域とから成
るバイポーラ・トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US890687A | 1987-01-30 | 1987-01-30 | |
| US008906 | 1987-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200568A true JPS63200568A (ja) | 1988-08-18 |
| JP2587444B2 JP2587444B2 (ja) | 1997-03-05 |
Family
ID=21734386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019442A Expired - Fee Related JP2587444B2 (ja) | 1987-01-30 | 1988-01-29 | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0281235B1 (ja) |
| JP (1) | JP2587444B2 (ja) |
| KR (1) | KR0128339B1 (ja) |
| CN (1) | CN1012774B (ja) |
| DE (1) | DE3882251T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04294545A (ja) * | 1990-12-26 | 1992-10-19 | Philips Gloeilampenfab:Nv | 半導体デバイスおよびその製造方法 |
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|---|---|---|---|---|
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| EP0414013A3 (en) * | 1989-08-23 | 1991-10-16 | Texas Instruments Incorporated | Method for forming bipolar transistor in conjunction with complementary metal oxide semiconductor transistors |
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| US5087580A (en) * | 1990-09-17 | 1992-02-11 | Texas Instruments Incorporated | Self-aligned bipolar transistor structure and fabrication process |
| DE4137101A1 (de) * | 1991-02-28 | 1992-09-03 | Daimler Benz Ag | Laterales halbleiterbauelement |
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|---|---|---|---|---|
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-
1988
- 1988-01-25 DE DE88300586T patent/DE3882251T2/de not_active Expired - Lifetime
- 1988-01-25 EP EP88300586A patent/EP0281235B1/en not_active Expired - Lifetime
- 1988-01-26 CN CN88100466A patent/CN1012774B/zh not_active Expired
- 1988-01-29 KR KR1019880000750A patent/KR0128339B1/ko not_active IP Right Cessation
- 1988-01-29 JP JP63019442A patent/JP2587444B2/ja not_active Expired - Fee Related
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|---|---|
| KR0128339B1 (ko) | 1998-04-06 |
| EP0281235A1 (en) | 1988-09-07 |
| DE3882251D1 (de) | 1993-08-19 |
| EP0281235B1 (en) | 1993-07-14 |
| CN1012774B (zh) | 1991-06-05 |
| JP2587444B2 (ja) | 1997-03-05 |
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| KR890012394A (ko) | 1989-08-26 |
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