JPH08321553A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08321553A JPH08321553A JP7126046A JP12604695A JPH08321553A JP H08321553 A JPH08321553 A JP H08321553A JP 7126046 A JP7126046 A JP 7126046A JP 12604695 A JP12604695 A JP 12604695A JP H08321553 A JPH08321553 A JP H08321553A
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- forming
- conductivity type
- impurity
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Abstract
(57)【要約】
【構成】 本発明は、同一半導体基板１４に高速動作用
トランジスタと、電流増幅用トランジスタを同一工程に
て製造する際に、常圧ＣＶＤ法により基板１４上に形成
される酸化膜３４の膜厚差を利用して、イオン注入３５
を行い、ＳＩＣ構造を有するトランジスタと電流増幅用
のトランジスタを製造する。 【効果】 本発明によれば、高速動作用トランジスタの
ＳＩＣ構造を形成する際に、常圧ＣＶＤ法により形成さ
れる酸化膜の膜厚差を利用してイオン注入を行うので、
選択的に基板内に不純物が注入され、工程数の増加をほ
とんどなく高速動作用と電流増幅用のトランジスタを同
一工程で製造することができる。
トランジスタと、電流増幅用トランジスタを同一工程に
て製造する際に、常圧ＣＶＤ法により基板１４上に形成
される酸化膜３４の膜厚差を利用して、イオン注入３５
を行い、ＳＩＣ構造を有するトランジスタと電流増幅用
のトランジスタを製造する。 【効果】 本発明によれば、高速動作用トランジスタの
ＳＩＣ構造を形成する際に、常圧ＣＶＤ法により形成さ
れる酸化膜の膜厚差を利用してイオン注入を行うので、
選択的に基板内に不純物が注入され、工程数の増加をほ
とんどなく高速動作用と電流増幅用のトランジスタを同
一工程で製造することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に論理回路の高速情報処理に用いられる特性の異なる
２種類のバイポーラトランジスタを、同一の製造工程で
製造する半導体装置の製造方法に関する。
特に論理回路の高速情報処理に用いられる特性の異なる
２種類のバイポーラトランジスタを、同一の製造工程で
製造する半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般にバイポーラトランジスタを用いた
電子回路においては、論理部や内部セル等に用いられる
高速動作が必要なトランジスタ（以下、高速動作用トラ
ンジスタと称する。）と、電流増幅やコレクタ−エミッ
タ間の耐圧が必要なトランジスタ（以下、電流増幅用ト
ランジスタと称する。）等、特性の異なる数種類のトラ
ンジスタを用いて構成される場合が多い。近年の半導体
素子の集積化に伴って、これらの複数の特性の異なるト
ランジスタを、同一チップ上に作り込む必要が生じてい
る。
電子回路においては、論理部や内部セル等に用いられる
高速動作が必要なトランジスタ（以下、高速動作用トラ
ンジスタと称する。）と、電流増幅やコレクタ−エミッ
タ間の耐圧が必要なトランジスタ（以下、電流増幅用ト
ランジスタと称する。）等、特性の異なる数種類のトラ
ンジスタを用いて構成される場合が多い。近年の半導体
素子の集積化に伴って、これらの複数の特性の異なるト
ランジスタを、同一チップ上に作り込む必要が生じてい
る。
【０００３】高速動作用トランジスタの製造方法として
は、浅い接合層の形成や、寄生抵抗や寄生容量等の削減
を目的として、ポリシリコン等からの固相拡散による浅
い接合層の形成技術や、様々な形態のエミッタやベース
の自己整合技術が開発されている。
は、浅い接合層の形成や、寄生抵抗や寄生容量等の削減
を目的として、ポリシリコン等からの固相拡散による浅
い接合層の形成技術や、様々な形態のエミッタやベース
の自己整合技術が開発されている。
【０００４】これらの中で代表的な技術としては、真性
ベース領域の直下に濃度の高いコレクタ層を局部的に形
成するＳＥＣ（Selectively Ion Inplanted Collector
）技術が挙げられる。このＳＥＣ技術を用いて製造さ
れたトランジスタは、高速動作は可能であるが、エミッ
タ面積が小さいため電流量が小さく、また高速動作のた
めに、ベース領域の幅が狭くコレクタ濃度が高く形成さ
れておりエミッタ−コレクタ間の耐圧が小さい等の特性
を有する。
ベース領域の直下に濃度の高いコレクタ層を局部的に形
成するＳＥＣ（Selectively Ion Inplanted Collector
）技術が挙げられる。このＳＥＣ技術を用いて製造さ
れたトランジスタは、高速動作は可能であるが、エミッ
タ面積が小さいため電流量が小さく、また高速動作のた
めに、ベース領域の幅が狭くコレクタ濃度が高く形成さ
れておりエミッタ−コレクタ間の耐圧が小さい等の特性
を有する。
【０００５】従って従来、ＳＥＣ技術を用いて電子回路
を構成するバイポーラトランジスタを１つのチップに作
り込む場合、前述のように電流増幅用トランジスタも製
造する必要が生じる。よって高速動作を目的として製造
するトランジスタと、電流増幅のためや耐圧が必要なト
ランジスタでは、各不純物領域の濃度や、エミッタ領域
の幅等トランジスタの構造自体を異ならせて製造する必
要がある。
を構成するバイポーラトランジスタを１つのチップに作
り込む場合、前述のように電流増幅用トランジスタも製
造する必要が生じる。よって高速動作を目的として製造
するトランジスタと、電流増幅のためや耐圧が必要なト
ランジスタでは、各不純物領域の濃度や、エミッタ領域
の幅等トランジスタの構造自体を異ならせて製造する必
要がある。
【０００６】これらのトランジスタの製造は、工程数の
増加を極力避けるために、高速動作用トランジスタと、
電流増幅用トランジスタの製造を、共有できる工程は共
有することで、工程数の増加を避けているのが現状であ
る。例えばこの方法として、各不純物領域の不純物濃度
をレジストマスク等を用いて選択的に制御したり、或い
はトランジスタの構造自体が異なったものを作る等して
対応している。
増加を極力避けるために、高速動作用トランジスタと、
電流増幅用トランジスタの製造を、共有できる工程は共
有することで、工程数の増加を避けているのが現状であ
る。例えばこの方法として、各不純物領域の不純物濃度
をレジストマスク等を用いて選択的に制御したり、或い
はトランジスタの構造自体が異なったものを作る等して
対応している。
【０００７】
【発明が解決しようとする課題】上記のように、近年の
半導体素子の集積化によって、複数の種類の半導体素子
を１つのチップに形成する必要が生じている。特にバイ
ポーラトランジスタを用いた電子回路においては、特性
の異なる複数の種類のトランジスタを、作り込む必要が
ある。高速動作用バイポーラトランジスタを製造する方
法として、ＳＥＣ技術があるが、同一のチップ内に形成
されるトランジスタとしては、このＳＥＣ技術により製
造される高速動作用トランジスタの他に、電流増幅のた
めのトランジスタや耐圧が必要なトランジスタ等があ
る。これらのトランジスタは各不純物領域の濃度や、エ
ミッタ領域の幅等を異ならせて製造する必要がある。
半導体素子の集積化によって、複数の種類の半導体素子
を１つのチップに形成する必要が生じている。特にバイ
ポーラトランジスタを用いた電子回路においては、特性
の異なる複数の種類のトランジスタを、作り込む必要が
ある。高速動作用バイポーラトランジスタを製造する方
法として、ＳＥＣ技術があるが、同一のチップ内に形成
されるトランジスタとしては、このＳＥＣ技術により製
造される高速動作用トランジスタの他に、電流増幅のた
めのトランジスタや耐圧が必要なトランジスタ等があ
る。これらのトランジスタは各不純物領域の濃度や、エ
ミッタ領域の幅等を異ならせて製造する必要がある。
【０００８】従来これらのトランジスタの製造は、工程
数の増加を極力避けるために、高速動作用トランジスタ
と、電流増幅用トランジスタの製造を、共有できる工程
は共有することで、工程数の増加を避けているのが現状
である。例えばこの方法として、各不純物領域の不純物
濃度をレジストマスク等を用いて選択的に制御したり、
或いはトランジスタの構造自体が異なったものを作る等
して対応している。
数の増加を極力避けるために、高速動作用トランジスタ
と、電流増幅用トランジスタの製造を、共有できる工程
は共有することで、工程数の増加を避けているのが現状
である。例えばこの方法として、各不純物領域の不純物
濃度をレジストマスク等を用いて選択的に制御したり、
或いはトランジスタの構造自体が異なったものを作る等
して対応している。
【０００９】しかし、異なった特性のトランジスタを数
種類半導体基板中に作りこむ場合には、互いに共有する
ことができない工程もある。従ってトランジスタの種類
に応じて別々の工程が必要となり、工程数の増加が生
じ、また製造にかかる時間も増加し、製造工程にかかる
コストも増大することになる。特に近年の半導体素子の
集積化に伴って、集積回路中に作りこむ素子数が増加し
ておりこれらは重大な問題となっている。
種類半導体基板中に作りこむ場合には、互いに共有する
ことができない工程もある。従ってトランジスタの種類
に応じて別々の工程が必要となり、工程数の増加が生
じ、また製造にかかる時間も増加し、製造工程にかかる
コストも増大することになる。特に近年の半導体素子の
集積化に伴って、集積回路中に作りこむ素子数が増加し
ておりこれらは重大な問題となっている。
【００１０】
【課題を解決するための手段】本発明は上記に示したよ
うに、２種類の特性の異なったバイポーラトランジスタ
を同一半導体基板上に製造する際に、工程数の増加を防
ぐために各工程を共有化する製造方法を提供するもので
あり、次のような手段を用いる。すなわち、第一領域と
第二領域を有する第一導電型の半導体基板を用意する工
程と、前記第一領域内の第三領域上と、前記第二領域内
の第四領域上とを除く前記第一領域上と前記第二領域上
に絶縁膜を形成する工程と、前記第三領域内の第五領域
上と、前記第五領域よりも広い面積を有する前記第四領
域内の第六領域上とを除く前記第三領域上と前記第四領
域上に第一導電膜を形成する工程と、前記第一導電膜か
らの拡散により、前記第三領域の一部に第二導電型の第
一不純物領域を、前記第四領域の一部に第二導電型の第
二不純物領域を形成する工程と、前記第五領域表面上と
前記第六領域表面上とに常圧気相成長法により保護膜を
形成する工程と、前記第五領域にイオン注入法により第
一導電型の第三不純物領域を形成する工程と、前記第三
不純物領域上の前記第五領域に前記第一不純物領域と電
気的に接続する第二導電型の第四不純物領域と、前記第
六領域に前記第二不純物領域と電気的に接続する第二導
電型の第五不純物領域とを形成する工程と、前記第四不
純物領域内に第一導電型の第六不純物領域と、前記第五
不純物領域内に第一導電型の第七不純物領域とを形成す
る工程と、前記半導体基板表面上に層間絶縁膜を形成す
る工程とを具備することを特徴とする。
うに、２種類の特性の異なったバイポーラトランジスタ
を同一半導体基板上に製造する際に、工程数の増加を防
ぐために各工程を共有化する製造方法を提供するもので
あり、次のような手段を用いる。すなわち、第一領域と
第二領域を有する第一導電型の半導体基板を用意する工
程と、前記第一領域内の第三領域上と、前記第二領域内
の第四領域上とを除く前記第一領域上と前記第二領域上
に絶縁膜を形成する工程と、前記第三領域内の第五領域
上と、前記第五領域よりも広い面積を有する前記第四領
域内の第六領域上とを除く前記第三領域上と前記第四領
域上に第一導電膜を形成する工程と、前記第一導電膜か
らの拡散により、前記第三領域の一部に第二導電型の第
一不純物領域を、前記第四領域の一部に第二導電型の第
二不純物領域を形成する工程と、前記第五領域表面上と
前記第六領域表面上とに常圧気相成長法により保護膜を
形成する工程と、前記第五領域にイオン注入法により第
一導電型の第三不純物領域を形成する工程と、前記第三
不純物領域上の前記第五領域に前記第一不純物領域と電
気的に接続する第二導電型の第四不純物領域と、前記第
六領域に前記第二不純物領域と電気的に接続する第二導
電型の第五不純物領域とを形成する工程と、前記第四不
純物領域内に第一導電型の第六不純物領域と、前記第五
不純物領域内に第一導電型の第七不純物領域とを形成す
る工程と、前記半導体基板表面上に層間絶縁膜を形成す
る工程とを具備することを特徴とする。
【００１１】
【作用】本発明によれば、高速動作用と電流増幅用の２
種類のバイポーラトランジスタを同一工程にて製造する
際に、その製造工程中において、露出した幅の異なるエ
ミッタ形成予定領域上に、この露出した幅が異なること
を利用して、常圧ＣＶＤ法により膜厚の異なる酸化膜を
形成する。この膜厚の異なる酸化膜上よりイオン注入す
ることにより、トランジスタの用途に応じて異なった濃
度の不純物領域を形成することができる。従って、異な
る不純物濃度を有する２種類のトランジスタを、工程数
の増加をほとんどなく製造することが可能となる。
種類のバイポーラトランジスタを同一工程にて製造する
際に、その製造工程中において、露出した幅の異なるエ
ミッタ形成予定領域上に、この露出した幅が異なること
を利用して、常圧ＣＶＤ法により膜厚の異なる酸化膜を
形成する。この膜厚の異なる酸化膜上よりイオン注入す
ることにより、トランジスタの用途に応じて異なった濃
度の不純物領域を形成することができる。従って、異な
る不純物濃度を有する２種類のトランジスタを、工程数
の増加をほとんどなく製造することが可能となる。
【００１２】
【実施例】本発明の実施例について以下図面を参照して
説明する。以下の説明においては、同一半導体基板中に
異なる構造の２種類のバイポーラトランジスタを製造す
る際の製造工程について説明する。尚、各図の（ａ）は
高速動作用トランジスタ、各図の（ｂ）は電流増幅用ト
ランジスタの製造工程を示す断面図とする。
説明する。以下の説明においては、同一半導体基板中に
異なる構造の２種類のバイポーラトランジスタを製造す
る際の製造工程について説明する。尚、各図の（ａ）は
高速動作用トランジスタ、各図の（ｂ）は電流増幅用ト
ランジスタの製造工程を示す断面図とする。
【００１３】まず図１（ａ）、（ｂ）に示すように、Ｂ
の濃度が１×１０Ｅ15ａｔｏｍｓ・ｃｍ-3程度のＰ型シ
リコン基板１１に、その表面から深さ２μｍ程度の範囲
にまで、イオン注入法等により、Ｓｂを濃度１×１０Ｅ
19ａｔｏｍｓ・ｃｍ-3程度に拡散し、Ｎ+ 型埋め込み領
域１２を形成する。次に膜厚１μｍ程度のＮ型エピタキ
シャル層１３を形成する。このＮ型エピタキシャル領域
１３及びＮ+ 型埋め込み領域１２は、トランジスタのコ
レクタ領域となる。以下１１〜１３までを半導体基板１
４と称する。次に半導体基板１４の表面にＬＯＣＯＳ
（Local Oxidation of Silcon ）法を用いて素子分離領
域１５、１６、１７を形成し、また半導体基板１４内部
にトレンチ素子分離法により素子分離領域１８、１９を
形成する。
の濃度が１×１０Ｅ15ａｔｏｍｓ・ｃｍ-3程度のＰ型シ
リコン基板１１に、その表面から深さ２μｍ程度の範囲
にまで、イオン注入法等により、Ｓｂを濃度１×１０Ｅ
19ａｔｏｍｓ・ｃｍ-3程度に拡散し、Ｎ+ 型埋め込み領
域１２を形成する。次に膜厚１μｍ程度のＮ型エピタキ
シャル層１３を形成する。このＮ型エピタキシャル領域
１３及びＮ+ 型埋め込み領域１２は、トランジスタのコ
レクタ領域となる。以下１１〜１３までを半導体基板１
４と称する。次に半導体基板１４の表面にＬＯＣＯＳ
（Local Oxidation of Silcon ）法を用いて素子分離領
域１５、１６、１７を形成し、また半導体基板１４内部
にトレンチ素子分離法により素子分離領域１８、１９を
形成する。
【００１４】尚、図１（ｂ）は電流増幅用のトランジス
タを形成する領域について示したものであり、エミッタ
領域を広範囲で形成する必要があるため、素子分離領域
１６、１７の間隔は、図１（ａ）のそれと比較して広め
に形成する。次に半導体基板表面上に熱酸化により、膜
厚が１００ｎｍ程度の酸化膜２０を形成する。そしてエ
ミッタ及びベース形成予定領域上に形成されている酸化
膜２０を除去する。
タを形成する領域について示したものであり、エミッタ
領域を広範囲で形成する必要があるため、素子分離領域
１６、１７の間隔は、図１（ａ）のそれと比較して広め
に形成する。次に半導体基板表面上に熱酸化により、膜
厚が１００ｎｍ程度の酸化膜２０を形成する。そしてエ
ミッタ及びベース形成予定領域上に形成されている酸化
膜２０を除去する。
【００１５】続いて図２（ａ）、（ｂ）に示すように、
全面にＢが添加された膜厚４００ｎｍの多結晶シリコン
膜２１を、ＣＶＤ（Chemical Vapor Deposition ）法等
により形成し、これをエミッタ及びベース領域上にのみ
残し、他は除去する。次に主に多結晶シリコン膜２１表
面上に、膜厚４００ｎｍの酸化膜２２をＣＶＤ法等によ
り形成する。次にエミッタ形成予定領域上に形成されて
いる多結晶シリコン膜２１と酸化膜２２を除去する。こ
のエミッタ形成予定領域は、高速動作用のトランジスタ
は断面の幅が１μｍ、電流増幅用のトランジスタは断面
の幅が１０μｍであり、この領域で多結晶シリコン膜２
１と酸化膜２２が除去される。もちろんエミッタ形成予
定領域の幅は、製造するべきトランジスタの特性に応じ
て適当な値で設計することができる。
全面にＢが添加された膜厚４００ｎｍの多結晶シリコン
膜２１を、ＣＶＤ（Chemical Vapor Deposition ）法等
により形成し、これをエミッタ及びベース領域上にのみ
残し、他は除去する。次に主に多結晶シリコン膜２１表
面上に、膜厚４００ｎｍの酸化膜２２をＣＶＤ法等によ
り形成する。次にエミッタ形成予定領域上に形成されて
いる多結晶シリコン膜２１と酸化膜２２を除去する。こ
のエミッタ形成予定領域は、高速動作用のトランジスタ
は断面の幅が１μｍ、電流増幅用のトランジスタは断面
の幅が１０μｍであり、この領域で多結晶シリコン膜２
１と酸化膜２２が除去される。もちろんエミッタ形成予
定領域の幅は、製造するべきトランジスタの特性に応じ
て適当な値で設計することができる。
【００１６】続いて図３（ａ）、（ｂ）に示すように、
露出している半導体基板１４表面と多結晶シリコン膜２
１表面に、膜厚５０ｎｍの酸化膜３１を熱酸化により形
成する。この熱処理により、多結晶シリコン膜２１から
Ｂが半導体基板１４表面に拡散し、外部ベース領域３２
が形成される。次に全面に膜厚２０ｎｍの窒化膜３３を
形成する。次に常圧ＣＶＤ法により、膜厚４００ｎｍの
酸化膜３４を形成する。ここで酸化膜３４は常圧ＣＶＤ
法により形成されるため、高速動作用のトランジスタの
エミッタ形成予定領域上には、シランや酸素等の反応ガ
スが流入しにくくなり、この領域において形成される酸
化膜３４の膜厚は、他の領域に比較して薄くなる。
露出している半導体基板１４表面と多結晶シリコン膜２
１表面に、膜厚５０ｎｍの酸化膜３１を熱酸化により形
成する。この熱処理により、多結晶シリコン膜２１から
Ｂが半導体基板１４表面に拡散し、外部ベース領域３２
が形成される。次に全面に膜厚２０ｎｍの窒化膜３３を
形成する。次に常圧ＣＶＤ法により、膜厚４００ｎｍの
酸化膜３４を形成する。ここで酸化膜３４は常圧ＣＶＤ
法により形成されるため、高速動作用のトランジスタの
エミッタ形成予定領域上には、シランや酸素等の反応ガ
スが流入しにくくなり、この領域において形成される酸
化膜３４の膜厚は、他の領域に比較して薄くなる。
【００１７】本実施例の場合、高速動作用トランジスタ
のエミッタ形成予定領域上は１μｍの幅で多結晶シリコ
ン膜２１と酸化膜２２がパターニングされており、この
範囲では、酸化膜３４の膜厚は５０ｎｍ程度となる。こ
れに対し電流増幅用トランジスタのエミッタ形成予定領
域上は、１０μｍの幅で多結晶シリコン膜２１と酸化膜
２２がパターニングされており、この範囲では、他の領
域と同様に酸化膜３４は膜厚４００ｎｍ程度となる。
のエミッタ形成予定領域上は１μｍの幅で多結晶シリコ
ン膜２１と酸化膜２２がパターニングされており、この
範囲では、酸化膜３４の膜厚は５０ｎｍ程度となる。こ
れに対し電流増幅用トランジスタのエミッタ形成予定領
域上は、１０μｍの幅で多結晶シリコン膜２１と酸化膜
２２がパターニングされており、この範囲では、他の領
域と同様に酸化膜３４は膜厚４００ｎｍ程度となる。
【００１８】次にＮ型不純物、例えばＰをドーズ量１．
２×１０Ｅ12ａｔｏｍｓ・ｃｍ-2、加速エネルギー２０
ｋｅＶでイオン注入３５する。この際、高速動作用のト
ランジスタのエミッタ領域形成予定領域には、酸化膜３
４が膜厚５０ｎｍ程度でしか形成されていないために、
Ｐが酸化膜３４を通過して半導体基板の一定の深さの領
域まで注入される。これにより選択的に高濃度のコレク
タ領域３６が半導体基板１４内に形成される。
２×１０Ｅ12ａｔｏｍｓ・ｃｍ-2、加速エネルギー２０
ｋｅＶでイオン注入３５する。この際、高速動作用のト
ランジスタのエミッタ領域形成予定領域には、酸化膜３
４が膜厚５０ｎｍ程度でしか形成されていないために、
Ｐが酸化膜３４を通過して半導体基板の一定の深さの領
域まで注入される。これにより選択的に高濃度のコレク
タ領域３６が半導体基板１４内に形成される。
【００１９】これに対し、電流増幅用トランジスタのエ
ミッタ形成予定領域には、酸化膜３４が膜厚４００ｎｍ
程度で形成されているため、この酸化膜３４がＰの半導
体基板１４内への注入を防ぎ、電流増幅用トランジスタ
にはエミッタ形成予定領域下には、高濃度のコレクタ領
域が形成されることがない。
ミッタ形成予定領域には、酸化膜３４が膜厚４００ｎｍ
程度で形成されているため、この酸化膜３４がＰの半導
体基板１４内への注入を防ぎ、電流増幅用トランジスタ
にはエミッタ形成予定領域下には、高濃度のコレクタ領
域が形成されることがない。
【００２０】続いて図４（ａ）、（ｂ）に示すように酸
化膜３４及び窒化膜３３を除去する。次に図示せぬレジ
ストマスクを用いて、多結晶シリコン膜２１と酸化膜２
２が除去されている領域よりＰ型不純物、例えばＢをド
ーズ量５×１０Ｅ13ａｔｏｍｓ・ｃｍ-2、加速エネルギ
ー２０ｋｅＶでイオン注入し内部ベース領域４１を形成
する。
化膜３４及び窒化膜３３を除去する。次に図示せぬレジ
ストマスクを用いて、多結晶シリコン膜２１と酸化膜２
２が除去されている領域よりＰ型不純物、例えばＢをド
ーズ量５×１０Ｅ13ａｔｏｍｓ・ｃｍ-2、加速エネルギ
ー２０ｋｅＶでイオン注入し内部ベース領域４１を形成
する。
【００２１】続いて図５（ａ）、（ｂ）に示すように、
全面に膜厚１５０ｎｍの図示せぬ酸化膜を減圧ＣＶＤ法
等により形成する。次にこの酸化膜をＲＩＥ（Reactive
IonEtching）法等によりエッチングし、エミッタ形成
予定領域上の多結晶シリコン膜２１及び酸化膜２２の側
面にのみ残留させ、サイドウオール５１を形成する。ま
たこのエッチングにおいて、エミッタ形成予定領域上に
形成されている酸化膜３１を除去し、半導体基板１４を
露出させる。次に露出した半導体基板１４表面上にＮ型
不純物、例えばＡｓが添加された多結晶シリコン膜５３
を形成し、熱処理により、この多結晶シリコン膜よりＡ
ｓを拡散させ、エミッタ領域５２を形成する。このエミ
ッタ領域５２の形成は、上記のように不純物が導入され
た多結晶シリコン膜によって不純物を拡散させる固相拡
散法の他に、イオン注入法によっても形成することがで
きる。
全面に膜厚１５０ｎｍの図示せぬ酸化膜を減圧ＣＶＤ法
等により形成する。次にこの酸化膜をＲＩＥ（Reactive
IonEtching）法等によりエッチングし、エミッタ形成
予定領域上の多結晶シリコン膜２１及び酸化膜２２の側
面にのみ残留させ、サイドウオール５１を形成する。ま
たこのエッチングにおいて、エミッタ形成予定領域上に
形成されている酸化膜３１を除去し、半導体基板１４を
露出させる。次に露出した半導体基板１４表面上にＮ型
不純物、例えばＡｓが添加された多結晶シリコン膜５３
を形成し、熱処理により、この多結晶シリコン膜よりＡ
ｓを拡散させ、エミッタ領域５２を形成する。このエミ
ッタ領域５２の形成は、上記のように不純物が導入され
た多結晶シリコン膜によって不純物を拡散させる固相拡
散法の他に、イオン注入法によっても形成することがで
きる。
【００２２】続いて図６（ａ）、（ｂ）に示すように、
酸化膜２２及び多結晶シリコン膜５３表面上に、酸化膜
等からなる層間絶縁膜６１を形成し、この層間絶縁膜表
面から、各不純物領域から引き出された多結晶シリコン
膜等の導電膜に達するようにコンタクト孔６２を形成
し、このコンタクト孔６２に導電膜６３を埋め込み、各
不純物領域とのコンタクトを行う。
酸化膜２２及び多結晶シリコン膜５３表面上に、酸化膜
等からなる層間絶縁膜６１を形成し、この層間絶縁膜表
面から、各不純物領域から引き出された多結晶シリコン
膜等の導電膜に達するようにコンタクト孔６２を形成
し、このコンタクト孔６２に導電膜６３を埋め込み、各
不純物領域とのコンタクトを行う。
【００２３】以上の工程により、本発明の実施例による
製造工程が終了する。続いて図７に上記の製造方法によ
り製造された、２種類のバイポーラトランジスタの真性
領域における不純物プロファイルを示す。尚、図７
（ａ）は高速動作用の、また図７（ｂ）は、電流増幅用
に製造されたバイポーラトランジスタの不純物プロファ
イルについて示しており、横軸は基板表面からの深さ、
縦軸は不純物濃度を示し、図中（１）はエミッタ領域、
（２）はベース領域、（３）はコレクタ領域の不純物濃
度について表している。図示するように、高速動作用ト
ランジスタの不純物プロファイルでは、コレクタ領域
（３）の不純物濃度が部分的に高い値を示している。こ
のためベース領域（２）の深さ（幅）は深さが浅くなる
方向へシフトし、またベース領域は部分的に低濃度化さ
れるので、不純物領域全体の抵抗値が減少し、高速動作
が可能となる。
製造工程が終了する。続いて図７に上記の製造方法によ
り製造された、２種類のバイポーラトランジスタの真性
領域における不純物プロファイルを示す。尚、図７
（ａ）は高速動作用の、また図７（ｂ）は、電流増幅用
に製造されたバイポーラトランジスタの不純物プロファ
イルについて示しており、横軸は基板表面からの深さ、
縦軸は不純物濃度を示し、図中（１）はエミッタ領域、
（２）はベース領域、（３）はコレクタ領域の不純物濃
度について表している。図示するように、高速動作用ト
ランジスタの不純物プロファイルでは、コレクタ領域
（３）の不純物濃度が部分的に高い値を示している。こ
のためベース領域（２）の深さ（幅）は深さが浅くなる
方向へシフトし、またベース領域は部分的に低濃度化さ
れるので、不純物領域全体の抵抗値が減少し、高速動作
が可能となる。
【００２４】以上、本発明はその主旨を逸脱しない範囲
において、種々の実施態様で用いることができる。例え
ば、上記の実施例の説明において示した具体的な数値
や、各不純物の種類等は、これに限定されることはない
のは勿論である。また、高速動作用と電流増幅用として
トランジスタを示したが、他の用途に用いてもよいこと
は明かである。さらにコレクタ領域は、Ｐ型の素子分離
領域に囲まれた領域となるが、このコレクタ領域の低抵
抗化、及び引き出しのために、Ｎ型不純物をイオン注入
法や固相拡散法等を用いて、例えば、ベース領域の形成
の前後や、エミッタ領域の形成の前後等に行うことがで
きる。
において、種々の実施態様で用いることができる。例え
ば、上記の実施例の説明において示した具体的な数値
や、各不純物の種類等は、これに限定されることはない
のは勿論である。また、高速動作用と電流増幅用として
トランジスタを示したが、他の用途に用いてもよいこと
は明かである。さらにコレクタ領域は、Ｐ型の素子分離
領域に囲まれた領域となるが、このコレクタ領域の低抵
抗化、及び引き出しのために、Ｎ型不純物をイオン注入
法や固相拡散法等を用いて、例えば、ベース領域の形成
の前後や、エミッタ領域の形成の前後等に行うことがで
きる。
【００２５】本発明によれば以下に示すような効果があ
る。すなわち、従来の製造方法においては、同一半導体
基板に異なる特性のトランジスタを製造する場合には、
各トランジスタごとにそれぞれ、別々の工程を行うか、
或いは共有できる工程は、共有し工程数の増加を防いで
いる。
る。すなわち、従来の製造方法においては、同一半導体
基板に異なる特性のトランジスタを製造する場合には、
各トランジスタごとにそれぞれ、別々の工程を行うか、
或いは共有できる工程は、共有し工程数の増加を防いで
いる。
【００２６】本発明は、同一半導体基板に高速動作用
の、エミッタ領域下に高濃度のコレクタ領域を有するバ
イポーラトランジスタと、電流増幅用の広いエミッタ領
域を有するバイポーラトランジスタを、同一工程にて製
造する方法を提供するものであり、常圧ＣＶＤ法により
形成される酸化膜の膜厚差を利用して、異なる不純物濃
度のトランジスタを、工程数の増加をほとんどなく製造
することが可能となるものである。
の、エミッタ領域下に高濃度のコレクタ領域を有するバ
イポーラトランジスタと、電流増幅用の広いエミッタ領
域を有するバイポーラトランジスタを、同一工程にて製
造する方法を提供するものであり、常圧ＣＶＤ法により
形成される酸化膜の膜厚差を利用して、異なる不純物濃
度のトランジスタを、工程数の増加をほとんどなく製造
することが可能となるものである。
【００２７】
【発明の効果】本発明によれば、同一半導体基板に高速
動作用の、エミッタ領域下に高濃度のコレクタ領域を有
するバイポーラトランジスタと、電流増幅用の広いエミ
ッタ領域を有するバイポーラトランジスタを、同一工程
にて製造する際に、常圧ＣＶＤ法により形成される酸化
膜の膜厚差を利用して、異なる不純物濃度のトランジス
タを、工程数の増加をほとんどなく製造することができ
る。
動作用の、エミッタ領域下に高濃度のコレクタ領域を有
するバイポーラトランジスタと、電流増幅用の広いエミ
ッタ領域を有するバイポーラトランジスタを、同一工程
にて製造する際に、常圧ＣＶＤ法により形成される酸化
膜の膜厚差を利用して、異なる不純物濃度のトランジス
タを、工程数の増加をほとんどなく製造することができ
る。
【図1 】本発明の実施例の製造工程を説明する断面図。
【図２】本発明の実施例の製造工程を説明する断面図。
【図３】本発明の実施例の製造工程を説明する断面図。
【図４】本発明の実施例の製造工程を説明する断面図。
【図５】本発明の実施例の製造工程を説明する断面図。
【図６】本発明の実施例の製造工程を説明する断面図。
【図７】本発明の実施例により製造されたトランジスタ
の不純物プロファイル図。
の不純物プロファイル図。
１１ Ｐ型シリコン基板 １２ Ｎ＋型埋め込み領域 １３ Ｎ型エピタキシャル層 １４ 半導体基板 １５、１６、１７、１８、１９ 素子分離領域 ２０、２２、３１、３４ 酸化膜 ２１、５３ 多結晶シリコン膜 ３２ 外部ベース領域 ３３ 窒化膜 ３５ イオン注入 ３６ 高濃度のコレクタ領域 ４１ 内部ベース領域 ５１ サイドウオール ５２ エミッタ領域 ６１ 層間絶縁膜 ６２ コンタクト孔 ６３ 導電膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (5)
- 【請求項１】 第一領域と第二領域を有する第一導電型
の半導体基板を用意する工程と、 前記第一領域内の第三領域上と、前記第二領域内の第四
領域上とを除く前記第一領域上と前記第二領域上に絶縁
膜を形成する工程と、 前記第三領域内の第五領域上と、前記第五領域よりも広
い面積を有する前記第四領域内の第六領域上とを除く前
記第三領域上と前記第四領域上に第一導電膜を形成する
工程と、 前記第一導電膜からの拡散により、前記第三領域の一部
に第二導電型の第一不純物領域を、前記第四領域の一部
に第二導電型の第二不純物領域を形成する工程と、 前記第五領域表面上と前記第六領域表面上とに常圧気相
成長法により保護膜を形成する工程と、 前記第五領域にイオン注入法により第一導電型の第三不
純物領域を形成する工程と、 前記第三不純物領域上の前記第五領域に前記第一不純物
領域と電気的に接続する第二導電型の第四不純物領域
と、前記第六領域に前記第二不純物領域と電気的に接続
する第二導電型の第五不純物領域とを形成する工程と、 前記第四不純物領域内に第一導電型の第六不純物領域
と、前記第五不純物領域内に第一導電型の第七不純物領
域とを形成する工程と、 前記半導体基板表面上に層間絶縁膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第五領域に形成される前記保護膜の
膜厚は、前記第六領域に形成される前記保護膜の膜厚よ
りも薄いことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 第一導電型の半導体基板の第一領域内の
第二領域に第二導電型の第一ベース領域と、前記半導体
基板の第三領域内の第四領域に第二導電型の第二ベース
領域を形成する工程と、前記第一ベース領域内に第一導
電型の第一エミッタ領域と前記第二ベース領域内に第一
導電型の第二エミッタ領域を形成する工程と、前記第二
ベース領域下に第一導電型の高濃度コレクタ領域を形成
する工程とを有する半導体装置の製造方法において、 前記高濃度コレクタ領域を形成する工程は、前記第二領
域上と前記第四領域上とに形成された保護膜を通してイ
オン注入により形成することを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記保護膜を形成する工程は、前記第二
領域上の一部と前記第四領域の一部とに、前記第四領域
の一部が前記第二領域の一部よりも広い範囲で開口を有
して形成されるパターンを形成する工程の後に、常圧気
相成長法により形成する工程であることを特徴とする請
求項３記載の半導体装置の製造方法。 - 【請求項５】 第一トランジスタ形成予定領域と第二ト
ランジスタ形成予定領域を有する第一導電型の半導体基
板を用意する工程と、 前記第一トランジスタ形成予定領域上の第一エミッタ形
成予定領域上と、前記第二トランジスタ形成予定領域上
の第二エミッタ形成予定領域上に、第一エミッタ形成予
定領域よりも広い面積の開口を有する所定膜を形成する
工程と、 全面に常圧気相成長法により保護膜を形成する工程と、 前記保護膜を通して前記第一エミッタ形成予定領域下部
にのみイオン注入法により高濃度コレクタ領域を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126046A JPH08321553A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126046A JPH08321553A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321553A true JPH08321553A (ja) | 1996-12-03 |
Family
ID=14925318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7126046A Pending JPH08321553A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
-
1995
- 1995-05-25 JP JP7126046A patent/JPH08321553A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
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