JPH08162472A - バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 - Google Patents
バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法Info
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- JPH08162472A JPH08162472A JP6299361A JP29936194A JPH08162472A JP H08162472 A JPH08162472 A JP H08162472A JP 6299361 A JP6299361 A JP 6299361A JP 29936194 A JP29936194 A JP 29936194A JP H08162472 A JPH08162472 A JP H08162472A
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Abstract
(57)【要約】
【目的】 埋込拡散層の形成を省略して製造コストを低
減しかつ高性能なバイポーラトランジスタを提供する。 【構成】 ｐ型外部ベース領域５およびｎ型コレクタ領
域７と直接接触するように金属電極１１ａと金属電極１
１ｃとが形成されるタイプのバイポーラトランジスタに
おいて、ｎ型エミッタ領域６の外周部を取囲むように外
部ベース領域５を形成する。エミッタ領域６上には多結
晶シリコン層９ａを介在して金属電極１１ｂが形成され
る。
減しかつ高性能なバイポーラトランジスタを提供する。 【構成】 ｐ型外部ベース領域５およびｎ型コレクタ領
域７と直接接触するように金属電極１１ａと金属電極１
１ｃとが形成されるタイプのバイポーラトランジスタに
おいて、ｎ型エミッタ領域６の外周部を取囲むように外
部ベース領域５を形成する。エミッタ領域６上には多結
晶シリコン層９ａを介在して金属電極１１ｂが形成され
る。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタ，バイポーラトランジスタを有する半導体装置およ
びその製造方法に関し、特に、外部ベース領域の一部表
面およびエミッタ領域の一部表面と接触するように金属
電極が形成され、エミッタ領域は多結晶シリコン層など
を介在して金属電極と電気的に接続されるタイプのバイ
ポーラトランジスタ（以下、単に「シングルポリ型バイ
ポーラトランジスタ」と称する。），そのようなバイポ
ーラトランジスタを有する半導体装置およびその製造方
法に関するものである。
スタ，バイポーラトランジスタを有する半導体装置およ
びその製造方法に関し、特に、外部ベース領域の一部表
面およびエミッタ領域の一部表面と接触するように金属
電極が形成され、エミッタ領域は多結晶シリコン層など
を介在して金属電極と電気的に接続されるタイプのバイ
ポーラトランジスタ（以下、単に「シングルポリ型バイ
ポーラトランジスタ」と称する。），そのようなバイポ
ーラトランジスタを有する半導体装置およびその製造方
法に関するものである。
【０００２】
【従来の技術】従来から、上記のシングルポリ型バイポ
ーラトランジスタは広く知られている。以下、図２２お
よび図２３を用いて、従来のシングルポリ型バイポーラ
トランジスタについて説明する。図２２は、従来のシン
グルポリ型バイポーラトランジスタを示す平面図であ
る。図２３は、図２２におけるＸＸＩＩＩ−ＸＸＩＩＩ
線に沿う断面図である。
ーラトランジスタは広く知られている。以下、図２２お
よび図２３を用いて、従来のシングルポリ型バイポーラ
トランジスタについて説明する。図２２は、従来のシン
グルポリ型バイポーラトランジスタを示す平面図であ
る。図２３は、図２２におけるＸＸＩＩＩ−ＸＸＩＩＩ
線に沿う断面図である。
【０００３】まず図２３を参照して、ｐ型シリコン基板
１の主表面にはｎウェル領域２が形成される。また、ｐ
型シリコン基板１の主表面には、選択的に分離酸化膜３
が形成される。ｎウェル領域２の表面にはｐ型の真性ベ
ース領域４が形成される。この真性ベース領域４と隣り
合う位置にｐ型の外部ベース領域５が形成される。真性
ベース領域４の表面にはｎ型エミッタ領域６が形成され
る。
１の主表面にはｎウェル領域２が形成される。また、ｐ
型シリコン基板１の主表面には、選択的に分離酸化膜３
が形成される。ｎウェル領域２の表面にはｐ型の真性ベ
ース領域４が形成される。この真性ベース領域４と隣り
合う位置にｐ型の外部ベース領域５が形成される。真性
ベース領域４の表面にはｎ型エミッタ領域６が形成され
る。
【０００４】一方、ｎウェル領域２の表面には、真性ベ
ース領域４と間隔をあけてｎ型コレクタ引出し領域７が
形成される。ｐ型シリコン基板１の主表面上には、エミ
ッタ領域６上にコンタクトホール１３を有する第１の層
間絶縁層８が形成される。そして、コンタクトホール１
３内には、エミッタ電極の一部となる多結晶シリコン層
９が形成される。
ース領域４と間隔をあけてｎ型コレクタ引出し領域７が
形成される。ｐ型シリコン基板１の主表面上には、エミ
ッタ領域６上にコンタクトホール１３を有する第１の層
間絶縁層８が形成される。そして、コンタクトホール１
３内には、エミッタ電極の一部となる多結晶シリコン層
９が形成される。
【０００５】この多結晶シリコン層９および第１の層間
絶縁層８を覆うように第２の層間絶縁層１０が形成され
る。この第２の層間絶縁層１０には、コレクタ領域７の
一部表面に達するコンタクトホール１４ａと、多結晶シ
リコン層９の一部表面に達するコンタクトホール１４ｂ
と、外部ベース領域５の一部表面に達するコンタクトホ
ール１４ｃとが設けられる。このコンタクトホール１４
ａ，１４ｂ，１４ｃ内には、Ａｌを含む材質からなる金
属電極１１ａ，１１ｂ，１１ｃが形成される。
絶縁層８を覆うように第２の層間絶縁層１０が形成され
る。この第２の層間絶縁層１０には、コレクタ領域７の
一部表面に達するコンタクトホール１４ａと、多結晶シ
リコン層９の一部表面に達するコンタクトホール１４ｂ
と、外部ベース領域５の一部表面に達するコンタクトホ
ール１４ｃとが設けられる。このコンタクトホール１４
ａ，１４ｂ，１４ｃ内には、Ａｌを含む材質からなる金
属電極１１ａ，１１ｂ，１１ｃが形成される。
【０００６】次に、図２２を参照して、従来のシングル
ポリ型バイポーラトランジスタにおいては、コレクタ領
域７とエミッタ領域６と外部ベース領域５とが横一列に
配置されていた。
ポリ型バイポーラトランジスタにおいては、コレクタ領
域７とエミッタ領域６と外部ベース領域５とが横一列に
配置されていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
従来のシングルポリ型バイポーラトランジスタには次に
説明するような問題点があった。上記のシングルポリ型
バイポーラトランジスタにおいては、コレクタ抵抗が数
百〜数キロΩ程度となる。それにより、バイポーラトラ
ンジスタを飽和に近い電圧で使用する場合に、エミッタ
クラウディング効果が顕著にあらわれ、コレクタ電流が
エミッタの外部ベース領域５側の端部にしか流れなくな
る。より具体的には、図２２における領域１２に、コレ
クタ電流が集中してしまう。
従来のシングルポリ型バイポーラトランジスタには次に
説明するような問題点があった。上記のシングルポリ型
バイポーラトランジスタにおいては、コレクタ抵抗が数
百〜数キロΩ程度となる。それにより、バイポーラトラ
ンジスタを飽和に近い電圧で使用する場合に、エミッタ
クラウディング効果が顕著にあらわれ、コレクタ電流が
エミッタの外部ベース領域５側の端部にしか流れなくな
る。より具体的には、図２２における領域１２に、コレ
クタ電流が集中してしまう。
【０００８】その結果、コレクタ電流が低下しデバイス
特性が劣化するといった問題点があった。このようなデ
バイス特性の劣化は、製造コストを低減すべくｎ型の埋
込拡散層を形成しない場合には特に無視できないものと
なる。それは、高濃度のｎ型の埋込拡散層を形成しない
ことによってコレクタ抵抗が比較的大きなものとなるた
め、飽和が起こりやすくなるからである。
特性が劣化するといった問題点があった。このようなデ
バイス特性の劣化は、製造コストを低減すべくｎ型の埋
込拡散層を形成しない場合には特に無視できないものと
なる。それは、高濃度のｎ型の埋込拡散層を形成しない
ことによってコレクタ抵抗が比較的大きなものとなるた
め、飽和が起こりやすくなるからである。
【０００９】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、高濃度
の埋込拡散層の形成を省略することによって製造コスト
を低減し、かつコレクタ抵抗が低減された高性能のバイ
ポーラトランジスタを有する半導体装置およびその製造
方法を提供することにある。
ためになされたものである。この発明の目的は、高濃度
の埋込拡散層の形成を省略することによって製造コスト
を低減し、かつコレクタ抵抗が低減された高性能のバイ
ポーラトランジスタを有する半導体装置およびその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】この発明に係るバイポー
ラトランジスタは、主表面を有する第１導電型の半導体
基板と、第２導電型の不純物拡散層と、第１導電型のベ
ース領域と、第２導電型のエミッタ領域と、第１導電型
の外部ベース領域と、パッド導電層と、層間絶縁層と、
第１と第２と第３の金属電極とを備える。不純物拡散層
は、半導体基板の主表面に形成される。ベース領域は、
不純物拡散層の表面に形成される。エミッタ領域は、ベ
ース領域の表面に形成される。外部ベース領域は、ベー
ス領域と接続され、ベース領域とエミッタ領域とを取囲
むように不純物拡散層の表面に形成される。パッド導電
層は、エミッタ領域の表面と接触してエミッタ領域上に
形成される。層間絶縁層は、半導体基板の主表面上に形
成され、不純物拡散層の一部表面，外部ベース領域の一
部表面およびパッド導電層の一部表面に達する第１と第
２と第３のコンタクトホールを有する。第１と第２と第
３の金属電極は、第１と第２と第３のコンタクトホール
内にそれぞれ形成される。
ラトランジスタは、主表面を有する第１導電型の半導体
基板と、第２導電型の不純物拡散層と、第１導電型のベ
ース領域と、第２導電型のエミッタ領域と、第１導電型
の外部ベース領域と、パッド導電層と、層間絶縁層と、
第１と第２と第３の金属電極とを備える。不純物拡散層
は、半導体基板の主表面に形成される。ベース領域は、
不純物拡散層の表面に形成される。エミッタ領域は、ベ
ース領域の表面に形成される。外部ベース領域は、ベー
ス領域と接続され、ベース領域とエミッタ領域とを取囲
むように不純物拡散層の表面に形成される。パッド導電
層は、エミッタ領域の表面と接触してエミッタ領域上に
形成される。層間絶縁層は、半導体基板の主表面上に形
成され、不純物拡散層の一部表面，外部ベース領域の一
部表面およびパッド導電層の一部表面に達する第１と第
２と第３のコンタクトホールを有する。第１と第２と第
３の金属電極は、第１と第２と第３のコンタクトホール
内にそれぞれ形成される。
【００１１】この発明に係るバイポーラトランジスタを
有する半導体装置は、主表面を有する第１導電型の半導
体基板と、ＭＯＳトランジスタと、第２導電型の不純物
拡散層と、第１導電型のベース領域と、第２導電型のエ
ミッタ領域とを備える。ＭＯＳトランジスタは、半導体
基板の主表面上に形成された第２導電型の１対のソース
／ドレイン領域領域を有する。不純物拡散層は、半導体
基板の主表面にＭＯＳトランジスタと間隔をあけて形成
される。ベース領域は、不純物拡散層の表面に形成され
る。外部ベース領域は、ベース領域を取囲むように不純
物拡散層の表面に形成される。エミッタ領域は、ベース
領域の表面に形成される。そして、ソース／ドレイン領
域の拡散深さが外部ベース領域の拡散深さよりも大きく
なっている。
有する半導体装置は、主表面を有する第１導電型の半導
体基板と、ＭＯＳトランジスタと、第２導電型の不純物
拡散層と、第１導電型のベース領域と、第２導電型のエ
ミッタ領域とを備える。ＭＯＳトランジスタは、半導体
基板の主表面上に形成された第２導電型の１対のソース
／ドレイン領域領域を有する。不純物拡散層は、半導体
基板の主表面にＭＯＳトランジスタと間隔をあけて形成
される。ベース領域は、不純物拡散層の表面に形成され
る。外部ベース領域は、ベース領域を取囲むように不純
物拡散層の表面に形成される。エミッタ領域は、ベース
領域の表面に形成される。そして、ソース／ドレイン領
域の拡散深さが外部ベース領域の拡散深さよりも大きく
なっている。
【００１２】この発明に係るバイポーラトランジスタの
製造方法の１つの局面では、まず、第１導電型の半導体
基板の主表面に所定量の第２導電型の不純物を選択的に
導入することによって不純物拡散層を形成する。そし
て、不純物拡散層の表面に選択的に第１導電型の不純物
を導入することによって外部ベース領域を形成する。外
部ベース領域の表面に選択的にエッチング処理を施すこ
とによって、外部ベース領域に取囲まれ外部ベース領域
を半導体基板の深さ方向に貫通する溝部を形成する。こ
の溝部の底面に第１導電型の不純物を導入することによ
ってベース領域を形成する。溝部の側壁にサイドウォー
ル絶縁層を形成する。このサイドウォール絶縁層直下に
側端部を有するように溝部の底面に第２導電型のエミッ
タ領域を形成する。溝部の底面上にこの溝部の底面と接
触するようにパッド導電層を形成する。不純物拡散層の
一部表面と接触する第１の金属電極と、パッド導電層の
一部表面と接触する第２の金属電極と、外部ベース領域
の一部表面と接触する第３の金属電極とを形成する。
製造方法の１つの局面では、まず、第１導電型の半導体
基板の主表面に所定量の第２導電型の不純物を選択的に
導入することによって不純物拡散層を形成する。そし
て、不純物拡散層の表面に選択的に第１導電型の不純物
を導入することによって外部ベース領域を形成する。外
部ベース領域の表面に選択的にエッチング処理を施すこ
とによって、外部ベース領域に取囲まれ外部ベース領域
を半導体基板の深さ方向に貫通する溝部を形成する。こ
の溝部の底面に第１導電型の不純物を導入することによ
ってベース領域を形成する。溝部の側壁にサイドウォー
ル絶縁層を形成する。このサイドウォール絶縁層直下に
側端部を有するように溝部の底面に第２導電型のエミッ
タ領域を形成する。溝部の底面上にこの溝部の底面と接
触するようにパッド導電層を形成する。不純物拡散層の
一部表面と接触する第１の金属電極と、パッド導電層の
一部表面と接触する第２の金属電極と、外部ベース領域
の一部表面と接触する第３の金属電極とを形成する。
【００１３】この発明に係るバイポーラトランジスタの
製造方法の他の局面では、まず、第１導電型の半導体基
板の主表面に所定量の第２導電型の不純物を選択的に導
入することによって不純物拡散層を形成する。そして、
半導体基板の主表面の素子分離領域とエミッタ形成領域
とに分離酸化膜を形成する。エミッタ形成領域の周囲の
半導体基板の主表面に選択的に第１導電型の不純物を導
入することによって、エミッタ形成領域を取囲む外部ベ
ース領域を形成する。エミッタ形成領域に形成された分
離酸化膜を除去することによって、半導体基板の主表面
に、外部ベース領域に取囲まれ外部ベース領域を半導体
基板の深さ方向に貫通する凹部を形成する。この凹部底
面に第１導電型の不純物を導入することによってベース
領域を形成する。凹部の底面上に開口部を有するように
半導体基板の主表面上に絶縁層を形成する。開口部内に
位置する凹部の底面に第２導電型のエミッタ領域を形成
する。開口部内に位置する凹部の底面上にこの凹部の底
面と接触するようにパッド導電層を形成する。不純物拡
散層の一部表面と接触する第１の金属電極と、パッド導
電層の一部表面と接触する第２の金属電極と、外部ベー
ス領域の一部表面と接触する第３の金属電極とを形成す
る。
製造方法の他の局面では、まず、第１導電型の半導体基
板の主表面に所定量の第２導電型の不純物を選択的に導
入することによって不純物拡散層を形成する。そして、
半導体基板の主表面の素子分離領域とエミッタ形成領域
とに分離酸化膜を形成する。エミッタ形成領域の周囲の
半導体基板の主表面に選択的に第１導電型の不純物を導
入することによって、エミッタ形成領域を取囲む外部ベ
ース領域を形成する。エミッタ形成領域に形成された分
離酸化膜を除去することによって、半導体基板の主表面
に、外部ベース領域に取囲まれ外部ベース領域を半導体
基板の深さ方向に貫通する凹部を形成する。この凹部底
面に第１導電型の不純物を導入することによってベース
領域を形成する。凹部の底面上に開口部を有するように
半導体基板の主表面上に絶縁層を形成する。開口部内に
位置する凹部の底面に第２導電型のエミッタ領域を形成
する。開口部内に位置する凹部の底面上にこの凹部の底
面と接触するようにパッド導電層を形成する。不純物拡
散層の一部表面と接触する第１の金属電極と、パッド導
電層の一部表面と接触する第２の金属電極と、外部ベー
ス領域の一部表面と接触する第３の金属電極とを形成す
る。
【００１４】この発明に係るバイポーラトランジスタの
製造方法のさらに他の局面では、まず、第１導電型の半
導体基板の主表面に所定量の第２導電型の不純物を選択
的に導入することによって不純物拡散層を形成する。こ
の不純物拡散層の表面に選択的に第１導電型の不純物を
導入することによってベース領域を形成する。半導体基
板の主表面上にベース領域の一部表面を露出させる開口
部を有する絶縁層を形成する。開口部直下に位置する半
導体基板の主表面に第２導電型のエミッタ領域を形成す
る。開口部内に位置する半導体基板の主表面上から絶縁
層上に延在しエミッタ領域の周囲のベース領域を覆うよ
うにパッド導電層を形成する。このパッド導電層をマス
クとして用いてパッド導電層の周囲の半導体基板の主表
面に選択的に第１導電型の不純物を注入することによっ
て、ベース領域を取囲む外部ベース領域を形成する。不
純物拡散層の一部表面と接触する第１の金属電極と、パ
ッド導電層の一部表面と接触する第２の金属電極と、外
部ベース領域の一部表面と接触する第３の金属電極とを
形成する。
製造方法のさらに他の局面では、まず、第１導電型の半
導体基板の主表面に所定量の第２導電型の不純物を選択
的に導入することによって不純物拡散層を形成する。こ
の不純物拡散層の表面に選択的に第１導電型の不純物を
導入することによってベース領域を形成する。半導体基
板の主表面上にベース領域の一部表面を露出させる開口
部を有する絶縁層を形成する。開口部直下に位置する半
導体基板の主表面に第２導電型のエミッタ領域を形成す
る。開口部内に位置する半導体基板の主表面上から絶縁
層上に延在しエミッタ領域の周囲のベース領域を覆うよ
うにパッド導電層を形成する。このパッド導電層をマス
クとして用いてパッド導電層の周囲の半導体基板の主表
面に選択的に第１導電型の不純物を注入することによっ
て、ベース領域を取囲む外部ベース領域を形成する。不
純物拡散層の一部表面と接触する第１の金属電極と、パ
ッド導電層の一部表面と接触する第２の金属電極と、外
部ベース領域の一部表面と接触する第３の金属電極とを
形成する。
【００１５】この発明に係るバイポーラトランジスタを
有する半導体装置の製造方法では、まず、第１導電型の
半導体基板の主表面に所定量の第２導電型の不純物を選
択的に導入することによって第１の不純物拡散層を形成
する。この第１の不純物拡散層と間隔をあけた半導体基
板の主表面上に絶縁層を介在してＭＯＳトランジスタの
ゲート電極を形成する。このゲート電極直下の半導体基
板の主表面にＭＯＳトランジスタのチャネル領域を形成
するように第１の拡散深さの第２導電型の第２と第３の
不純物拡散層を形成する。上記の第１の不純物拡散層の
表面に第１導電型の不純物を選択的に導入することによ
って、第１の拡散深さより小さい第２の拡散深さの外部
ベース領域を形成する。半導体基板の主表面に選択的に
エッチング処理を施すことによって、外部ベース領域に
取囲まれ外部ベース領域を半導体基板の深さ方向に貫通
する第１の溝部と、第２の不純物拡散層内に底面を有す
る第２の溝部とを形成する。第１の溝部の底面に第１導
電型の不純物を導入することによってベース領域を形成
する。第１と第２の溝部の側壁にサイドウォール絶縁層
を形成する。サイドウォール絶縁層直下に側端部を有す
るように第１の溝部の底面に第２導電型のエミッタ領域
を形成する。第１と第２の溝部の底面と接触するように
第１と第２の溝部の底面上に第１と第２のパッド導電層
を形成する。第１の不純物拡散層の一部表面と接触する
第１の金属電極と、第１と第２のパッド導電層の一部表
面と接触する第２と第３の金属電極と、外部ベース領域
の一部表面と接触する第４の金属電極とを形成する。
有する半導体装置の製造方法では、まず、第１導電型の
半導体基板の主表面に所定量の第２導電型の不純物を選
択的に導入することによって第１の不純物拡散層を形成
する。この第１の不純物拡散層と間隔をあけた半導体基
板の主表面上に絶縁層を介在してＭＯＳトランジスタの
ゲート電極を形成する。このゲート電極直下の半導体基
板の主表面にＭＯＳトランジスタのチャネル領域を形成
するように第１の拡散深さの第２導電型の第２と第３の
不純物拡散層を形成する。上記の第１の不純物拡散層の
表面に第１導電型の不純物を選択的に導入することによ
って、第１の拡散深さより小さい第２の拡散深さの外部
ベース領域を形成する。半導体基板の主表面に選択的に
エッチング処理を施すことによって、外部ベース領域に
取囲まれ外部ベース領域を半導体基板の深さ方向に貫通
する第１の溝部と、第２の不純物拡散層内に底面を有す
る第２の溝部とを形成する。第１の溝部の底面に第１導
電型の不純物を導入することによってベース領域を形成
する。第１と第２の溝部の側壁にサイドウォール絶縁層
を形成する。サイドウォール絶縁層直下に側端部を有す
るように第１の溝部の底面に第２導電型のエミッタ領域
を形成する。第１と第２の溝部の底面と接触するように
第１と第２の溝部の底面上に第１と第２のパッド導電層
を形成する。第１の不純物拡散層の一部表面と接触する
第１の金属電極と、第１と第２のパッド導電層の一部表
面と接触する第２と第３の金属電極と、外部ベース領域
の一部表面と接触する第４の金属電極とを形成する。
【００１６】
【作用】この発明に係るバイポーラトランジスタでは、
エミッタ領域を取囲むように外部ベース領域が形成され
る。それにより、エミッタ領域の全周に沿って電流を流
すことが可能となる。すなわち、エミッタクラウディン
グ効果による電流の局所的な集中を回避することが可能
となる。その結果、コレクタ抵抗を低減することが可能
となる。
エミッタ領域を取囲むように外部ベース領域が形成され
る。それにより、エミッタ領域の全周に沿って電流を流
すことが可能となる。すなわち、エミッタクラウディン
グ効果による電流の局所的な集中を回避することが可能
となる。その結果、コレクタ抵抗を低減することが可能
となる。
【００１７】この発明に係るバイポーラトランジスタを
有する半導体装置によれば、ＭＯＳトランジスタのソー
ス／ドレイン領域の拡散深さが、外部ベース領域の拡散
深さよりも大きくなっている。それにより、外部ベース
領域に取囲まれかつこの外部ベース領域を貫通する溝部
を設けその溝部底面にベース領域およびエミッタ領域を
形成する場合に、この溝部と、ＭＯＳトランジスタの電
極とソース／ドレイン領域の一方とのコンタクト部形成
のための開口部とを同一工程で形成することが可能とな
る。それにより、製造工程を簡略化することが可能とな
る。この場合においても、ベース領域を取囲むように外
部ベース領域が形成されているので、コレクタ抵抗は低
減される。
有する半導体装置によれば、ＭＯＳトランジスタのソー
ス／ドレイン領域の拡散深さが、外部ベース領域の拡散
深さよりも大きくなっている。それにより、外部ベース
領域に取囲まれかつこの外部ベース領域を貫通する溝部
を設けその溝部底面にベース領域およびエミッタ領域を
形成する場合に、この溝部と、ＭＯＳトランジスタの電
極とソース／ドレイン領域の一方とのコンタクト部形成
のための開口部とを同一工程で形成することが可能とな
る。それにより、製造工程を簡略化することが可能とな
る。この場合においても、ベース領域を取囲むように外
部ベース領域が形成されているので、コレクタ抵抗は低
減される。
【００１８】この発明に係るバイポーラトランジスタを
有する半導体装置の製造方法によれば、１つの局面で
は、外部ベース領域の表面に選択的にエッチング処理を
施すことによって、この外部ベース領域に取囲まれ外部
ベース領域を半導体基板の深さ方向に貫通する溝部を形
成している。そして、この溝部の底面にベース領域とエ
ミッタ領域とが形成される。それにより、ベース領域お
よびエミッタ領域を外部ベース領域によって取囲むこと
が可能となる。その結果、コレクタ抵抗を低減すること
が可能となる。それにより、埋込拡散層の形式を省略で
き、製造コスト低減が可能となる。
有する半導体装置の製造方法によれば、１つの局面で
は、外部ベース領域の表面に選択的にエッチング処理を
施すことによって、この外部ベース領域に取囲まれ外部
ベース領域を半導体基板の深さ方向に貫通する溝部を形
成している。そして、この溝部の底面にベース領域とエ
ミッタ領域とが形成される。それにより、ベース領域お
よびエミッタ領域を外部ベース領域によって取囲むこと
が可能となる。その結果、コレクタ抵抗を低減すること
が可能となる。それにより、埋込拡散層の形式を省略で
き、製造コスト低減が可能となる。
【００１９】この発明に係るバイポーラトランジスタの
製造方法によれば、他の局面では、エミッタ形成領域に
分離酸化膜を形成し、このエミッタ形成領域の周囲の半
導体基板の主表面にエミッタ形成領域を取囲むように外
部ベース領域を形成している。そして、エミッタ形成領
域に形成された分離酸化膜を除去することによって、外
部ベース領域に取囲まれこの外部ベース領域を半導体基
板の深さ方向に貫通する凹部を形成している。そして、
この凹部の底面にベース領域とエミッタ領域とを形成し
ている。それにより、ベース領域およびエミッタ領域を
取囲むように外部ベース領域を形成することが可能とな
る。それにより、上記の１つの局面の場合と同様に、コ
レクタ抵抗を低減することが可能となる。また、この場
合も、１つの局面の場合と同様に製造コスト低減が可能
となる。さらに、凹部の形成以前はエミッタ形成領域は
分離酸化膜に覆われているので、ＭＯＳトランジスタな
どの他の素子とともに形成した場合に、凹部形成以前の
プロセスに起因するエミッタ形成領域へのダメージを回
避できる。
製造方法によれば、他の局面では、エミッタ形成領域に
分離酸化膜を形成し、このエミッタ形成領域の周囲の半
導体基板の主表面にエミッタ形成領域を取囲むように外
部ベース領域を形成している。そして、エミッタ形成領
域に形成された分離酸化膜を除去することによって、外
部ベース領域に取囲まれこの外部ベース領域を半導体基
板の深さ方向に貫通する凹部を形成している。そして、
この凹部の底面にベース領域とエミッタ領域とを形成し
ている。それにより、ベース領域およびエミッタ領域を
取囲むように外部ベース領域を形成することが可能とな
る。それにより、上記の１つの局面の場合と同様に、コ
レクタ抵抗を低減することが可能となる。また、この場
合も、１つの局面の場合と同様に製造コスト低減が可能
となる。さらに、凹部の形成以前はエミッタ形成領域は
分離酸化膜に覆われているので、ＭＯＳトランジスタな
どの他の素子とともに形成した場合に、凹部形成以前の
プロセスに起因するエミッタ形成領域へのダメージを回
避できる。
【００２０】この発明に係るバイポーラトランジスタの
製造方法によれば、さらに他の局面では、ベース領域を
形成した後に、このベース領域を覆うようにパッド導電
層を形成している。そして、このパッド導電層をマスク
として用いて、このパッド導電層の周囲の半導体基板の
主表面に第１導電型の不純物を注入することによって外
部ベース領域を形成している。それにより、ベース領域
を取囲むように外部ベース領域を形成することが可能と
なる。ベース領域の表面にはエミッタ領域が形成される
ので、外部ベース領域はエミッタ領域をも取囲むように
形成される。それにより、上記の１つの局面の場合と同
様に、コレクタ抵抗を低減することが可能となる。ま
た、この場合も、１つの局面の場合と同様に、製造コス
トを低減することが可能となる。
製造方法によれば、さらに他の局面では、ベース領域を
形成した後に、このベース領域を覆うようにパッド導電
層を形成している。そして、このパッド導電層をマスク
として用いて、このパッド導電層の周囲の半導体基板の
主表面に第１導電型の不純物を注入することによって外
部ベース領域を形成している。それにより、ベース領域
を取囲むように外部ベース領域を形成することが可能と
なる。ベース領域の表面にはエミッタ領域が形成される
ので、外部ベース領域はエミッタ領域をも取囲むように
形成される。それにより、上記の１つの局面の場合と同
様に、コレクタ抵抗を低減することが可能となる。ま
た、この場合も、１つの局面の場合と同様に、製造コス
トを低減することが可能となる。
【００２１】この発明に係るバイポーラトランジスタを
有する半導体装置の製造方法によれば、外部ベース領域
を貫通する第１の溝部と、ＭＯＳトランジスタの電極形
成のための第２の溝部とを同一工程で形成することが可
能となる。それにより、製造工程を簡略化することが可
能となる。また、この場合も、第１の溝部底面にベース
領域とエミッタ領域とが形成される。それにより、ベー
ス領域およびエミッタ領域を取囲むように外部ベース領
域を形成することが可能となる。それにより、バイポー
ラトランジスタのコレクタ抵抗を低減することが可能と
なる。さらに、この場合も、１つの局面の場合と同様
に、製造コストを低減することが可能となる。
有する半導体装置の製造方法によれば、外部ベース領域
を貫通する第１の溝部と、ＭＯＳトランジスタの電極形
成のための第２の溝部とを同一工程で形成することが可
能となる。それにより、製造工程を簡略化することが可
能となる。また、この場合も、第１の溝部底面にベース
領域とエミッタ領域とが形成される。それにより、ベー
ス領域およびエミッタ領域を取囲むように外部ベース領
域を形成することが可能となる。それにより、バイポー
ラトランジスタのコレクタ抵抗を低減することが可能と
なる。さらに、この場合も、１つの局面の場合と同様
に、製造コストを低減することが可能となる。
【００２２】
【実施例】以下、この発明の実施例について、図１〜図
２１を用いて説明する。
２１を用いて説明する。
【００２３】（第１実施例）まず、図１〜図６を用い
て、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例におけるバイポーラトラン
ジスタを示す平面図である。図２は、図１におけるＩＩ
−ＩＩ線に沿う断面図である。
て、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例におけるバイポーラトラン
ジスタを示す平面図である。図２は、図１におけるＩＩ
−ＩＩ線に沿う断面図である。
【００２４】まず、上記の図１および図２を用いて、本
実施例におけるバイポーラトランジスタの構造について
説明する。図２を参照して、ｐ型シリコン基板１の主表
面にはｎウェル領域２が形成される。このｎウェル領域
２の表面にはｐ型の外部ベース領域５が形成される。こ
の外部ベース領域５は、高濃度のｐ型の不純物を含む。
実施例におけるバイポーラトランジスタの構造について
説明する。図２を参照して、ｐ型シリコン基板１の主表
面にはｎウェル領域２が形成される。このｎウェル領域
２の表面にはｐ型の外部ベース領域５が形成される。こ
の外部ベース領域５は、高濃度のｐ型の不純物を含む。
【００２５】ｐ型シリコン基板１の主表面には、この外
部ベース領域５をｐ型シリコン基板１の深さ方向に貫通
する溝部（コンタクトホール１３）が形成されている。
そして、このコンタクトホール１３の底面直下に、ｐ型
の真性ベース領域４が形成されている。この真性ベース
領域４の表面にはｎ型のエミッタ領域６が形成されてい
る。
部ベース領域５をｐ型シリコン基板１の深さ方向に貫通
する溝部（コンタクトホール１３）が形成されている。
そして、このコンタクトホール１３の底面直下に、ｐ型
の真性ベース領域４が形成されている。この真性ベース
領域４の表面にはｎ型のエミッタ領域６が形成されてい
る。
【００２６】また、コンタクトホール１３の側壁には、
シリコン酸化膜やシリコン窒化膜などの絶縁物質からな
るサイドウォール絶縁層１５が形成されている。エミッ
タ領域６の側端部はこのサイドウォール絶縁層５の直下
に位置し、真性ベース領域４の側端部は、外部ベース領
域５下に位置する。
シリコン酸化膜やシリコン窒化膜などの絶縁物質からな
るサイドウォール絶縁層１５が形成されている。エミッ
タ領域６の側端部はこのサイドウォール絶縁層５の直下
に位置し、真性ベース領域４の側端部は、外部ベース領
域５下に位置する。
【００２７】ｎウェル領域２の表面には、上記の外部ベ
ース領域５と間隔をあけてｎ型のコレクタ引出し領域７
が形成される。また、真性ベース領域４直下のｎウェル
領域（コレクタ領域）２に含まれるｎ型の不純物濃度
は、例えば、５×１０18ｃｍ-3以下である。この場合に
は、図２に示されるように、バイポーラトランジスタに
おいて、高濃度のｎ型の不純物を含む埋込拡散層が形成
されない。それにより、製造コストを低減することが可
能となる。
ース領域５と間隔をあけてｎ型のコレクタ引出し領域７
が形成される。また、真性ベース領域４直下のｎウェル
領域（コレクタ領域）２に含まれるｎ型の不純物濃度
は、例えば、５×１０18ｃｍ-3以下である。この場合に
は、図２に示されるように、バイポーラトランジスタに
おいて、高濃度のｎ型の不純物を含む埋込拡散層が形成
されない。それにより、製造コストを低減することが可
能となる。
【００２８】ｐ型シリコン基板１の主表面には、選択的
に分離酸化膜３が形成されている。そして、ｐ型シリコ
ン基板１の主表面上には、シリコン酸化膜などからなる
第１の層間絶縁層８が形成されている。上記のコンタク
トホール１３は、この第１の層間絶縁層８をも貫通して
いる。そして、コンタクトホール１３内から第１の層間
絶縁層８の一部表面上に延在するように、多結晶シリコ
ン層（パッド導電層）９ａが形成されている。
に分離酸化膜３が形成されている。そして、ｐ型シリコ
ン基板１の主表面上には、シリコン酸化膜などからなる
第１の層間絶縁層８が形成されている。上記のコンタク
トホール１３は、この第１の層間絶縁層８をも貫通して
いる。そして、コンタクトホール１３内から第１の層間
絶縁層８の一部表面上に延在するように、多結晶シリコ
ン層（パッド導電層）９ａが形成されている。
【００２９】この多結晶シリコン層９ａおよび第１の層
間絶縁層８を覆うように、シリコン酸化膜などからなる
第２の層間絶縁層１０が形成されている。この第２の層
間絶縁層１０には、コレクタ引出し領域７の一部表面に
達するコンタクトホール１４ａと、多結晶シリコン層９
ａの一部表面に達するコンタクトホール１４ｂと、外部
ベース領域５の一部表面に達するコンタクトホール１４
ｃとが形成されている。このコンタクトホール１４ａ，
１４ｂ，１４ｃ内には、Ａｌを含む材質からなる金属電
極１１ａ，１１ｂ，１１ｃがそれぞれ形成される。
間絶縁層８を覆うように、シリコン酸化膜などからなる
第２の層間絶縁層１０が形成されている。この第２の層
間絶縁層１０には、コレクタ引出し領域７の一部表面に
達するコンタクトホール１４ａと、多結晶シリコン層９
ａの一部表面に達するコンタクトホール１４ｂと、外部
ベース領域５の一部表面に達するコンタクトホール１４
ｃとが形成されている。このコンタクトホール１４ａ，
１４ｂ，１４ｃ内には、Ａｌを含む材質からなる金属電
極１１ａ，１１ｂ，１１ｃがそれぞれ形成される。
【００３０】以上の構成を有するバイポーラトランジス
タにおいて、図１に示されるように、外部ベース領域５
がエミッタ領域６を取囲むように形成されている。それ
により、エミッタ領域６の全周に沿って電流を流すこと
が可能となる。それにより、コレクタ電流を増大させる
ことが可能となる。その結果、コレクタ抵抗が低減で
き、バイポーラトランジスタの性能を向上させることが
可能となる。
タにおいて、図１に示されるように、外部ベース領域５
がエミッタ領域６を取囲むように形成されている。それ
により、エミッタ領域６の全周に沿って電流を流すこと
が可能となる。それにより、コレクタ電流を増大させる
ことが可能となる。その結果、コレクタ抵抗が低減で
き、バイポーラトランジスタの性能を向上させることが
可能となる。
【００３１】次に、図３〜図６を用いて、図１および図
２に示されるバイポーラトランジスタの製造方法につい
て説明する。図３〜図６は、上記の本実施例におけるバ
イポーラトランジスタの製造工程の第１工程〜第４工程
を示す断面図である。
２に示されるバイポーラトランジスタの製造方法につい
て説明する。図３〜図６は、上記の本実施例におけるバ
イポーラトランジスタの製造工程の第１工程〜第４工程
を示す断面図である。
【００３２】まず図３を参照して、ＬＯＣＯＳ（Local
Oxidation of Silicon）法などを用いて、ｐ型シリコン
基板１の主表面に選択的に分離酸化膜３を形成する。そ
して、熱拡散法あるいはイオン注入法などを用いて、ｐ
型シリコン基板１の主表面に選択的にｎ型の不純物を導
入することによってｎウェル領域２を形成する。このｎ
ウェル領域２の濃度は、例えば、５×１０18ｃｍ-3以下
である。次に、ｐ型シリコン基板１の主表面において、
ベース領域，エミッタ領域および外部ベース領域の形成
領域を露出させるレジストパターン１６ａを形成する。
このレジストパターン１６ａをマスクとして用いて、ボ
ロン（Ｂ）あるいはＢＦ2 などのｐ型の不純物を、ｐ型
シリコン基板１の主表面に注入する。それにより、その
一部が外部ベース領域５となるｐ型不純物拡散層５ａを
形成する。
Oxidation of Silicon）法などを用いて、ｐ型シリコン
基板１の主表面に選択的に分離酸化膜３を形成する。そ
して、熱拡散法あるいはイオン注入法などを用いて、ｐ
型シリコン基板１の主表面に選択的にｎ型の不純物を導
入することによってｎウェル領域２を形成する。このｎ
ウェル領域２の濃度は、例えば、５×１０18ｃｍ-3以下
である。次に、ｐ型シリコン基板１の主表面において、
ベース領域，エミッタ領域および外部ベース領域の形成
領域を露出させるレジストパターン１６ａを形成する。
このレジストパターン１６ａをマスクとして用いて、ボ
ロン（Ｂ）あるいはＢＦ2 などのｐ型の不純物を、ｐ型
シリコン基板１の主表面に注入する。それにより、その
一部が外部ベース領域５となるｐ型不純物拡散層５ａを
形成する。
【００３３】次に、図４を参照して、ＣＶＤ（Chemical
Vapor Deposition ）法などを用いて、ｐ型シリコン基
板１の主表面上全面に、シリコン酸化膜などからなる第
１の層間絶縁層８を形成する。次に、この第１の層間絶
縁層８とｐ型不純物拡散層５ａとを貫通するようにコン
タクトホール１３を形成する。それにより、環状の外部
ベース領域５が形成される。そして、第１の層間絶縁層
８をマスクとして用いて、コンタクトホール１３の底面
にボロン（Ｂ）あるいはＢＦ2 などのｐ型の不純物を注
入する。それにより、コンタクトホール１３の底面に真
性ベース領域４を形成する。
Vapor Deposition ）法などを用いて、ｐ型シリコン基
板１の主表面上全面に、シリコン酸化膜などからなる第
１の層間絶縁層８を形成する。次に、この第１の層間絶
縁層８とｐ型不純物拡散層５ａとを貫通するようにコン
タクトホール１３を形成する。それにより、環状の外部
ベース領域５が形成される。そして、第１の層間絶縁層
８をマスクとして用いて、コンタクトホール１３の底面
にボロン（Ｂ）あるいはＢＦ2 などのｐ型の不純物を注
入する。それにより、コンタクトホール１３の底面に真
性ベース領域４を形成する。
【００３４】次に、シリコン酸化膜あるいはシリコン窒
化膜などからなる絶縁層を、ＣＶＤ法などを用いて、ｐ
型シリコン基板１の主表面上全面に堆積する。そして、
この絶縁層に異方性エッチング処理を施す。それによ
り、コンタクトホール１３の側壁にサイドウォール絶縁
層１５を形成する。次に、このサイドウォール絶縁層１
５および第１の層間絶縁層８をマスクとして用いて、砒
素（Ａｓ）あるいはリン（Ｐ）などのｎ型の不純物をコ
ンタクトホール１３の底面に注入する。それにより、ｎ
型エミッタ領域６が形成される。このとき、サイドウォ
ール絶縁層１５をマスクとして用いているので、エミッ
タ領域６の側端部はサイドウォール絶縁層１５直下に位
置する。このサイドウォール絶縁層１５を形成すること
によって、エミッタ／ベース間耐圧を確保している。上
記の工程を経て形成されたエミッタ領域６の表面は、外
部ベース領域５の表面よりも下方に位置することにな
る。
化膜などからなる絶縁層を、ＣＶＤ法などを用いて、ｐ
型シリコン基板１の主表面上全面に堆積する。そして、
この絶縁層に異方性エッチング処理を施す。それによ
り、コンタクトホール１３の側壁にサイドウォール絶縁
層１５を形成する。次に、このサイドウォール絶縁層１
５および第１の層間絶縁層８をマスクとして用いて、砒
素（Ａｓ）あるいはリン（Ｐ）などのｎ型の不純物をコ
ンタクトホール１３の底面に注入する。それにより、ｎ
型エミッタ領域６が形成される。このとき、サイドウォ
ール絶縁層１５をマスクとして用いているので、エミッ
タ領域６の側端部はサイドウォール絶縁層１５直下に位
置する。このサイドウォール絶縁層１５を形成すること
によって、エミッタ／ベース間耐圧を確保している。上
記の工程を経て形成されたエミッタ領域６の表面は、外
部ベース領域５の表面よりも下方に位置することにな
る。
【００３５】次に、図６を参照して、ＣＶＤ法およびエ
ッチング法を用いて、コンタクトホール１３内に多結晶
シリコン層９ａを形成する。なお、この多結晶シリコン
層９ａは、エミッタ領域６の形成前に形成されてもよ
い。この場合には、予めこの多結晶シリコン層９ａにｎ
型の不純物を導入しておき、この多結晶シリコン層９ａ
からｎ型の不純物を拡散させることによってエミッタ領
域６を形成する。
ッチング法を用いて、コンタクトホール１３内に多結晶
シリコン層９ａを形成する。なお、この多結晶シリコン
層９ａは、エミッタ領域６の形成前に形成されてもよ
い。この場合には、予めこの多結晶シリコン層９ａにｎ
型の不純物を導入しておき、この多結晶シリコン層９ａ
からｎ型の不純物を拡散させることによってエミッタ領
域６を形成する。
【００３６】その後は、ＣＶＤ法などを用いて、第１の
層間絶縁層８および多結晶シリコン層９ａを覆うよう
に、シリコン酸化膜などからなる第２の層間絶縁層１０
を形成する。そして、この第２の層間絶縁層１０に、エ
ッチング技術を用いて、コンタクトホール１４ａ，１４
ｂ，１４ｃをそれぞれ形成する。その後、スパッタリン
グ法などを用いて、コンタクトホール１４ａ，１４ｂ，
１４ｃ内と第２の層間絶縁層１０上とにＡｌを含む金属
層を堆積し、この金属層をパターニングする。それによ
り、金属電極１１ａ，１１ｂ，１１ｃが形成される。以
上の工程を経て、図２に示されるバイポーラトランジス
タが形成されることになる。
層間絶縁層８および多結晶シリコン層９ａを覆うよう
に、シリコン酸化膜などからなる第２の層間絶縁層１０
を形成する。そして、この第２の層間絶縁層１０に、エ
ッチング技術を用いて、コンタクトホール１４ａ，１４
ｂ，１４ｃをそれぞれ形成する。その後、スパッタリン
グ法などを用いて、コンタクトホール１４ａ，１４ｂ，
１４ｃ内と第２の層間絶縁層１０上とにＡｌを含む金属
層を堆積し、この金属層をパターニングする。それによ
り、金属電極１１ａ，１１ｂ，１１ｃが形成される。以
上の工程を経て、図２に示されるバイポーラトランジス
タが形成されることになる。
【００３７】次に、図７および図８を用いて、本実施例
におけるバイポーラトランジスタの適用例について説明
する。図７は、本実施例におけるバイポーラトランジス
タを含む半導体装置を示す部分断面図である。図８は、
図７における半導体装置の特徴的な製造工程を示す断面
図である。
におけるバイポーラトランジスタの適用例について説明
する。図７は、本実施例におけるバイポーラトランジス
タを含む半導体装置を示す部分断面図である。図８は、
図７における半導体装置の特徴的な製造工程を示す断面
図である。
【００３８】まず図７を参照して、本適用例における半
導体装置は、バイポーラ部とＭＯＳトランジスタ部とを
備える。バイポーラ部には、上記の本実施例におけるバ
イポーラトランジスタが形成される。そして、ＭＯＳト
ランジスタ部には、この場合であればｎＭＯＳトランジ
スタが形成される。
導体装置は、バイポーラ部とＭＯＳトランジスタ部とを
備える。バイポーラ部には、上記の本実施例におけるバ
イポーラトランジスタが形成される。そして、ＭＯＳト
ランジスタ部には、この場合であればｎＭＯＳトランジ
スタが形成される。
【００３９】ＭＯＳトランジスタは、ｐウェル領域１８
表面に形成され、ｎ型のソース／ドレイン領域１７と、
ゲート絶縁層２７と、ゲート電極１９とを有する。そし
て、一方のソース／ドレイン領域１７の表面には、この
一方のソース／ドレイン領域内に底面を有するようにコ
ンタクトホール２１が形成される。
表面に形成され、ｎ型のソース／ドレイン領域１７と、
ゲート絶縁層２７と、ゲート電極１９とを有する。そし
て、一方のソース／ドレイン領域１７の表面には、この
一方のソース／ドレイン領域内に底面を有するようにコ
ンタクトホール２１が形成される。
【００４０】このコンタクトホール２１内には多結晶シ
リコン層９ｂが形成される。この多結晶シリコン層９ｂ
を覆うように第２の層間絶縁層１０が形成され、この第
２の層間絶縁層１０には多結晶シリコン層９ｂ上に位置
する部分にコンタクトホール１４ｄが形成される。コン
タクトホール１４ｄ内には金属電極１１ｄが形成され
る。
リコン層９ｂが形成される。この多結晶シリコン層９ｂ
を覆うように第２の層間絶縁層１０が形成され、この第
２の層間絶縁層１０には多結晶シリコン層９ｂ上に位置
する部分にコンタクトホール１４ｄが形成される。コン
タクトホール１４ｄ内には金属電極１１ｄが形成され
る。
【００４１】上記の構造を有する半導体装置において、
ＭＯＳトランジスタのソース／ドレイン領域１７の拡散
深さＤ２が、バイポーラトランジスタの外部ベース領域
５の拡散深さＤ１よりも大きくなるように設定されてい
る。それにより、コンタクトホール１３とコンタクトホ
ール２１とを同一工程で形成した場合においても、コン
タクトホール２１が、ソース／ドレイン領域１７を貫通
することを効果的に阻止することが可能となる。それに
より、コンタクトホール１３とコンタクトホール２１と
を同一工程で形成することが可能となる。その結果、半
導体装置の製造工程を簡略化することが可能となる。
ＭＯＳトランジスタのソース／ドレイン領域１７の拡散
深さＤ２が、バイポーラトランジスタの外部ベース領域
５の拡散深さＤ１よりも大きくなるように設定されてい
る。それにより、コンタクトホール１３とコンタクトホ
ール２１とを同一工程で形成した場合においても、コン
タクトホール２１が、ソース／ドレイン領域１７を貫通
することを効果的に阻止することが可能となる。それに
より、コンタクトホール１３とコンタクトホール２１と
を同一工程で形成することが可能となる。その結果、半
導体装置の製造工程を簡略化することが可能となる。
【００４２】なお、バイポーラトランジスタにおけるコ
ンタクトホール１３は、図７に示されるコンタクトホー
ル２１以外のコンタクトホールと同一工程で形成されて
もよい。
ンタクトホール１３は、図７に示されるコンタクトホー
ル２１以外のコンタクトホールと同一工程で形成されて
もよい。
【００４３】次に、図８を用いて、上記の半導体装置の
製造方法について説明する。図８を参照して、まず、ｐ
型シリコン基板１の主表面に、ｎウェル領域２とｐウェ
ル領域１８とを形成する。そして、ＬＯＣＯＳ法などを
用いて、分離酸化膜３を形成する。次に、熱酸化法など
を用いてゲート絶縁層２７を形成し、このゲート絶縁層
２７上にゲート電極１９を形成する。
製造方法について説明する。図８を参照して、まず、ｐ
型シリコン基板１の主表面に、ｎウェル領域２とｐウェ
ル領域１８とを形成する。そして、ＬＯＣＯＳ法などを
用いて、分離酸化膜３を形成する。次に、熱酸化法など
を用いてゲート絶縁層２７を形成し、このゲート絶縁層
２７上にゲート電極１９を形成する。
【００４４】次に、ゲート電極１９をマスクとして用い
てｐウェル領域１８の表面にｎ型の不純物を導入するこ
とによって、拡散深さＤ２のソース／ドレイン領域１７
を形成する。次に、ＣＶＤ法などを用いて、ｐ型シリコ
ン基板１の主表面上全面に、第１の層間絶縁層８を形成
する。
てｐウェル領域１８の表面にｎ型の不純物を導入するこ
とによって、拡散深さＤ２のソース／ドレイン領域１７
を形成する。次に、ＣＶＤ法などを用いて、ｐ型シリコ
ン基板１の主表面上全面に、第１の層間絶縁層８を形成
する。
【００４５】そして、バイポーラトランジスタのベース
形成領域と、ＭＯＳトランジスタの電極の形成領域とに
開口部を有するレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして用いて、第１
の層間絶縁層８とｐ型シリコン基板１の主表面とをエッ
チングする。それにより、コンタクトホール１３とコン
タクトホール２１とが同時に形成される。それにより、
製造工程を簡略化することが可能となる。
形成領域と、ＭＯＳトランジスタの電極の形成領域とに
開口部を有するレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして用いて、第１
の層間絶縁層８とｐ型シリコン基板１の主表面とをエッ
チングする。それにより、コンタクトホール１３とコン
タクトホール２１とが同時に形成される。それにより、
製造工程を簡略化することが可能となる。
【００４６】次に、コンタクトホール１３の底面に、上
記の場合と同様の方法で、真性ベース領域４とサイドウ
ォール絶縁層１５とを形成する。このサイドウォール絶
縁層１５と同一工程で、コンタクトホール２１の側壁に
サイドウォール絶縁層１５ａが形成される。そして、コ
ンタクトホール１３内とコンタクトホール２１内とに、
多結晶シリコン層９ａと９ｂとを形成する。
記の場合と同様の方法で、真性ベース領域４とサイドウ
ォール絶縁層１５とを形成する。このサイドウォール絶
縁層１５と同一工程で、コンタクトホール２１の側壁に
サイドウォール絶縁層１５ａが形成される。そして、コ
ンタクトホール１３内とコンタクトホール２１内とに、
多結晶シリコン層９ａと９ｂとを形成する。
【００４７】そして、ＣＶＤ法などを用いて、第２の層
間絶縁層１０を形成し、この第２の層間絶縁層１０にコ
ンタクトホール１４ａ，１４ｂ，１４ｃ，１４ｄをそれ
ぞれ形成する。そして、このコンタクトホール１４ａ，
１４ｂ，１４ｃ，１４ｄ内に、金属電極１１ａ，１１
ｂ，１１ｃ，１１ｄをそれぞれ形成する。以上の工程を
経て、図７に示される半導体装置が形成されることにな
る。
間絶縁層１０を形成し、この第２の層間絶縁層１０にコ
ンタクトホール１４ａ，１４ｂ，１４ｃ，１４ｄをそれ
ぞれ形成する。そして、このコンタクトホール１４ａ，
１４ｂ，１４ｃ，１４ｄ内に、金属電極１１ａ，１１
ｂ，１１ｃ，１１ｄをそれぞれ形成する。以上の工程を
経て、図７に示される半導体装置が形成されることにな
る。
【００４８】（第２実施例）次に、図９〜図１２を用い
て、この発明の第２の実施例について説明する。図９
は、この発明の第２の実施例におけるバイポーラトラン
ジスタを示す断面図である。
て、この発明の第２の実施例について説明する。図９
は、この発明の第２の実施例におけるバイポーラトラン
ジスタを示す断面図である。
【００４９】図９を参照して、本実施例におけるバイポ
ーラトランジスタでは、外部ベース領域５を貫通するよ
うに略半楕円形状の断面構造を有する凹部２２が形成さ
れている。より具体的には、凹部２２は、ＬＯＣＯＳ法
によって形成された分離酸化膜の底面形状とほぼ同一の
形状を有する。そして、この凹部２２の底面直下に真性
ベース領域４が形成され、この真性ベース領域４の表面
にエミッタ領域６が形成されている。
ーラトランジスタでは、外部ベース領域５を貫通するよ
うに略半楕円形状の断面構造を有する凹部２２が形成さ
れている。より具体的には、凹部２２は、ＬＯＣＯＳ法
によって形成された分離酸化膜の底面形状とほぼ同一の
形状を有する。そして、この凹部２２の底面直下に真性
ベース領域４が形成され、この真性ベース領域４の表面
にエミッタ領域６が形成されている。
【００５０】そして、凹部２２の底面上にコンタクトホ
ール２３を有するように第１の層間絶縁層８が形成され
ている。そして、コンタクトホール２３内に多結晶シリ
コン層９ａが形成されている。そして、コンタクトホー
ル２３を規定する第１の層間絶縁層８の端部下に、エミ
ッタ領域６の側端部が位置することになる。したがっ
て、コンタクトホール２３の開口幅を適切に調整するこ
とによって、エミッタ／ベース間の耐圧を向上させるこ
とが可能となる。それ以外の構造に関しては図２に示さ
れる第１の実施例におけるバイポーラトランジスタとほ
ぼ同様である。
ール２３を有するように第１の層間絶縁層８が形成され
ている。そして、コンタクトホール２３内に多結晶シリ
コン層９ａが形成されている。そして、コンタクトホー
ル２３を規定する第１の層間絶縁層８の端部下に、エミ
ッタ領域６の側端部が位置することになる。したがっ
て、コンタクトホール２３の開口幅を適切に調整するこ
とによって、エミッタ／ベース間の耐圧を向上させるこ
とが可能となる。それ以外の構造に関しては図２に示さ
れる第１の実施例におけるバイポーラトランジスタとほ
ぼ同様である。
【００５１】次に、図１０〜図１２を用いて、図９に示
されるバイポーラトランジスタの製造方法について説明
する。図１０〜図１２は、図９に示されるバイポーラト
ランジスタの製造工程の第１工程〜第３工程を示す断面
図である。
されるバイポーラトランジスタの製造方法について説明
する。図１０〜図１２は、図９に示されるバイポーラト
ランジスタの製造工程の第１工程〜第３工程を示す断面
図である。
【００５２】まず図１０を参照して、上記の第１の実施
例と同様の方法で分離酸化膜３とｎウェル領域２とをそ
れぞれ形成する。このとき、本実施例においては、エミ
ッタ形成領域を覆うように分離酸化膜３ａを形成してお
く。次に、外部ベース領域の形成領域を露出させるよう
にレジストパターン１６ｂを形成する。このレジストパ
ターン１６ｂと分離酸化膜３ａとをマスクとして用い
て、ボロン（Ｂ）あるいはＢＦ2 などのｐ型の不純物を
ｎウェル領域２の表面に注入する。それにより、外部ベ
ース領域５が形成される。
例と同様の方法で分離酸化膜３とｎウェル領域２とをそ
れぞれ形成する。このとき、本実施例においては、エミ
ッタ形成領域を覆うように分離酸化膜３ａを形成してお
く。次に、外部ベース領域の形成領域を露出させるよう
にレジストパターン１６ｂを形成する。このレジストパ
ターン１６ｂと分離酸化膜３ａとをマスクとして用い
て、ボロン（Ｂ）あるいはＢＦ2 などのｐ型の不純物を
ｎウェル領域２の表面に注入する。それにより、外部ベ
ース領域５が形成される。
【００５３】次に、図１１を参照して、上記のレジスト
パターン１６ｂを除去した後、外部ベース領域５と分離
酸化膜３ａとを露出させ分離酸化膜３を覆うレジストパ
ターン１６ｃを形成する。このレジストパターン１６ｃ
をマスクとして用いて、ウェットエッチング処理を施す
ことによって、分離酸化膜３ａを除去する。それによ
り、凹部２２が形成される。この段階まで凹部２２は分
離酸化膜３ａによって覆われているので、それ以前のプ
ロセスによってこの凹部２２の表面がダメージを受ける
ことはない。そして、レジストパターン１６ｃをマスク
として用いて、ボロン（Ｂ）あるいはＢＦ2 などのｐ型
の不純物を凹部２２の底面に注入する。それにより、真
性ベース領域４が形成される。なお、外部ベース領域５
の形成のためにレジストパターン１６ｃを用いてもよ
い。この場合には、レジストパターン１６ｂの形成を省
略できるので、製造工程を簡略化できる。
パターン１６ｂを除去した後、外部ベース領域５と分離
酸化膜３ａとを露出させ分離酸化膜３を覆うレジストパ
ターン１６ｃを形成する。このレジストパターン１６ｃ
をマスクとして用いて、ウェットエッチング処理を施す
ことによって、分離酸化膜３ａを除去する。それによ
り、凹部２２が形成される。この段階まで凹部２２は分
離酸化膜３ａによって覆われているので、それ以前のプ
ロセスによってこの凹部２２の表面がダメージを受ける
ことはない。そして、レジストパターン１６ｃをマスク
として用いて、ボロン（Ｂ）あるいはＢＦ2 などのｐ型
の不純物を凹部２２の底面に注入する。それにより、真
性ベース領域４が形成される。なお、外部ベース領域５
の形成のためにレジストパターン１６ｃを用いてもよ
い。この場合には、レジストパターン１６ｂの形成を省
略できるので、製造工程を簡略化できる。
【００５４】次に、図１２を参照して、上記の第１の実
施例と同様の方法で第１の層間絶縁層８を形成する。そ
して、写真製版技術およびエッチング技術を用いて、凹
部２２の底面上にコンタクトホール２３を形成する。そ
して、上記の第１の実施例と同様の方法で、エミッタ領
域６と多結晶シリコン層９ａとをそれぞれ形成する。こ
のとき、コンタクトホール２３の開口幅を適切に調整す
ることによって、エミッタ領域６の側端部と外部ベース
領域５との間の距離を大きくすることが可能となる。そ
れにより、エミッタ／ベース間の耐圧を向上させること
が可能となる。それ以降は上記の第１の実施例と同様の
工程を経て図９に示されるバイポーラトランジスタが形
成されることになる。
施例と同様の方法で第１の層間絶縁層８を形成する。そ
して、写真製版技術およびエッチング技術を用いて、凹
部２２の底面上にコンタクトホール２３を形成する。そ
して、上記の第１の実施例と同様の方法で、エミッタ領
域６と多結晶シリコン層９ａとをそれぞれ形成する。こ
のとき、コンタクトホール２３の開口幅を適切に調整す
ることによって、エミッタ領域６の側端部と外部ベース
領域５との間の距離を大きくすることが可能となる。そ
れにより、エミッタ／ベース間の耐圧を向上させること
が可能となる。それ以降は上記の第１の実施例と同様の
工程を経て図９に示されるバイポーラトランジスタが形
成されることになる。
【００５５】（第３実施例）次に、図１３〜図１７を用
いて、この発明の第３の実施例について説明する。
いて、この発明の第３の実施例について説明する。
【００５６】図１３は、この発明の第３の実施例におけ
るバイポーラトランジスタを示す断面図である。図１３
を参照して、本実施例におけるバイポーラトランジスタ
では、第１の層間絶縁層８が、多結晶シリコン層９ａの
側端部下にのみ残余している。そして、この第１の層間
絶縁層８の直下にエミッタ領域６の側端部が位置する。
また、外部ベース領域５の一方の側端部も、エミッタ領
域６の側端部と間隔をあけて、第１の層間絶縁層８の直
下に位置する。それ以外の構造に関しては上記の第１の
実施例とほぼ同様である。
るバイポーラトランジスタを示す断面図である。図１３
を参照して、本実施例におけるバイポーラトランジスタ
では、第１の層間絶縁層８が、多結晶シリコン層９ａの
側端部下にのみ残余している。そして、この第１の層間
絶縁層８の直下にエミッタ領域６の側端部が位置する。
また、外部ベース領域５の一方の側端部も、エミッタ領
域６の側端部と間隔をあけて、第１の層間絶縁層８の直
下に位置する。それ以外の構造に関しては上記の第１の
実施例とほぼ同様である。
【００５７】次に、図１４〜図１７を用いて、図１３に
示されるバイポーラトランジスタの製造方法について説
明する。図１４〜図１７は、本実施例におけるバイポー
ラトランジスタの製造工程の第１工程〜第４工程を示す
断面図である。
示されるバイポーラトランジスタの製造方法について説
明する。図１４〜図１７は、本実施例におけるバイポー
ラトランジスタの製造工程の第１工程〜第４工程を示す
断面図である。
【００５８】まず図１４を参照して、上記の第１の実施
例と同様の工程を経てｎウェル領域２と分離酸化膜３と
を形成する。そして、真性ベース領域４と外部ベース領
域５の形成領域を露出させるレジストパターン１６ｄを
形成する。このレジストパターン１６ｄをマスクとして
用いて、ボロン（Ｂ）あるいはＢＦ2 などのｐ型の不純
物をｎウェル領域２の表面に注入する。それにより、そ
の一部が真性ベース領域４となるｐ型不純物拡散層４ａ
を形成する。
例と同様の工程を経てｎウェル領域２と分離酸化膜３と
を形成する。そして、真性ベース領域４と外部ベース領
域５の形成領域を露出させるレジストパターン１６ｄを
形成する。このレジストパターン１６ｄをマスクとして
用いて、ボロン（Ｂ）あるいはＢＦ2 などのｐ型の不純
物をｎウェル領域２の表面に注入する。それにより、そ
の一部が真性ベース領域４となるｐ型不純物拡散層４ａ
を形成する。
【００５９】次に、上記の第１の実施例と同様の方法で
第１の層間絶縁層８を形成し、このエミッタ形成領域上
に位置する第１の層間絶縁層８にコンタクトホール２５
を形成する。このとき、コンタクトホール２５の形成領
域における層間絶縁層８の下地はほぼ平坦であるので、
上記の第２の実施例の場合よりもコンタクトホール２５
の形成は容易となる。そして、このコンタクトホール２
５を通して砒素（Ａｓ）あるいはリン（Ｐ）などのｎ型
の不純物をｐ型不純物拡散層４ａの表面に注入する。そ
れにより、エミッタ領域６が形成される。
第１の層間絶縁層８を形成し、このエミッタ形成領域上
に位置する第１の層間絶縁層８にコンタクトホール２５
を形成する。このとき、コンタクトホール２５の形成領
域における層間絶縁層８の下地はほぼ平坦であるので、
上記の第２の実施例の場合よりもコンタクトホール２５
の形成は容易となる。そして、このコンタクトホール２
５を通して砒素（Ａｓ）あるいはリン（Ｐ）などのｎ型
の不純物をｐ型不純物拡散層４ａの表面に注入する。そ
れにより、エミッタ領域６が形成される。
【００６０】次に、図１６を参照して、第１の層間絶縁
層８上に、ＣＶＤ法などを用いて多結晶シリコン層を堆
積する。この多結晶シリコン層上に所定形状にパターニ
ングされたレジストパターン１６ｅを形成する。そし
て、このレジストパターン１６ｅをマスクとして用いて
多結晶シリコン層をパターニングする。それにより、多
結晶シリコン層９ａが形成される。そして、レジストパ
ターン１６ｅをマスクとして用いて、さらに第１の層間
絶縁層８をもエッチングする。それにより、ｐ型不純物
拡散層４ａの一部表面を露出させる。その結果、露出し
たｐ型不純物拡散層４ａの表面の高さは、エミッタ領域
６の表面よりも低くなる。なお、エミッタ領域６は、上
記の第１の実施例の場合と同様に、多結晶シリコン層９
ａの形成の後に不純物を拡散することによって形成して
もよい。
層８上に、ＣＶＤ法などを用いて多結晶シリコン層を堆
積する。この多結晶シリコン層上に所定形状にパターニ
ングされたレジストパターン１６ｅを形成する。そし
て、このレジストパターン１６ｅをマスクとして用いて
多結晶シリコン層をパターニングする。それにより、多
結晶シリコン層９ａが形成される。そして、レジストパ
ターン１６ｅをマスクとして用いて、さらに第１の層間
絶縁層８をもエッチングする。それにより、ｐ型不純物
拡散層４ａの一部表面を露出させる。その結果、露出し
たｐ型不純物拡散層４ａの表面の高さは、エミッタ領域
６の表面よりも低くなる。なお、エミッタ領域６は、上
記の第１の実施例の場合と同様に、多結晶シリコン層９
ａの形成の後に不純物を拡散することによって形成して
もよい。
【００６１】次に、図１７を参照して、外部ベース領域
５の表面上に開口部を有するレジストパターン１６ｇを
さらに形成する。そして、レジストパターン１６ｇ，１
６ｅをマスクとして用いて、ボロン（Ｂ）あるいはＢＦ
2 などのｐ型の不純物をｐ型不純物拡散層４ａの表面に
注入する。それにより、外部ベース領域５を形成する。
その後は、上記の第１の実施例と同様の工程を経て図１
３に示されるバイポーラトランジスタが形成されること
になる。
５の表面上に開口部を有するレジストパターン１６ｇを
さらに形成する。そして、レジストパターン１６ｇ，１
６ｅをマスクとして用いて、ボロン（Ｂ）あるいはＢＦ
2 などのｐ型の不純物をｐ型不純物拡散層４ａの表面に
注入する。それにより、外部ベース領域５を形成する。
その後は、上記の第１の実施例と同様の工程を経て図１
３に示されるバイポーラトランジスタが形成されること
になる。
【００６２】次に、図１８および図１９を用いて、上記
の第３の実施例の変形例について説明する。上記の第３
の実施例においては、エミッタ／ベース間の耐圧を向上
させるためには、多結晶シリコン層９ａの側端部を、ｐ
型シリコン基板１の主表面と平行な方向に突出させる必
要がある。それにより、多結晶シリコン層９ａとｐ型シ
リコン基板１との間の寄生容量が増大することが懸念さ
れる。本変形例は、そのような懸念を解消すべく考案さ
れたものである。
の第３の実施例の変形例について説明する。上記の第３
の実施例においては、エミッタ／ベース間の耐圧を向上
させるためには、多結晶シリコン層９ａの側端部を、ｐ
型シリコン基板１の主表面と平行な方向に突出させる必
要がある。それにより、多結晶シリコン層９ａとｐ型シ
リコン基板１との間の寄生容量が増大することが懸念さ
れる。本変形例は、そのような懸念を解消すべく考案さ
れたものである。
【００６３】図１８は、本変形例の特徴的な工程を示す
断面図である。図１９は、本変形例におけるバイポーラ
トランジスタを示す断面図である。
断面図である。図１９は、本変形例におけるバイポーラ
トランジスタを示す断面図である。
【００６４】まず図１８を参照して、上記の第３の実施
例と同様の工程を経て多結晶シリコン層９ａまでを形成
し、その後レジストパターン１６ｅを除去する。そし
て、上記の第１の実施例におけるサイドウォール絶縁層
１５の形成方法と同様の方法で、多結晶シリコン層９ａ
の側壁にサイドウォール絶縁層２４を形成する。その
後、外部ベース領域の形成領域を露出させるレジストパ
ターン１６ｆを形成する。そして、このレジストパター
ン１６ｆをマスクとして用いて、ボロン（Ｂ）あるいは
ＢＦ2 などのｐ型の不純物をｐ型不純物拡散層４ａの表
面に注入する。それにより、外部ベース領域５を形成す
る。その後は、上記の第１の実施例と同様の工程を経て
図１９に示されるバイポーラトランジスタが形成される
ことになる。
例と同様の工程を経て多結晶シリコン層９ａまでを形成
し、その後レジストパターン１６ｅを除去する。そし
て、上記の第１の実施例におけるサイドウォール絶縁層
１５の形成方法と同様の方法で、多結晶シリコン層９ａ
の側壁にサイドウォール絶縁層２４を形成する。その
後、外部ベース領域の形成領域を露出させるレジストパ
ターン１６ｆを形成する。そして、このレジストパター
ン１６ｆをマスクとして用いて、ボロン（Ｂ）あるいは
ＢＦ2 などのｐ型の不純物をｐ型不純物拡散層４ａの表
面に注入する。それにより、外部ベース領域５を形成す
る。その後は、上記の第１の実施例と同様の工程を経て
図１９に示されるバイポーラトランジスタが形成される
ことになる。
【００６５】図１８および図１９に示されるように、サ
イドウォール絶縁層２４を形成することによって、エミ
ッタ領域６と外部ベース領域５との間の距離を増大させ
ることが可能となる。それにより、多結晶シリコン層９
ａとｐ型シリコン基板１との間の寄生容量を増大させる
ことなく、エミッタ／ベース間の耐圧を向上させること
が可能となる。
イドウォール絶縁層２４を形成することによって、エミ
ッタ領域６と外部ベース領域５との間の距離を増大させ
ることが可能となる。それにより、多結晶シリコン層９
ａとｐ型シリコン基板１との間の寄生容量を増大させる
ことなく、エミッタ／ベース間の耐圧を向上させること
が可能となる。
【００６６】（第４実施例）次に、図２０および図２１
を用いて、本発明の第４の実施例について説明する。図
２０は、この発明の第４の実施例におけるバイポーラト
ランジスタの平面図である。図２１は、図２０に示され
るバイポーラトランジスタの変形例におけるバイポーラ
トランジスタを示す平面図である。
を用いて、本発明の第４の実施例について説明する。図
２０は、この発明の第４の実施例におけるバイポーラト
ランジスタの平面図である。図２１は、図２０に示され
るバイポーラトランジスタの変形例におけるバイポーラ
トランジスタを示す平面図である。
【００６７】まず図２０を参照して、エミッタ領域６は
長方形の平面形状を有している。そして、このエミッタ
領域６の一方の短辺と対向する位置にコレクタ領域７が
形成され、エミッタ領域６の他方の短辺と対向する位置
にベース電極と外部ベース領域５とのコンタクト部２６
が形成される。コレクタ領域７およびコンタクト部２６
をこのように配置することによって、バイポーラトラン
ジスタの平面積を縮小することが可能となる。
長方形の平面形状を有している。そして、このエミッタ
領域６の一方の短辺と対向する位置にコレクタ領域７が
形成され、エミッタ領域６の他方の短辺と対向する位置
にベース電極と外部ベース領域５とのコンタクト部２６
が形成される。コレクタ領域７およびコンタクト部２６
をこのように配置することによって、バイポーラトラン
ジスタの平面積を縮小することが可能となる。
【００６８】次に、図２１を参照して、コンタクト部２
６とコレクタ領域７とが隣接するように配置され、エミ
ッタ領域６がコンタクト部２６およびコレクタ領域７の
双方と対向するように配置される。それにより、エミッ
タ領域６とコレクタ領域７との間の距離を、上記の図２
０に示される場合よりも小さくすることが可能となる。
それにより、コレクタ抵抗の上昇を効果的に阻止するこ
とが可能となる。また、コンタクト部２６とコレクタ領
域７とを、エミッタ領域６に対して同じ側に隣り合う位
置に配置することによって、バイポーラトランジスタの
平面積をも縮小することが可能となる。
６とコレクタ領域７とが隣接するように配置され、エミ
ッタ領域６がコンタクト部２６およびコレクタ領域７の
双方と対向するように配置される。それにより、エミッ
タ領域６とコレクタ領域７との間の距離を、上記の図２
０に示される場合よりも小さくすることが可能となる。
それにより、コレクタ抵抗の上昇を効果的に阻止するこ
とが可能となる。また、コンタクト部２６とコレクタ領
域７とを、エミッタ領域６に対して同じ側に隣り合う位
置に配置することによって、バイポーラトランジスタの
平面積をも縮小することが可能となる。
【００６９】なお、上記の各実施例においては、ｎｐｎ
バイポーラトランジスタの場合について説明したが、ｐ
ｎｐバイポーラトランジスタにも本発明は適用可能であ
る。また、上記の多結晶シリコン層９ａは、ポリサイド
であってもよい。さらに、上記の各実施例において、ｎ
+ 埋め込み層を形成してもよい。
バイポーラトランジスタの場合について説明したが、ｐ
ｎｐバイポーラトランジスタにも本発明は適用可能であ
る。また、上記の多結晶シリコン層９ａは、ポリサイド
であってもよい。さらに、上記の各実施例において、ｎ
+ 埋め込み層を形成してもよい。
【００７０】
【発明の効果】以上説明したように、この発明によれ
ば、シングルポリ型バイポーラトランジスタにおいて、
エミッタ領域を取囲むように外部ベース領域を形成して
いる。それにより、エミッタクラウディング効果によっ
て生じる電流の局所的な集中を阻止することが可能とな
る。それにより、コレクタ抵抗を低減することが可能と
なる。その結果、高性能なシングルポリ型バイポーラト
ランジスタが得られることになる。なお、本発明は、高
濃度の埋込拡散層を形成しないタイプのシングルポリ型
バイポーラトランジスタに対して特に効果的である。す
なわち、コレクタ抵抗の比較的大きいバイポーラトラン
ジスタに対して特に有効であると言える。
ば、シングルポリ型バイポーラトランジスタにおいて、
エミッタ領域を取囲むように外部ベース領域を形成して
いる。それにより、エミッタクラウディング効果によっ
て生じる電流の局所的な集中を阻止することが可能とな
る。それにより、コレクタ抵抗を低減することが可能と
なる。その結果、高性能なシングルポリ型バイポーラト
ランジスタが得られることになる。なお、本発明は、高
濃度の埋込拡散層を形成しないタイプのシングルポリ型
バイポーラトランジスタに対して特に効果的である。す
なわち、コレクタ抵抗の比較的大きいバイポーラトラン
ジスタに対して特に有効であると言える。
【００７１】以上のことより、本発明によれば、埋込拡
散層の形成を省略することによって製造コストを低減
し、かつ性能の向上したシングルポリ型バイポーラトラ
ンジスタおよびそのようなバイポーラトランジスタを有
する半導体装置が得られる。
散層の形成を省略することによって製造コストを低減
し、かつ性能の向上したシングルポリ型バイポーラトラ
ンジスタおよびそのようなバイポーラトランジスタを有
する半導体装置が得られる。
【図１】 この発明の第１の実施例におけるバイポーラ
トランジスタを示す平面図である。
トランジスタを示す平面図である。
【図２】 図１におけるＩＩ−ＩＩ線に沿う断面図であ
る。
る。
【図３】 この発明の第１の実施例におけるバイポーラ
トランジスタの製造工程の第１工程を示す断面図であ
る。
トランジスタの製造工程の第１工程を示す断面図であ
る。
【図４】 この発明の第１の実施例におけるバイポーラ
トランジスタの製造工程の第２工程を示す断面図であ
る。
トランジスタの製造工程の第２工程を示す断面図であ
る。
【図５】 この発明の第１の実施例におけるバイポーラ
トランジスタの製造工程の第３工程を示す断面図であ
る。
トランジスタの製造工程の第３工程を示す断面図であ
る。
【図６】 この発明の第１の実施例におけるバイポーラ
トランジスタの製造工程の第４工程を示す断面図であ
る。
トランジスタの製造工程の第４工程を示す断面図であ
る。
【図７】 この発明の第１の実施例におけるバイポーラ
トランジスタを有する半導体装置を示す断面図である。
トランジスタを有する半導体装置を示す断面図である。
【図８】 図７に示される半導体装置の特徴的な製造工
程を示す断面図である。
程を示す断面図である。
【図９】 この発明の第２の実施例におけるバイポーラ
トランジスタを示す断面図である。
トランジスタを示す断面図である。
【図１０】 図９に示されるバイポーラトランジスタの
製造工程の第１工程を示す断面図である。
製造工程の第１工程を示す断面図である。
【図１１】 図９に示されるバイポーラトランジスタの
製造工程の第２工程を示す断面図である。
製造工程の第２工程を示す断面図である。
【図１２】 図９に示されるバイポーラトランジスタの
製造工程の第３工程を示す断面図である。
製造工程の第３工程を示す断面図である。
【図１３】 この発明の第３の実施例におけるバイポー
ラトランジスタを示す断面図である。
ラトランジスタを示す断面図である。
【図１４】 図１３に示されるバイポーラトランジスタ
の製造工程の第１工程を示す断面図である。
の製造工程の第１工程を示す断面図である。
【図１５】 図１３に示されるバイポーラトランジスタ
の製造工程の第２工程を示す断面図である。
の製造工程の第２工程を示す断面図である。
【図１６】 図１３に示されるバイポーラトランジスタ
の製造工程の第３工程を示す断面図である。
の製造工程の第３工程を示す断面図である。
【図１７】 図１３に示されるバイポーラトランジスタ
の製造工程の第４工程を示す断面図である。
の製造工程の第４工程を示す断面図である。
【図１８】 この発明の第３の実施例の変形例の特徴的
な製造工程を示す断面図である。
な製造工程を示す断面図である。
【図１９】 この発明の第３の実施例の変形例における
バイポーラトランジスタを示す断面図である。
バイポーラトランジスタを示す断面図である。
【図２０】 この発明の第４の実施例におけるバイポー
ラトランジスタを示す平面図である。
ラトランジスタを示す平面図である。
【図２１】 図２０の変形例におけるバイポーラトラン
ジスタを示す平面図である。
ジスタを示す平面図である。
【図２２】 従来のバイポーラトランジスタを示す平面
図である。
図である。
【図２３】 図２２におけるＸＸＩＩＩ−ＸＸＩＩＩ線
に沿う断面図である。
に沿う断面図である。
１ ｐ型シリコン基板、２ ｎウェル（コレクタ）領
域、３，３ａ 分離酸化膜、４ 真性ベース領域、５
外部ベース領域、６ エミッタ領域、７ コレクタ引き
出し領域、８ 第１の層間絶縁層、９，９ａ，９ｂ 多
結晶シリコン層、１０ 第２の層間絶縁層、１１ａ，１
１ｂ，１１ｃ，１１ｄ 金属電極、１２端部領域、１
３，１４ａ，１４ｂ，１４ｃ，２１，２３，２５ コン
タクトホール、１５，１５ａ，２０，２４ サイドウォ
ール絶縁層、１６ａ，１６ｂ，１６ｃ，１６ｄ，１６
ｅ，１６ｆ，１６ｇ レジストパターン、１７ ｎ型ソ
ース／ドレイン領域、１８ ｐウェル領域、１９ ゲー
ト電極、２２ 凹部、２６ コンタクト部、２７ ゲー
ト絶縁層。
域、３，３ａ 分離酸化膜、４ 真性ベース領域、５
外部ベース領域、６ エミッタ領域、７ コレクタ引き
出し領域、８ 第１の層間絶縁層、９，９ａ，９ｂ 多
結晶シリコン層、１０ 第２の層間絶縁層、１１ａ，１
１ｂ，１１ｃ，１１ｄ 金属電極、１２端部領域、１
３，１４ａ，１４ｂ，１４ｃ，２１，２３，２５ コン
タクトホール、１５，１５ａ，２０，２４ サイドウォ
ール絶縁層、１６ａ，１６ｂ，１６ｃ，１６ｄ，１６
ｅ，１６ｆ，１６ｇ レジストパターン、１７ ｎ型ソ
ース／ドレイン領域、１８ ｐウェル領域、１９ ゲー
ト電極、２２ 凹部、２６ コンタクト部、２７ ゲー
ト絶縁層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (11)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に形成された第２導電型の不純
物拡散層と、 前記不純物拡散層の表面に形成された第１導電型のベー
ス領域と、 前記ベース領域の表面に形成された第２導電型のエミッ
タ領域と、 前記ベース領域と接続され前記ベース領域と前記エミッ
タ領域とを取囲むように前記不純物拡散層の表面に形成
された第１導電型の外部ベース領域と、 前記エミッタ領域表面と接触して前記エミッタ領域上に
形成されたパッド導電層と、 前記半導体基板の主表面上に形成され、前記不純物拡散
層の一部表面，前記外部ベース領域の一部表面および前
記パッド導電層の一部表面に達する第１と第２と第３の
コンタクトホールが設けられた層間絶縁層と、 前記第１と第２と第３のコンタクトホール内にそれぞれ
形成された第１と第２と第３の金属電極とを備えたバイ
ポーラトランジスタ。 - 【請求項２】 前記半導体基板の主表面には、前記外部
ベース領域に取囲まれ前記外部ベース領域の一部を前記
半導体基板の深さ方向に貫通する溝部が形成され、 前記溝部の側壁にはサイドウォール絶縁層が形成され、 前記溝部の底面直下に前記ベース領域が形成され、 前記エミッタ領域の側端部は前記サイドウォール絶縁層
直下に位置する、請求項１に記載のバイポーラトランジ
スタ。 - 【請求項３】 前記半導体基板の主表面には、前記外部
ベース領域に取囲まれ前記外部ベース領域の一部を前記
半導体基板の深さ方向に貫通し略半楕円形状の断面構造
の凹部が形成され、 前記半導体基板の主表面と前記層間絶縁層との間には前
記外部ベース領域上から前記凹部底面上にわたって延在
し前記凹部底面上に開口部を有する絶縁層が形成され、 前記ベース領域は前記凹部底面直下に形成され、 前記エミッタ領域の側端部は前記開口部近傍の前記絶縁
層直下に位置する、請求項１に記載のバイポーラトラン
ジスタ。 - 【請求項４】 前記パッド導電層の側端部と前記半導体
基板の主表面との間には絶縁層が形成され、 前記パッド導電層の側壁には前記絶縁層を覆うようにサ
イドウォール絶縁層が形成され、 前記エミッタ領域の側端部は前記絶縁層直下に位置し、 前記外部ベース領域の一方の端部は前記サイドウォール
絶縁層直下に位置する、請求項１に記載のバイポーラト
ランジスタ。 - 【請求項５】 前記第１の金属電極は前記不純物拡散層
の一部表面と接触し、前記第２の金属電極は前記外部ベ
ース領域の一部表面と接触し、前記第３の金属電極は前
記パッド導電層の一部表面と接触し、 前記エミッタ領域は対向する１対の短辺を含む長方形の
平面形状を有し、 前記エミッタ領域の一方の前記短辺と対向する位置に前
記エミッタ領域と間隔をあけて前記第１の金属電極が配
置され、 前記エミッタ領域の他方の前記短辺と対向する位置に前
記エミッタ領域と間隔をあけて前記第２の金属電極が配
置される、請求項１に記載のバイポーラトランジスタ。 - 【請求項６】 前記第１の金属電極は前記不純物拡散層
の一部表面と接触し、前記第２の金属電極は前記外部ベ
ース領域の一部表面と接触し、前記第３の金属電極は前
記パッド導電層の一部表面と接触し、 前記第１と第２の金属電極が隣り合う位置に配置され、
前記第１と第２の金属電極の双方と対向する位置に前記
第３の金属電極が配置される、請求項１に記載のバイポ
ーラトランジスタ。 - 【請求項７】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面上に形成され、第２導電型の１
対のソース／ドレイン領域を有するＭＯＳトランジスタ
と、 前記半導体基板の主表面に前記ＭＯＳトランジスタと間
隔をあけて形成された第２導電型の不純物拡散層と、 前記不純物拡散層の表面に形成された第１導電型のベー
ス領域と、 前記ベース領域を取囲むように前記不純物拡散層の表面
に形成された第１導電型の外部ベース領域と、 前記ベース領域の表面に形成された第２導電型のエミッ
タ領域と、を備え、 前記ソース／ドレイン領域の拡散深さが前記外部ベース
領域の拡散深さよりも大きい、バイポーラトランジスタ
を有する半導体装置。 - 【請求項８】 第１導電型の半導体基板の主表面に所定
量の第２導電型の不純物を選択的に導入することによっ
て不純物拡散層を形成する工程と、 前記不純物拡散層の表面に選択的に第１導電型の不純物
を導入することによって外部ベース領域を形成する工程
と、 前記外部ベース領域の表面に選択的にエッチング処理を
施すことによって、前記外部ベース領域に取囲まれ前記
外部ベース領域を前記半導体基板の深さ方向に貫通する
溝部を形成する工程と、 前記溝部の底面に第１導電型の不純物を導入することに
よってベース領域を形成する工程と、 前記溝部の側壁にサイドウォール絶縁層を形成する工程
と、 前記サイドウォール絶縁層直下に側端部を有するように
前記溝部の底面に第２導電型のエミッタ領域を形成する
工程と、 前記溝部の底面上に前記溝部の底面と接触するようにパ
ッド導電層を形成する工程と、 前記不純物拡散層の一部表面と接触する第１の金属電極
と、前記パッド導電層の一部表面と接触する第２の金属
電極と、前記外部ベース領域の一部表面と接触する第３
の金属電極とを形成する工程と、を備えた、バイポーラ
トランジスタの製造方法。 - 【請求項９】 第１導電型の半導体基板の主表面に所定
量の第２導電型の不純物を選択的に導入することによっ
て不純物拡散層を形成する工程と、 前記半導体基板の主表面の素子分離領域とエミッタ形成
領域とに分離酸化膜を形成する工程と、 前記エミッタ形成領域の周囲の前記半導体基板の主表面
に選択的に第１導電型の不純物を導入することによっ
て、前記エミッタ形成領域を取囲む外部ベース領域を形
成する工程と、 前記エミッタ形成領域に形成された前記分離酸化膜を除
去することによって、前記半導体基板の主表面に、前記
外部ベース領域に取囲まれ前記外部ベース領域を前記半
導体基板の深さ方向に貫通する凹部を形成する工程と、 前記凹部底面に第１導電型の不純物を導入することによ
ってベース領域を形成する工程と、 前記凹部の底面上に開口部を有するように前記半導体基
板の主表面上に絶縁層を形成する工程と、 前記開口部内に位置する前記凹部の底面に第２導電型の
エミッタ領域を形成する工程と、 前記開口部内に位置する前記凹部の底面上に前記凹部の
底面と接触するようにパッド導電層を形成する工程と、 前記不純物拡散層の一部表面と接触する第１の金属電極
と、前記パッド導電層の一部表面と接触する第２の金属
電極と、前記外部ベース領域の一部表面と接触する第３
の金属電極とを形成する工程と、を備えた、バイポーラ
トランジスタの製造方法。 - 【請求項１０】 第１導電型の半導体基板の主表面に所
定量の第２導電型の不純物を選択的に導入することによ
って不純物拡散層を形成する工程と、 前記不純物拡散層の表面に選択的に第１導電型の不純物
を導入することによってベース領域を形成する工程と、 前記半導体基板の主表面上に前記ベース領域の一部表面
を露出させる開口部を有する絶縁層を形成する工程と、 前記開口部直下に位置する前記半導体基板の主表面に第
２導電型のエミッタ領域を形成する工程と、 前記開口部内に位置する前記半導体基板の主表面上から
前記絶縁層上に延在し前記エミッタ領域の周囲の前記ベ
ース領域を覆うようにパッド導電層を形成する工程と、 前記パッド導電層をマスクとして用いて前記パッド導電
層の周囲の前記半導体基板の主表面に選択的に第１導電
型の不純物を注入することによって、前記ベース領域を
取囲む外部ベース領域を形成する工程と、 前記不純物拡散層の一部表面と接触する第１の金属電極
と、前記パッド導電層の一部表面と接触する第２の金属
電極と、前記外部ベース領域の一部表面と接触する第３
の金属電極とを形成する工程と、を備えた、バイポーラ
トランジスタの製造方法。 - 【請求項１１】 第１導電型の半導体基板の主表面に所
定量の第２導電型の不純物を選択的に導入することによ
って第１の不純物拡散層を形成する工程と、 前記第１の不純物拡散層と間隔をあけた前記半導体基板
の主表面上に絶縁層を介在してＭＯＳトランジスタのゲ
ート電極を形成する工程と、 前記ゲート電極直下の前記半導体基板の主表面に前記Ｍ
ＯＳトランジスタのチャネル領域を形成するように第１
の拡散深さの第２導電型の第２と第３の不純物拡散層を
形成する工程と、 前記第１の不純物拡散層の表面に第１導電型の不純物を
選択的に導入することによって、前記第１の拡散深さよ
り小さい第２の拡散深さの外部ベース領域を形成する工
程と、 前記半導体基板の主表面に選択的にエッチング処理を施
すことによって、前記外部ベース領域に取囲まれ前記外
部ベース領域を前記半導体基板の深さ方向に貫通する第
１の溝部と、前記第２の不純物拡散層内に底面を有する
第２の溝部とを形成する工程と、 前記第１の溝部の底面に第１導電型の不純物を導入する
ことによってベース領域を形成する工程と、 前記第１と第２の溝部の側壁にサイドウォール絶縁層を
形成する工程と、 前記サイドウォール絶縁層直下に側端部を有するように
前記第１の溝部の底面に第２導電型のエミッタ領域を形
成する工程と、 前記第１と第２の溝部の底面と接触するように前記第１
と第２の溝部の底面上に第１と第２のパッド導電層を形
成する工程と、 前記第１の不純物拡散層の一部表面と接触する第１の金
属電極と、前記第１と第２のパッド導電層の一部表面と
接触する第２と第３の金属電極と、前記外部ベース領域
の一部表面と接触する第４の金属電極とを形成する工程
と、を備えた、バイポーラトランジスタを有する半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6299361A JPH08162472A (ja) | 1994-12-02 | 1994-12-02 | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 |
| US08/460,940 US5744855A (en) | 1994-12-02 | 1995-06-05 | Single-poly-type bipolar transistor |
| KR1019950036065A KR0177271B1 (ko) | 1994-12-02 | 1995-10-18 | 바이폴라 트랜지스터, 바이폴라 트랜지스터를 구비하는 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6299361A JPH08162472A (ja) | 1994-12-02 | 1994-12-02 | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162472A true JPH08162472A (ja) | 1996-06-21 |
Family
ID=17871568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6299361A Withdrawn JPH08162472A (ja) | 1994-12-02 | 1994-12-02 | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5744855A (ja) |
| JP (1) | JPH08162472A (ja) |
| KR (1) | KR0177271B1 (ja) |
Cited By (1)
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