KR100616394B1 - 바이폴라 트랜지스터 및 그 제조 방법 - Google Patents

바이폴라 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

바이폴라 트랜지스터에서는, 진성 베이스 영역의 바로 아래에 SIC를 형성하여, 커크 효과의 억제와 진성 베이스 영역의 박막화에 의한 fT 향상이 도모될 수 있다. 그리고, SIC층의 불순물 농도가 높을수록 그 효과는 크다. 한편, SIC층의 불순물 농도가 높으면, VCEO가 저하되어, fT 향상 및 커크 효과의 억제와 VCEO 특성은 트레이드 오프의 관계에 있다. 진성 베이스 영역의 바로 아래에, 진성 베이스 영역과 당접하는 제2 SIC층을 형성하고, 제2 SIC층의 바로 아래에, 제2 SIC층보다 불순물 농도가 높은 제1 SIC층을 형성한다. 제1 SIC층에 의해 콜렉터의 폭을 좁히고, 또한 커크 효과를 억제하며, 제2 SIC층에서 진성 베이스 영역의 하단을 컷트하여 fT 향상을 도모할 수 있다. 또한, 제1 SIC층의 불순물을 제2 SIC층의 불순물보다 확산 계수가 큰 것을 채용함으로써, 한번의 열 처리로, 깊이가 서로 다른 2개의 SIC층을 형성할 수 있다.
바이폴라 트랜지스터, 진성 베이스 영역, SIC층, 커크 효과, 확산 계수, 불순물 농도, 콜렉터, fT

Description

바이폴라 트랜지스터 및 그 제조 방법{BIPOLA TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 바이폴라 트랜지스터를 설명하는 (A) 평면도 및 (B) 단면도.
도 2는 본 발명의 바이폴라 트랜지스터를 설명하는 특성도.
도 3은 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 바이폴라 트랜지스터를 설명하는 단면도.
도 8은 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 12는 종래의 바이폴라 트랜지스터를 설명하는 단면도.
도 13은 종래의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 14는 종래의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
도 15는 종래의 바이폴라 트랜지스터의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : n+형 실리콘 기판
2 : 콜렉터 영역
4 : LOCOS 산화막
5 : 폴리실리콘층
6 : TEOS막
7 : 베이스 인출 전극
8 : 홈
9 : 외부 베이스 영역
10 : 절연막
11 : 진성 베이스 영역
13 : 사이드월
15 : 에미터 인출 전극
16 : 에미터 영역
17 : 절연막
18 : 베이스 전극
19 : 에미터 전극
20 : 베이스 영역
21 : 동작 영역
22 : 베이스 패드 전극
23 : 에미터 패드 전극
25 : 제1 SIC층
26 : 제2 SIC층
31 : n+형 실리콘 기판
32 : 콜렉터 영역
34 : LOCOS 산화막
35 : 폴리실리콘층
36 : TEOS막
37 : 베이스 인출 전극
39 : 외부 베이스 영역
40 : 절연막
41 : 진성 베이스 영역
43 : 사이드월
45 : 에미터 인출 전극
46 : 에미터 영역
47 : 절연막
48 : 베이스 전극
49 : 에미터 전극
TH : 스루 홀
EC : 에미터 컨택트부
OP : 개구부
Wb : 베이스 폭
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 베이스 영역의 폭을 단축하여 콜렉터 영역의 농도를 향상시키는 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
종래, ㎓대를 다루는 고주파 회로에서는 화합물 반도체 소자를 이용하고 있었다. 그러나, 화합물 반도체 소자는 제조 프로세스, 기술도 서로 다르고, 높은 가격이기 때문에, 양산성이 좋으며 또한 기존의 제조 라인에서 제조할 수 있는 실리콘 반도체 소자의 개발이 행하여지고 있다. 이하, 이러한 고주파 용도의 반도체 장치에 대하여, npn 바이폴라 트랜지스터를 예를 들어 설명한다.
도 12는 종래의 npn형 바이폴라 트랜지스터의 일례를 도시하는 단면도이다. 바이폴라 트랜지스터는, n+형 반도체 기판(31)에 n-형 에피택셜층을 적층하는 등 하여 콜렉터 영역(32)을 형성한다.
또한, LOCOS 산화막(34)을 형성하고, LOCOS 산화막(34) 사이의 기판 표면에 외부 베이스 영역(39) 및 진성 베이스 영역(41)을 형성한다.
외부 베이스 영역(39) 및 진성 베이스 영역(41)은 예를 들면 빗살 형상으로 복수 배치되고, 각각의 진성 베이스 영역(41)의 표면에는 에미터 영역(46)을 형성 한다. 외부 베이스 영역(39) 및 에미터 영역(46)에는 각각의 영역을 형성하기 위한 불순물 확산원을 겸한 도전 재료로 이루어지는 베이스 인출 전극(37) 및 에미터 인출 전극(45)을 컨택트시켜, 각각에 접속하는 베이스 전극(48) 및 에미터 전극(49)을 형성한다. 또한, 콜렉터 영역(32)과 전기적으로 접속하는 콜렉터 전극(도시 생략)을 형성한다. 또, 여기서는 단층의 전극 구조를 도시하였지만, 2층의 메탈 구조로 한 것도 알려져 있다(예를 들면, 특허 문헌 1 참조).
다음에, 도 12 내지 도 14를 참조하여 종래의 바이폴라 트랜지스터의 제조 방법을 설명한다.
우선, n+형 실리콘 기판(31) 상에 n-형 에피택셜층을 적층하는 등 하여 콜렉터 영역(32)을 형성한다. 소정의 영역을 개구한 마스크를 형성하여 LOCOS 산화막(34)을 형성한다.
다음에, 전면에 폴리실리콘층(35)을 퇴적하고, p형 불순물을 이온 주입한다. 이 때, 이온 주입 에너지는 40KeV 이하로 하고, 도우즈량은 5E15㎝-2 정도로 한다. 또한, TEOS막(36) 등의 절연막을 퇴적한다(도 13의 (A)).
그 후, 예정된 에미터 영역 부분을 개구하고, 또한 폴리실리콘층(35)을 소정의 형상으로 패터닝하기 위해서, 레지스트에 의한 마스크를 형성하여 에칭하고, 노출된 폴리실리콘층(35) 및 TEOS막(36)을 제거하여 개구부 OP를 형성한다. 이에 의해, 베이스 확산원을 겸한 베이스 인출 전극(37)이 형성된다. 다음에, 진성 베이스 영역의 표면 보호를 위해 개구부 OP에 절연막(40)을 형성한다. 그 후, 개구부 OP에 p형 불순물을 이온 주입한다(도 13의 (B)).
다음에, RTA(Rapid Thermal Anneal)에 의해 단시간의 열 처리를 실시하여 진성 베이스 영역(41)을 형성한다. 또한, 동일한 열 처리 공정에 의해 베이스 확산원(37) 중의 p형 불순물을 콜렉터 영역(32)의 표면으로 확산한다. 상술한 바와 같이, 베이스 확산원(37)에는 p형 불순물이 도핑되고, 확산에 의해 외부 베이스 영역(39)이 형성된다. 진성 베이스 영역(41)은 외부 베이스 영역(39)과 표면 부근에서 컨택트한다(도 13의 (C)).
다음에, 전면에 비도핑의 폴리실리콘층을 퇴적하고, 에치백한다. 이에 따라, 개구부 OP의 내벽에는 사이드월(43)이 형성된다. 이 사이드월(43)에 의해, 외부 베이스 영역(39)과 후 공정에서 형성되는 에미터 영역과의 거리를 셀프 얼라인먼트로 확보할 수 있다(도 14의 (A)).
다음에, 진성 베이스 영역(41)의 표면에 에미터 영역을 형성하기 위해서, 진성 베이스 영역(41) 상의 절연막(40)을 웨트 에칭에 의해 제거하여, 진성 베이스 영역(41)이 노출된 에미터 컨택트부 EC를 형성한다.
또한, 전면에 폴리실리콘층을 퇴적하고, n형 불순물을 도핑한다. 개구부 OP 부분과, 배선에 필요한 소정의 형상이 남도록 폴리실리콘층을 패터닝한다. 이에 의해, 에미터 확산원으로 되는 에미터 인출 전극(45)을 형성한다. 에미터 인출 전극(45)은 개구부 OP 주위의 TEOS막(36) 상에도 그 일부를 남긴다.
그 후, 에미터 확산원(45)으로부터 n형 불순물을 진성 베이스 영역(41)의 표면으로 확산하여, 에미터 영역(46)을 형성한다. 에미터 영역(46)의 형성에 의해 소정의 베이스 폭 Wb가 얻어진다(도 14의 (B)).
또한, 평탄화를 위해 절연막(47)을 형성하고, LOCOS 산화막(34) 상의 절연막(47) 및 TEOS막(36)에 스루 홀 TH를 형성하며, 에미터 인출 전극(45) 상의 절연막(47)에 스루 홀 TH를 형성한다. 그 후, 금속층을 퇴적하고, 소정의 형상으로 패터닝하여, 베이스 인출 전극(37)에 컨택트하는 베이스 전극(48)을 형성한다. 또한, 에미터 인출 전극(45)에 컨택트하는 에미터 전극(49)을 형성한다. 또한, 콜렉터 영역에 전기적으로 접속하는 콜렉터 전극(도시 생략)을 형성하여, 도 12에 도시하는 최종 구조를 얻는다.
[특허 문헌 1] 일본특허공개 2001-358152호(제3 페이지, 도 1)
바이폴라 트랜지스터의 성능을 나타내는 지표의 하나로서 fT(전류 이득 대역 폭 곱)가 있다. fT 특성을 향상시키기 위해서는 진성 베이스 영역(41)의 박층화나 콜렉터 영역(32)을 얇게 하는 것이 유효하다.
또한, 콜렉터 전류의 밀도가 높게 되면, 전자가 만드는 공간 전하에 의해 콜렉터 공핍층의 내부의 공간 전하가 상쇄되어, 실질적으로 진성 베이스 영역의 폭이 넓어지는 현상(커크 효과)이 발생하고, 이에 의해, 전류 증폭율(hFE)이나 fT 특성의 저하가 생기게 된다.
이러한 커크 효과를 억제하기 위해서는, 진성 베이스 영역(41)의 바로 아래의 콜렉터의 농도를 높이는 것이 유효하다.
그래서, 이들을 실현하기 위한 수단으로서, 도 15와 같이, 진성 베이스 영역 (41)의 바로 아래에 베이스층과 역도전형의 불순물층을 형성하는, SIC(Selectively Ion Implanted Collector)가 알려져 있다.
SIC에 의해 형성된 불순물층(SIC층)(55)에 의해, 진성 베이스 영역(41)의 박층화와, 바이폴라 동작을 행하는 진성 베이스 영역의 바로 아래의 콜렉터의 농도를 국소적으로 높일 수 있다.
여기서, 진성 베이스 영역(41)의 바로 아래의 SIC층(55)의 불순물 농도는 높은 쪽이 커크 효과의 억제에 유효하다. 그러나, SIC층(55)의 불순물 농도를 높이면, 콜렉터 에미터 간 내압(이하, VCEO라고 칭함)의 저하가 일어난다. VCEO는, 일반적으로는 콜렉터 영역(32) 전체의 불순물 농도에 의하지만, SIC층(55)을 형성함으로써 바이폴라 동작을 행하는 진성 베이스 영역(41)의 바로 아래의 불순물 농도가 높으면, 그 불순물 농도에서 내압이 결정되기 때문이다.
VCEO의 저하를 방지하기 위해서, SIC층(55)의 불순물 농도를 낮게 하여서는, 진성 베이스 영역(41)의 박층화를 도모할 수 없고, 또한 커크 효과 억제도 가능하지 않다. 이로부터, SIC층(55)의 농도와 VCEO 특성은 트레이드 오프의 관계로 되어, 어떻게 VCEO 특성을 저하하지 않고 효과적인 SIC층(55)을 형성할지가 과제로 된다.
본 발명은 이러한 과제를 감안하여 이루어지며, 첫째로, 반도체 기판의 표면에 형성된 일 도전형의 콜렉터 영역과, 상기 콜렉터 영역의 표면에 형성된 역도전형의 베이스 영역과, 상기 베이스 영역의 표면에 형성된 일 도전형의 에미터 영역 을 포함하고, 상기 베이스 영역의 아래쪽의 상기 콜렉터 영역에, 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층을 형성함으로써 해결하는 것이다.
또한, 상기 베이스 영역은, 진성 베이스 영역과, 상기 진성 베이스 영역의 양단과 컨택트하는 외부 베이스 영역으로 이루어지고, 상기 제1 및 제2 일 도전형 불순물층은 상기 진성 베이스 영역의 바로 아래에 형성하는 것을 특징으로 한다.
또한, 상기 베이스 영역과 상기 제1 일 도전형 불순물층 사이에 상기 제2 일 도전형 불순물층을 형성하는 것을 특징으로 한다.
또한, 상기 제1 일 도전형 불순물층은 상기 제2 일 도전형 불순물층보다 불순물 농도가 높은 것을 특징으로 한다.
또한, 상기 제1 일 도전형 불순물층은 상기 콜렉터 영역보다 불순물 농도가 높은 것을 특징으로 한다.
또한, 상기 제1 일 도전형 불순물층의 불순물은 제2 일 도전형 불순물층의 불순물보다 확산 계수가 큰 것을 특징으로 한다.
둘째로, 반도체 기판 상에 일 도전형의 콜렉터 영역을 형성하는 공정과, 상기 콜렉터 영역의 표면에 역도전형의 베이스 영역을 형성하고, 상기 베이스 영역의 아래쪽에 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층을 형성하는 공정과, 상기 베이스 영역에 일 도전형의 에미터 영역을 형성하는 공정을 포함함으로써 해결하는 것이다.
셋째로, 반도체 기판 상에 일 도전형의 콜렉터 영역을 형성하는 공정과, 상기 콜렉터 영역의 표면에 역도전형의 외부 베이스 영역을 형성하는 공정과, 외부 베이스 영역 사이에 제1 일 도전형 불순물, 제2 일 도전형 불순물 및 역도전형의 불순물을 이온 주입하는 공정과, 열 처리에 의해 역도전형의 진성 베이스 영역을 형성하고, 상기 진성 베이스 영역의 아래쪽의 제1 일 도전형 불순물층과, 상기 진성 베이스 영역 및 제1 일 도전형 불순물층 사이의 제2 일 도전형 불순물층을 형성하는 공정과, 상기 진성 베이스 영역에 일 도전형의 에미터 영역을 형성하는 공정을 포함함으로써 해결하는 것이다.
또한, 상기 제1 일 도전형 불순물층은 상기 제2 일 도전형 불순물층보다 높은 불순물 농도로 형성되는 것을 특징으로 한다.
또한, 상기 제1 일 도전형 불순물층은 상기 콜렉터 영역보다 높은 불순물 농도로 형성되는 것을 특징으로 한다.
또한, 상기 진성 베이스 영역, 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층은, 서로 다른 확산 계수의 불순물을 주입하여 한번의 열 처리로 동시에 형성하는 것을 특징으로 한다.
<실시예>
도 1 내지 도 11을 참조하여, 본 발명의 반도체 장치에 대하여 npn형 바이폴라 트랜지스터를 예를 들어 설명한다.
우선, 도 1 내지 도 6에, 제1 실시예를 도시한다. 도 1에는 본 실시예의 바이폴라 트랜지스터의 평면도 및 단면도를 도시한다. 도 1의 (A)의 A-A선 단면도가 도 1의 (B)이다.
본 실시예의 바이폴라 트랜지스터는, 반도체 기판(1)과, 콜렉터 영역(2)과, 외부 베이스 영역(9)과, 진성 베이스 영역(11)과, 에미터 영역(16)과, 베이스 인출 전극(7)과, 에미터 인출 전극(15)과, 베이스 전극(18)과, 에미터 전극(19)과, 제1 일 도전형 불순물층(25)과, 제2 일 도전형 불순물층(26)으로 구성된다.
도 1의 (A)와 같이, 동작 영역(21)에, 확산 영역인 베이스 영역 및 에미터 영역(여기서는 모두 도시 생략)이 빗살 형상으로 형성되고, 각각에 컨택트하는 베이스 전극(18) 및 에미터 전극(19)은 빗살을 맞물리게 한 형상으로 배치된다. 베이스 전극(18)은 동작 영역(21)의 밖까지 연장되어, 베이스 패드 전극(22)에 접속한다. 또한, 에미터 전극(19)도 동작 영역(21)의 밖에 연장되어, 에미터 패드 전극(23)에 접속한다.
도 1의 (B)와 같이, 반도체 기판(1)은 n+형 실리콘 기판이며, 그 위에 예를 들면 n-형 에피택셜층을 적층하는 등 하여 콜렉터 영역(2)으로 한다. 콜렉터 영역(2)의 표면에는 소정의 간격으로 LOCOS 산화막(4)을 형성한다. LOCOS 산화막(4) 사이의 콜렉터 영역(2)의 표면에는 외부 베이스 영역(9) 및 진성 베이스 영역(11)으로 이루어지는 베이스 영역(20)을 예를 들면 빗살 형상으로 배치한다.
진성 베이스 영역(11)의 아래쪽에는, 예를 들면 불순물의 확산에 의해 제1 일 도전형 불순물층(25) 및 제2 일 도전형 불순물층(26)이 형성된다. 여기서는 SIC에 의해 형성된 제1 SIC층(25) 및 제2 SIC층(26)이라고 한다. 제1 SIC층(25)은, 예를 들면 인(P)을 이용한다. 여기서 인을 이용하는 이유는, 인 이온은 질량이 작아, 이온 주입 시의 Rp(투영 비정 거리)가 크게 되므로, 깊은 위치에 제1 SIC층을 형성하는 데 적합하기 때문이다.
한편, 제2 SIC층(26)은, 예를 들면 비소(As) 등, 제1 SIC층보다 확산 계수가 작은 불순물에 의해 형성된다. 여기서 확산 계수가 작은 불순물을 이용하는 이유는, 제2 SIC층은 진성 베이스 영역의 하단의 프로파일이 완만한 부분을 컷트하는 것이 목적이며, 확산 계수가 큰 불순물(예를 들면, 인 등)을 이용하면, 진성 베이스 영역의 프로파일 자체에 영향을 미치기 때문이다. 제2 SIC층(26)은 제1 SIC층(25) 및 진성 베이스 영역(11) 사이에 양 영역과 당접하여 형성된다.
진성 베이스 영역(11)의 표면에는 각각 에미터 영역(16)이 형성된다. 즉, 이들 베이스 영역(20), 에미터 영역(16)이 빗살 형상으로 복수 형성되어 동작 영역(21)으로 되어, 바이폴라 트랜지스터를 구성한다.
외부 베이스 영역(9)은, 콜렉터 영역(2)의 표면에 형성된 p+형 불순물의 확산 영역이고, 진성 베이스 영역(11)과 컨택트한다.
베이스 인출 전극(7)은 외부 베이스 영역(9)에 컨택트하여, LOCOS 산화막(4) 상으로 인출된다. 베이스 인출 전극(7)은 불순물을 도입한 폴리실리콘 등의 도전 재료로 이루어지며, 외부 베이스 영역(9)을 형성하기 위한 베이스 확산원을 겸한다. 또한, LOCOS 산화막(4) 상에서, TEOS막(6) 및 절연막(17)에 형성한 스루 홀 TH를 통하여 베이스 전극(18)과 컨택트한다.
에미터 인출 전극(15)은, 폴리실리콘 등의 도전 재료에 n형 불순물을 도입하여 개구부 OP 내를 피복하여 형성된다. 에미터 인출 전극(15)은 에미터 영역(16)을 형성하는 에미터 확산원을 겸하며, 에미터 영역(16)에 컨택트한다.
베이스 전극(18)은 베이스 인출 전극(7)을 통하여 외부 베이스 영역(9) 및 진성 베이스 영역(11)에 접속한다. 또한, 에미터 전극(19)은 에미터 인출 전극(15)을 통하여 에미터 영역(16)에 접속한다.
도 2에는 본 실시예의 B-B선의 단면에 의한 농도 프로파일을 도시한다.
기판 표면(xj=o)으로부터 깊이 방향으로, 에미터 영역(16), 진성 베이스 영역(11), 제2 SIC층(26), 제1 SIC층(25), 콜렉터 영역(2), 반도체 기판(1)의 농도 프로파일을 나타내고 있다.
우선, 제1 SIC층(25)의 불순물은 인(P)이고, 기판 표면으로부터 0.4㎛∼0.5㎛ 정도의 위치에 형성된다. 그 불순물의 농도는 1E18㎝-3 정도이며, 제2 SIC층(26)보다 높다. 제1 SIC층(25)을 기판 표면으로부터 깊은 위치에 형성함으로써, 저농도의 콜렉터 영역(2)의 폭이 좁아지고, 또한 베이스-콜렉터 간의 공간 전하 밀도를 높일 수 있어, 커크 효과를 억제할 수 있다.
또한, 제2 SIC층(26)의 불순물은 비소(As)이고, 기판 표면으로부터 0.2㎛ 정도의 위치에 형성된다. 그 불순물 농도는 1E17㎝-3 정도이며, 제1 SIC층(25)보다 낮다. 제2 SIC층(26)은 진성 베이스 영역(11)의 하단을 컷트하도록 진성 베이스 영역(11)과 당접하여 형성하여도, 확산 계수가 작기 때문에 진성 베이스 영역(11)의 프로파일에 영향을 주지 않고서, 소정의 진성 베이스 영역(11)의 폭을 얻을 수 있다.
즉, 본 실시예에 따르면, 진성 베이스 영역(11)의 바로 아래에 제2 SIC층(26)을 배치하여 fT 향상을 도모하고, 기판 표면으로부터 보다 깊은 위치에 제1 SIC층(25)을 배치하여 커크 효과의 억제를 도모한다.
또한, SIC층의 불순물 농도를 높게 함으로써 우려되는 VCEO의 열화에 대해서는, 바이폴라 동작을 행하는 진성 베이스 영역(11)의 바로 아래의 불순물 농도가 영향을 주지만, 본 실시예에서는 비교적 불순물 농도가 낮은 제2 SIC층(26)이 배치되기 때문에, VCEO의 대폭적인 저하를 억제할 수 있다.
다음에, 도 3 내지 도 7 및 도 1을 참조하여, 본 실시예의 바이폴라 트랜지스터의 제조 방법의 일례를 설명한다.
바이폴라 트랜지스터의 제조 방법은, 반도체 기판 상에 일 도전형의 콜렉터 영역을 형성하는 공정과, 콜렉터 영역의 표면에 역도전형의 베이스 영역을 형성하고, 베이스 영역의 아래쪽에 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층을 형성하는 공정과, 베이스 영역에 일 도전형의 에미터 영역을 형성하는 공정으로 구성된다.
제1 공정(도 3 참조) : 반도체 기판(1) 상에 일 도전형의 콜렉터 영역(2)을 형성하는 공정.
n+형 실리콘 기판(1) 상에 n-형 에피택셜층을 적층하는 등 하여 콜렉터 영역(2)을 형성한다. LOCOS 산화막을 형성하기 위해서, 예를 들면 산화막/폴리실리콘/질화막을 순차 적층한 마스크(도시 생략)를 형성하고, 소정의 영역을 에칭한다. 그 개구부에 산화막을 성장시켜, LOCOS 산화막(4)을 형성한다.
제2 공정(도 4, 도 5 참조) : 콜렉터 영역의 표면에 역도전형의 베이스 영역을 형성하고, 베이스 영역의 아래쪽에 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층을 형성하는 공정.
우선, 콜렉터 영역(2)의 표면에 베이스 확산원으로 되는 베이스 인출 전극을 형성한다. 즉, 전면에 폴리실리콘층(5)을 퇴적하고, p형 불순물을 이온 주입한다. 이 때, 이온 주입 에너지는 40KeV 정도이고, 이온 주입에 의한 도우즈량은 5E15㎝-2 정도이다. 또한, TEOS막(6) 등의 절연막을 퇴적한다(도 4의 (A)).
예정된 에미터 영역 부분을 개구하고, 또한 폴리실리콘층(5)을 소정의 형상으로 패터닝하기 위해서, 레지스트막에 의한 마스크를 형성하여 에칭하고, 노출된 폴리실리콘층(5) 및 TEOS막(6)을 제거하여 개구부 OP를 형성한다. 그 후, 레지스트막을 제거한다. 이에 의해, 베이스 확산원을 겸한 베이스 인출 전극(7)이 형성된다. 그 후, 개구부 OP부의 바닥부의 보호 및 에미터 베이스 간 분리를 위해 개구부 OP에 절연막(10)을 형성한다(도 4의 (B)).
다음에, 도 5와 같이, 베이스 영역(20)과, 제1 SIC층(25) 및 제2 SIC층(26)을 형성한다. 우선, 개구부 OP의 바닥부에, 제1 일 도전형 불순물(예를 들면, 인)을, 이온 주입(SIC)으로 가속 에너지 300KeV, 도우즈량 2E13㎝-2으로 주입한다. 또한, 제2 일 도전형 불순물(예를 들면, 비소)를 이온 주입(SIC)으로 가속 에너지 300KeV, 도우즈량 2E12㎝-2으로 주입한다. 마지막으로, 진성 베이스 영역의 형성을 위한 역도전형의 불순물(예를 들면, 불화보론)을 이온 주입으로 가속 에너지 16KeV, 도우즈량 3E13㎝-2으로 주입한다(도 5의 (A)).
그 후, RTA에 의해 단시간(1000℃에서 5초 정도)의 열 처리를 실시한다. 이에 의해, 베이스 확산원(7)으로부터 콜렉터 영역으로 p형 불순물을 확산하여 외부 베이스 영역(9)을 형성한다. 동시에, 불화보론을 콜렉터 영역(2)으로 확산하여 진성 베이스 영역(11)을 형성한다. 진성 베이스 영역(11)은 외부 베이스 영역(9)과 컨택트하여, 베이스 영역(20)을 구성한다.
또한, 동시에 인과 비소를 확산하여 진성 베이스 영역의 아래쪽에 제1 SIC층(25)과 제2 SIC층(26)을 형성한다. 확산 계수의 상이에 의해 깊이가 서로 다른 제1 SIC층(25)과 제2 SIC층(26)을 형성할 수 있다.
즉, 여기서는 한번의 열 처리 공정에서, 깊은 제1 SIC층(25)과 그 상층의 제2 SIC층(26) 및 그 상층의 진성 베이스 영역(11)이 동시에 형성될 수 있다(도 5의 (B)).
제2 SIC층(26)은 진성 베이스 영역(11)과 당접하여, 진성 베이스 영역(11)의 하단을 컷트할 수 있어, 소정의 폭의 진성 베이스 영역(11)을 얻을 수 있다.
또한, 제1 SIC층(25)은 제2 SIC층(26)과 당접하여, 기판 표면으로부터 깊은 위치에 형성될 수 있다. 또한, 제1 SIC층(25)의 불순물 농도를 제2 SIC층(26)보다 고농도로 함으로써, 진성 베이스 영역(11)의 바로 아래의 제1 및 제2 SIC층(25, 26)은 결과적으로 계단 형상으로 형성된다. 진성 베이스 영역(11)은, 후 공정에서 형성되는 에미터 영역과 함께 미소한 폭(깊이)의 영역이다. 열 처리 공정이 많으면, 이들 영역의 프로파일에도 악영향을 끼치기 때문에, 본 실시예와 같이 1회의 열 처리로 2개의 SIC층을 형성하는 것이 바람직하다.
제3 공정(도 6 참조) : 베이스 영역에 일 도전형의 에미터 영역을 형성하는 공정.
우선, 절연막(10)의 막 두께가 에미터 베이스 간 내압에 대하여 얇은 경우에는 절연막(10) 상에 다시 절연막(도시 생략)을 추가 형성한다. 그 후, 셀프 얼라인먼트로 에미터 영역을 형성하기 위해서 개구부 OP의 내벽에 사이드월을 형성한다. 즉, 전면에 폴리실리콘층을 퇴적하고, 에치백한다. 이에 따라, 개구부 OP의 내벽에는 사이드월(13)이 형성된다(도 6의 (A)).
다음에, 진성 베이스 영역(11)의 표면에 에미터 영역을 형성하기 위해서, 개구부 OP의 바닥부에서 진성 베이스 영역(11) 상의 절연막(10)을 웨트 에칭에 의해 제거하여, 진성 베이스 영역(11)이 노출된 에미터 컨택트부 EC를 형성한다. 다음에, 에미터 확산원을 형성한다. 전면에 폴리실리콘층을 퇴적하고, n형 불순물을 도핑한다. 개구부 OP 내는 폴리실리콘층으로 피복된다. 이 개구부 OP와, 배선에 필요한 소정의 형상이 남도록 폴리실리콘층을 패터닝한다. 이에 의해, 개구부 OP 내를 피복하여, 에미터 확산원으로 되는 에미터 인출 전극(15)을 형성한다. 에미터 인출 전극(15)은 에미터 컨택트부 EC에 의해 진성 베이스 영역(11)과 컨택트하고, 개구부 OP의 주위의 TEOS막(6) 상에도 그 일부를 남긴다(도 6의 (B)).
또한, 에미터 확산원(15)으로부터 n형 불순물을 진성 베이스 영역(11)의 표면으로 확산하여, 에미터 영역(16)을 형성한다(도 6의 (C)).
그 후, LOCOS 산화막(4) 상에 BPSG막 및 SOG막 등으로 이루어지는 절연막(17)을 형성하고, 그 절연막(17) 및 TEOS막(6)에 스루 홀 TH를 형성한다. 또한, 새로운 레지스트막을 형성하여 에미터 인출 전극(15) 상의 절연막(17)에 스루 홀 TH를 형성한다. 또한, 금속층을 퇴적하고 소정의 형상으로 패터닝하여, 베이스 인출 전극(7)에 컨택트하는 베이스 전극(18)을 형성한다. 또한, 에미터 인출 전극(15)에 컨택트하는 에미터 전극(19)을 형성한다. 또한, 콜렉터 영역(2)에 전기적으로 접속하는 콜렉터 전극(도시 생략)을 형성하여, 도 1의 (B)에 도시하는 최종 구조를 얻는다. 또한, 동작 영역(21)의 밖에는, 에미터 전극(19)과 접속하는 에미터 패드 전극(23), 베이스 전극(18)과 컨택트하는 베이스 패드 전극(22)이 형성된다(도 1의 (A) 참조).
다음에, 도 7 내지 도 11을 참조하여, 본 발명의 제2 실시예를 설명한다.
제2 실시예는, 외부 베이스 영역의 저항을 저감하고, 고주파 특성을 향상시키기 위해서, 진성 베이스 영역(11) 상에 홈(8)을 형성한다.
도 7은 제2 실시예에서의 도 1의 (A)의 A-A선 단면도이다. 또한, 제1 실시예와 동일 구성 요소는 동일 부호로 하고, 중복 부분은 설명을 생략한다.
도 7과 같이, 본 실시예에서는, 베이스 인출 전극(7)의 하단으로부터 0.1㎛∼0.2㎛ 정도의 깊이에서 외부 베이스 영역(9) 사이에 홈(8)이 형성되고, 그 측벽이 외부 베이스 영역(9)의 표면 부근과 당접한다. 또한, 홈(8)은, 그 측벽이 외부 베이스 영역(9)의 표면 부근과 당접함으로써 외부 베이스 영역(9)의 표면 부근의 기판 수평 방향의 확산(이하, 횡 확산이라고 칭함)의 진행을 억제한다.
즉, 외부 베이스 영역(9)은 표면으로부터 0.4㎛∼0.5㎛ 정도의 깊이까지 확산에 의해 형성되어, 진성 베이스 영역(11)과 컨택트한다. 진성 베이스 영역(11) 은 홈(8)의 바닥부의 콜렉터 영역(2)의 표면에 형성되고, 그 표면은 외부 베이스 영역(9)의 표면보다 아래쪽에 위치한다.
진성 베이스 영역(11)의 아래쪽에는 제1 SIC층(25) 및 제2 SIC층(26)이 형성된다. 본 실시예에서는, 홈(8)의 깊이만큼, 제1 실시예에 비해 진성 베이스 영역(11)이 깊은 위치에 형성된다. 즉, 제1 SIC층(25) 및 제2 SIC층(26)도, 제1 실시예와 비교하여 깊은 위치에 형성될 수 있다.
홈(8)의 바닥부의 진성 베이스 영역(11)의 표면에는 일 도전형의 에미터 영역(16)이 형성된다.
베이스 인출 전극(7)은, LOCOS 산화막(4) 상에서, TEOS막(6) 및 층간 절연막(17)에 형성된 스루 홀 TH를 통하여 베이스 전극(18)과 컨택트한다. 본 실시예에서는 베이스 인출 전극(7) 중의 불순물 농도를 2∼3E20㎝-3 정도로 할 수 있기 때문에, 외부 베이스 영역(9)의 불순물 농도를 높게 할 수 있다.
에미터 인출 전극(15)은 홈(8) 내를 피복하여 형성되고, 그 하단은 베이스 인출 전극(7)과 외부 베이스 영역(9)의 접합면보다 아래쪽에 위치한다.
도 8 내지 도 11을 참조하여 제2 실시예의 반도체 장치의 제조 방법을 설명한다.
제1 공정(도 8 참조) : 반도체 기판(1) 상에 일 도전형의 콜렉터 영역(2)을 형성하는 공정.
n+형 실리콘 기판(1) 상에 n-형 에피택셜층을 적층하는 등 하여 콜렉터 영역 (2)을 형성한다. LOCOS 산화막을 형성하기 위해서, 예를 들면 산화막/폴리실리콘/질화막을 순차 적층한 마스크(도시 생략)를 형성하여 소정의 영역을 에칭한다. 그 개구부에 산화막을 성장시켜, LOCOS 산화막(4)을 형성한다.
제2 공정(도 9 참조) : 외부 베이스 영역으로 되는 예정된 영역 사이의 콜렉터 영역의 표면에 홈을 형성하는 공정.
우선, 콜렉터 영역(2)의 표면에 베이스 확산원으로 되는 베이스 인출 전극을 형성한다. 즉, 전면에 폴리실리콘층(5)을 퇴적하고, p형 불순물을 이온 주입한다. 이 때, 이온 주입 에너지는 40KeV 정도이고, 이온 주입에 의한 도우즈량은 종래의 2배의 양인 1.0E16㎝-2 정도이다. 또한, TEOS막(6) 등의 절연막을 퇴적한다(도 9의 (A)).
예정된 에미터 영역 부분을 개구하고 또한 폴리실리콘층(5)을 소정의 형상으로 패터닝하기 위해서, 레지스트막에 의한 마스크를 형성하여 에칭하고, 노출된 폴리실리콘층(5) 및 TEOS막(6)을 제거하여 개구부 OP를 형성한다. 그 후, 레지스트막 PR을 제거한다. 이에 의해, 베이스 확산원을 겸한 베이스 인출 전극(7)이 형성된다(도 9의 (B)).
다음에, 개구부 OP에 노출된 콜렉터 영역(2)을 0.1㎛∼0.2㎛ 정도 에칭한다. 이에 의해, 개구부 OP에 노출된 베이스 인출 전극(7) 사이의 콜렉터 영역(2)의 표면이 제거되어, 홈(8)이 형성된다(도 9의 (C)).
900도 30분 정도의 충분한 열 처리에 의해 베이스 확산원(7) 중의 p형 불순 물을 콜렉터 영역(2)의 표면으로 확산하여, 외부 베이스 영역(9)을 형성한다. 베이스 확산원(7) 중에는 상술한 바와 같이 고농도의 불순물이 도핑되고, 확산에 의해 깊은 외부 베이스 영역(9)이 형성된다. 또한, 이 때, 횡 확산도 진행하지만, 가장 불순물 농도가 높고, 횡 확산이 진행하기 쉬운 표면 부근에서는, 홈(8)의 측벽까지 도달하면 그 진행이 저지된다. 즉, 홈(8)의 측벽에 도달한 후에는 기판 깊이 방향으로 확산이 진행한다.
이에 의해, 홈(8)의 측벽에 당접한 외부 베이스 영역(9)이 형성된다. 외부 베이스 영역(9)의 확산 깊이는 표면으로부터 0.4㎛∼0.5㎛ 정도로 된다. 이 상태에서, 홈(8)의 측벽에는 외부 베이스 영역(9)이 노출된다.
제1 실시예에서는 확산을 억제하기 위해서, 진성 베이스 영역의 확산과 동시에 RTA에 의해 단시간의 열 처리로 외부 베이스 영역을 형성하였다. 그러나, 본 실시예에 따르면, 높은 불순물 농도로 확산 영역의 깊이를 깊게 하여도, 진성 베이스 영역에 영향을 주는 것은 적어, 낮은 저항의 외부 베이스 영역(9)이 실현될 수 있다(도 9의 (D)).
제3 공정(도 10 참조) : 외부 베이스 영역 사이에 제1 일 도전형 불순물, 제2 일 도전형 불순물 및 역도전형의 불순물을 이온 주입하는 공정.
우선, 진성 베이스 영역의 표면 보호 및 에미터 베이스 간 분리를 위해, 절연막(10)을 형성한다. 그 후, 홈(8)의 바닥부에 제1 일 도전형 불순물(예를 들면, 인)을 이온 주입(SIC)한다. 또한, 제2 일 도전형 불순물(예를 들면, 비소)을 이온 주입(SIC)한다. 마지막으로, 진성 베이스 영역의 형성을 위한 역도전형 불순물(예 를 들면, 불화보론)을 이온 주입한다(도 10의 (A)).
그 후, RTA에 의해 단시간(1000℃에서 5초 정도)의 열 처리를 실시한다. 이에 의해, 역도전형 불순물을 콜렉터 영역(2)으로 확산하여 진성 베이스 영역(11)을 형성한다. 진성 베이스 영역(11)은 외부 베이스 영역(9)과 컨택트하여 베이스 영역(20)을 구성한다. 이에 따라, 예를 들면 홈(8)보다 아래쪽에서, 외부 베이스 영역(9)의 횡 확산이 있었다고 하여도, 그 불순물 농도가 낮기 때문에, 진성 베이스 영역(11)에 미치는 영향은 거의 없다고 할 수 있다.
또한, 제1 및 제2 일 도전형 불순물도 동시에 확산하여, 제1 SIC층(25) 및 그 상층의 제2 SIC층(26)을 형성한다. 이들은 확산 계수가 서로 다른 불순물이며, 한번의 열 처리 공정에서 동시에 형성할 수 있다. 따라서, 이 진성 베이스 영역(11)은 외부 베이스 영역(9)의 영향을 받지 않고 소정의 프로파일을 유지하고 있다(도 10의 (B)).
제4 공정(도 11 참조) : 진성 베이스 영역에 일 도전형의 에미터 영역을 형성하는 공정.
우선, 절연막(10)의 막 두께가 에미터 베이스 간 내압에 대하여 얇은 경우에는 절연막(10) 상에 다시 절연막(도시 생략)을 추가 형성한다. 그 후, 셀프 얼라인먼트로 에미터 영역을 형성하기 위해서 홈(8)의 내벽에 사이드월을 형성한다. 즉, 전면에 폴리실리콘층을 퇴적하고, 에치백한다. 이에 따라, 홈(8)의 내벽에는 사이드월(13)이 형성된다(도 11의 (A)).
다음에, 진성 베이스 영역(11)의 표면에 에미터 영역을 형성하기 위해서, 홈 (8)의 바닥부에서 진성 베이스 영역(11) 상의 절연막(10)을 웨트 에칭에 의해 제거하여, 진성 베이스 영역(11)이 노출된 에미터 컨택트부 EC를 형성한다.
또한, 전면에 폴리실리콘층을 퇴적하고, n형 불순물을 도핑한다. 홈(8) 내는 폴리실리콘층으로 피복되고, 홈(8) 부분과 배선에 필요한 소정의 형상이 남도록 폴리실리콘층을 패터닝한다. 이에 의해, 홈(8) 내를 피복하여, 에미터 확산원으로 되는 에미터 인출 전극(15)을 형성한다. 에미터 인출 전극(15)은 에미터 컨택트부 EC에서 진성 베이스 영역(11)과 컨택트하고, 홈(8) 주위의 TEOS막(6) 상에도 그 일부를 남긴다(도 11의 (B)).
또한, 에미터 확산원(15)으로부터 n형 불순물을 진성 베이스 영역(11)의 표면으로 확산하여, 에미터 영역(16)을 형성한다. 상술한 바와 같이 홈(8)의 바닥부의 진성 베이스 영역(11)은 소정의 프로파일로 형성되어 있고, 에미터 영역(8)의 형성에 의해 소정의 베이스 폭 Wb가 얻어진다(도 11의 (C)).
그 후, LOCOS 산화막(4) 상에 BPSG막 및 SOG막 등으로 이루어지는 절연막(17)을 형성하고, 그 절연막(17) 및 TEOS막(6)에 스루 홀 TH를 형성한다. 또한, 새로운 레지스트막을 형성하여 에미터 인출 전극(15) 상의 절연막(17)에 스루 홀 TH를 형성한다. 그 후, 금속층을 퇴적하고 소정의 형상으로 패터닝하여, 베이스 인출 전극(7)에 컨택트하는 베이스 전극(18)을 형성한다. 또한, 에미터 인출 전극(15)에 컨택트하는 에미터 전극(19)을 형성한다. 또한, 콜렉터 영역(2)에 전기적으로 접속하는 콜렉터 전극(도시 생략)을 형성하여, 도 7에 도시하는 최종 구조를 얻는다. 또한, 동작 영역(21)의 밖에서는, 에미터 전극(19)과 접속하는 에미터 패 드 전극(23), 베이스 전극(18)과 컨택트하는 베이스 패드 전극(22)이 형성된다(도 1의 (A) 참조).
첫째로, 본 발명에 따르면, 깊은 위치에 불순물 농도가 1E18㎝-3 정도의 제1 SIC를 형성하여, 콜렉터 영역의 저항을 저감하며, 베이스-콜렉터 간의 공간 전하 밀도를 높임으로써, 커크 효과를 억제할 수 있다.
둘째로, 진성 베이스 영역의 바로 아래이며, 제1 SIC층보다 얕은 위치에 존재하는 제2 SIC층을 형성하여, 진성 베이스 영역의 하단의 불순물 농도 프로파일이 완만한 부분을 컷트함으로써, 진성 베이스 영역의 폭(Wb)을 단축하여, fT 향상을 도모할 수 있다.
셋째로, 제2 SIC층의 농도는 1E17㎝-3 정도이며, 제1 SIC층보다 불순물 농도는 낮게 하고 있기 때문에, 종래의 SIC층에서 우려되었던 VCEO의 대폭적인 저하를 억제할 수 있다.
넷째로, 제2 SIC층은 확산 계수가 작은 비소 이온을 이용함으로써, 진성 베이스 영역의 폭(Wb)을 단축할 수 있다.
이와 같이, 진성 베이스 영역의 바로 아래에 깊이 및 불순물 농도가 서로 다른 2 종류의 SIC층을 형성함으로써, VCEO 특성을 저하시키지 않고 고주파 특성을 향상할 수 있는 효과를 갖는다.

Claims (13)

  1. 바이폴라 트랜지스터로서,
    반도체 기판의 표면에 형성된 일 도전형의 콜렉터 영역과,
    상기 콜렉터 영역의 표면에 형성된 역도전형의 베이스 영역과,
    상기 베이스 영역의 표면에 형성된 일 도전형의 에미터 영역
    을 포함하고,
    상기 베이스 영역의 아래쪽의 상기 콜렉터 영역에, 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층을 형성하고,
    상기 제1 일 도전형 불순물층은 상기 제2 일 도전형 불순물층보다 불순물 농도가 높은 바이폴라 트랜지스터.
  2. 제1항에 있어서,
    상기 베이스 영역은, 진성 베이스 영역과, 상기 진성 베이스 영역의 양단과 컨택트하는 외부 베이스 영역으로 이루어지고,
    상기 제1 및 제2 일 도전형 불순물층은, 상기 진성 베이스 영역의 바로 아래에 형성하는 바이폴라 트랜지스터.
  3. 제1항에 있어서,
    상기 베이스 영역과 상기 제1 일 도전형 불순물층 사이에 상기 제2 일 도전형 불순물층을 형성하는 바이폴라 트랜지스터.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 일 도전형 불순물층은 상기 콜렉터 영역보다 불순물 농도가 높은 바이폴라 트랜지스터.
  6. 제5항에 있어서,
    상기 제1 일 도전형 불순물층의 불순물은 상기 제2 일 도전형 불순물층의 불순물보다 확산 계수가 큰 바이폴라 트랜지스터.
  7. 제2항에 있어서,
    상기 외부 베이스 영역 사이에, 측벽이 그 외부 베이스 영역의 표면 부근과 당접하는 홈이 형성되고,
    상기 진성 베이스 영역은 상기 홈의 바닥부의 상기 콜렉터 영역의 표면에 형성되는 바이폴라 트랜지스터.
  8. 바이폴라 트랜지스터의 제조 방법으로서,
    반도체 기판 상에 일 도전형의 콜렉터 영역을 형성하는 공정과,
    상기 콜렉터 영역의 표면에 역도전형의 베이스 영역을 형성하고, 상기 베이스 영역의 아래쪽에 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층을 형성하는 공정과,
    상기 베이스 영역에 일 도전형의 에미터 영역을 형성하는 공정
    을 포함하고,
    상기 제1 일 도전형 불순물층은 상기 제2 일 도전형 불순물층보다 높은 불순물 농도로 형성되는 바이폴라 트랜지스터의 제조 방법.
  9. 바이폴라 트랜지스터의 제조 방법으로서,
    반도체 기판 상에 일 도전형의 콜렉터 영역을 형성하는 공정과,
    상기 콜렉터 영역의 표면에 역도전형의 외부 베이스 영역을 형성하는 공정과,
    외부 베이스 영역 사이에, 제1 일 도전형 불순물, 제2 일 도전형 불순물 및 역도전형의 불순물을 이온 주입하는 공정과,
    열 처리에 의해 역도전형의 진성 베이스 영역을 형성하고, 상기 진성 베이스 영역의 아래쪽의 제1 일 도전형 불순물층과, 상기 진성 베이스 영역 및 제1 일 도전형 불순물층 사이의 제2 일 도전형 불순물층을 형성하는 공정과,
    상기 진성 베이스 영역에 일 도전형의 에미터 영역을 형성하는 공정
    을 포함하고,
    상기 제1 일 도전형 불순물층은 상기 제2 일 도전형 불순물층보다 높은 불순물 농도로 형성되는 바이폴라 트랜지스터의 제조 방법.
  10. 삭제
  11. 제8항 또는 제9항에 있어서,
    상기 제1 일 도전형 불순물층은 상기 콜렉터 영역보다 높은 불순물 농도로 형성되는 바이폴라 트랜지스터의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 진성 베이스 영역, 제1 일 도전형 불순물층 및 제2 일 도전형 불순물층은, 서로 다른 확산 계수의 불순물을 주입하여 한번의 열 처리로 동시에 형성하는 바이폴라 트랜지스터의 제조 방법.
  13. 제9항에 있어서,
    상기 콜렉터 영역에 홈을 형성한 후, 그 홈의 양측에 상기 외부 베이스 영역을 형성하는 바이폴라 트랜지스터의 제조 방법.
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