CN1649167A - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置及其制造方法，在双极晶体管中，在本征基极区域下方设置SIC，谋求柯克效应的抑制和本征基极区域的薄膜化，从而提高fT。并且，SIC层的杂质浓度越高其效果越好。当一侧SIC层的杂质浓度高时，VCEO降低，fT提高及柯克效应的抑制和VCEO特性在于折衷选择(トレ一ドオフ)的关系。在本征基极区域下方设置与本征基极区域接触的第二SIC层，并在第二SIC层的下方设置比第二SIC层的杂质浓度高的第一SIC层。可利用第一SIC层缩短集电极宽度，并抑制柯克效应，由第二SIC层截断本征基极区域下端，谋求提高fT。另外，通过采用比第二SIC层的杂质扩散系数大的第一SIC层的杂质，可通过一次热处理形成深度不同的两层SIC层。
Description
技术领域
本发明涉及半导体装置及其制造方法，特别是缩短基极区域宽度且提高集电极区域浓度的半导体装置及其制造方法。
背景技术
近年来，在使用GHz带的高频电路中使用了化合物半导体元件。但是，由于化合物半导体元件的制造过程、技术不同，价格高昂，适合大批量生产且可由现有的生产线制造的硅半导体元件即待开发。以下，以npn双极晶体管为例说明这样的高频用的半导体装置。
图12是表示现有npn型双极晶体管的一例的剖面图。在双极晶体管中，在n+型半导体衬底31上进行n-型外延层的层积等，设置集电极区域32。
另外，设置LOCOS氧化膜34，并在LOCOS氧化膜34间的衬底表面设置外部基极区域39及本征基极区域41。
外部基极区域39及本征基极区域41配置成例如梳齿状，并在各本征基极区域41表面设置发射极区域46。使兼作用于形成外部基极区域39及发射极区域46区域的杂质扩散源的导电材料构成的基极引出电极37及发射极引出电极45与上述各区域连接，由接触，设置与各电极接触的基极48及发射极49。另外，设置与接触集电极区域32电连接的集电极(未图示)。另外，在此表示单层电极结构，但也可以是两层金属结构(例如参照专利文献1)。
其次，参照图12～图14说明现有双极晶体管的制造方法。
首先，在n+型硅衬底31上进行n-型外延层的层积等，形成集电极区域32。设置将规定的区域开口的掩膜，形成LOCOS氧化膜34。
其次，在整个面堆积多晶硅层35，离子注入p型杂质。这时，离子注入能量为40KeV以下，剂量为5E15cm-2左右。另外，堆积TEOS膜36等绝缘膜(图13(A))。
然后，为将预定的发射极区域部分开口，且将多晶硅层35构图成规定的形状，而设置由抗蚀剂构成的掩膜，进行蚀刻，除去露出的多晶硅层35及TEOS膜36，形成开口部OP。由此，形成兼作基极扩散源的基极取出电极37。其次，为保护本征基极区域表面，在开口部OP形成绝缘膜40。然后，向开口部OP离子注入p型杂质(图13(B))。
利用RTA(Rapid Thermal Anneal)施行短时间的热处理，形成本征基极区域41。另外，利用相同的热处理工序将基极扩散源37中的p型杂质扩散到集电极区域32的表面。在如前所述的基极扩散源37内掺杂p型杂质，通过扩散，形成外部基极区域39。本征基极区域41与外部基极区域39在表面附近进行接触(图13(C))。
在整个面堆积非掺杂多晶硅层，进行反复蚀刻。由此，在开口部OP内壁形成边墙(サイドウオ一ル)43。可利用该边墙43以自对准的方式来确保外部基极区域39与之后的工序中形成的发射极区域之间的距离(图14(A))。
其次，为在本征基极区域41表面形成发射极区域，故利用湿蚀法除去本征基极区域41上的绝缘膜40，形成露出本征基极区域41的发射极接触部EC。
进而，在整个面堆积多晶硅层，掺杂n型杂质。将多晶硅层进行构图，保留开口部OP部分和配线所必需的规定形状。由此，形成作为发射极扩散源的发射极引出电极45。发射极引出电极45在开口部OP周围的TEOS膜36上也保留其一部分。
然后，从发射极扩散源45向本征基极区域41表面扩散n型杂质，形成发射极区域46，通过形成发射极区域46得到规定的基极宽度Wb(图14(B))。
另外，为了平坦化形成绝缘膜47，在LOCOS氧化膜34上的绝缘膜47及TEOS膜36上形成通孔TH，在发射极引出电极45上的绝缘膜47上形成通孔TH。然后，堆积金属层，构图成规定的形状，形成与基极引出电极37接触的基极48。另外，形成与发射极引出电极45接触的发射极49。还形成与集电极区域电连接的集电极(未图示)，得到图12所示的最终结构。
专利文献1：特开2001-358152号(第3页、第1图)
体现双极晶体管性能的指标之一有fT(电流增益带宽积)。对于提高fT弹性，将本征基极区域41薄型化或将集电极32变薄是有效的。
另外，当集电极电流密度变高时，电子形成的空间电荷抵消集电极耗尽层内部的空间电荷，实际上产生本征基极区域宽度扩大的现象(柯克效应)，由此，产生了电流增幅率(hFE)或fT特性的降低。
对于印制该柯克效应，提高本征基极区域41下方的集电极浓度是有效的。
因此，为实现上述，可知有如图15所示在本征基极区域41下方形成基极层和逆导电型的杂质层的SIC(Selectivelv Ion Implanted Collector)。
利用由SIC形成的杂质层55可使本征基极区域41薄型化，局部提高进行双极动作的本征基极区域下方的集电极浓度。
在此，本征基极区域41下方的SIC层55的杂质浓度高时抑制柯克效应是有效的。但是，若SIC层55的杂质浓度增高导致集电极-发射极间击穿电压(以下称VCEO)的降低。因为，VCEO一般由集电极区域32整体的杂质浓度决定，但如果通过设置SIC层55进行双极动作的本征基极区域41下方的杂质浓度高，则由其杂质浓度决定击穿电压。
为防止VCEO降低，降低SIC层55的杂质浓度，不能实现本征基极区域41薄层化，另外也不能抑制柯克效应。由此，SIC层55的浓度和VCEO特性成折衷选择的关系，如何不降低VCEO特性而有效形成SIC层55成为课题。
发明内容
本发明是鉴于所述问题点开发的，第一，本发明提供一种半导体装置，其包括：设置在半导体衬底表面上的单导电型集电极区域；设置在所述集电极区域表面上的逆导电型基极区域；设置在所述基极区域表面上的单导电型发射极区域，在所述基极区域下方的所述集电极区域设置第一单导电型杂质层及第二单导电型杂质层。
另外，所述基极区域由本征基极区域和与该本征基极区域两端接触的外部基极区域构成，所述第一及第二单导电型杂质层被设置在所述本征基极区域下方。
另外，在所述基极区域和所述第一单导电型杂质层之间设置所述第二单导电型杂质层。
另外，所述第一单导电型杂质层比所述第二单导电型杂质层的杂质浓度高。
另外，所述第一单导电型杂质层比所述集电极区域的杂质浓度高。
另外，所述第一单导电型杂质层的杂质比第二单导电型杂质层的杂质的扩散系数大。
第二，本发明提供一种半导体装置的制造方法，其包括：在半导体衬底上形成单导电型集电极区域的工序；在所述集电极区域表面形成逆导电型基极区域，并在该基极区域下方形成第一单导电型杂质层及第二单导电型杂质层的工序；在所述基极区域上形成单导电型发射极区域的工序。
第三，本发明提供一种半导体装置的制造方法，其包括：在半导体衬底上形成单导电型集电极区域的工序；在所述集电极区域表面形成逆导电型外部基极区域的工序；在外部基极区域间离子注入第一单导电型杂质、第二单导电型杂质及逆导电型杂质的工序；通过热处理形成逆导电型本征基极区域，并形成该本质基极区域下方的第一单导电型杂质层和所述本征基极区域及第一单导电型杂质层之间的第二单导电型杂质层的工序；在所述本征基极区域形成单导电型发射极区域的工序。
另外，以比所述第二单导电型杂质层高的杂质浓度形成所述第一单导电型杂质层。
另外，以比所述集电极区域高的杂质浓度形成所述第一单导电型杂质层。
另外，所述本征基极区域、第一单导电型杂质层及第二单导电型杂质层，注入扩散系数不同的杂质，通过一次热处理同时形成。
第一，根据本发明，可在深的位置设置1E18cm-3左右杂质浓度的第一SIC，降低集电极区域的电阻，通过提高基极-集电极间的空间电荷密度来抑制柯克效应。
第二，在本征基极区域下方设置存在于比第一SIC层浅的位置的第二SIC层，可通过截割本征基极区域下端的杂质浓度的分布的平滑的部分来缩短本征基极区域宽度(Wb)，谋求fT提高。
第三，第二SIC层的浓度为1E17cm-3左右，由于比第一SIC层的浓度低，故可抑制现有的SIC层担心的VCEO的大幅降低。
第四，第二SIC层可使用扩散系数小的砷离子来缩短本征基极区域宽度(Wb)。
这样，通过在本征基极区域下方设置深度和杂质浓度不同的两种SIC层，得到不降低VCEO特性而提高高频特性的效果。
附图说明
图1(A)是本发明半导体装置的平面图；图1(B)是其剖面图；
图2是本发明半导体装置的特性图；
图3是本发明半导体装置制造方法的剖面图；
图4是本发明半导体装置制造方法的剖面图；
图5是本发明半导体装置制造方法的剖面图；
图6是本发明半导体装置制造方法的剖面图；
图7是本发明半导体装置的剖面图；
图8是本发明半导体装置制造方法的剖面图；
图9是本发明半导体装置制造方法的剖面图；
图10是本发明半导体装置制造方法的剖面图；
图11是本发明半导体装置制造方法的剖面图；
图12是现有半导体装置的剖面图；
图13是现有半导体装置制造方法的剖面图；
图14是现有半导体装置制造方法的剖面图；
图15是现有半导体装置制造方法的剖面图。
符号说明
1 n+型硅衬底
2 集电极区域
4 LOCOS氧化膜
5 多晶硅层
6 TEOS膜
7 基极引出电极
8 槽
9 外部基极区域
10 绝缘膜
11 本征基极区域
13 边墙
15 发射极引出电极
16 发射极区域
17 绝缘膜
18 基极
19 发射极
20 基极区域
21 动作区域
22 基极焊盘电极
23 发射极焊盘电极
25 第一SIC层
26 第二SIC层
31 n+型硅衬底
32 集电极区域
34 LOCOS氧化膜
35 多晶硅层
36 TEOS膜
37 基极引出电极
39 外部基极区域
40 绝缘膜
41 本征基极区域
43 边墙
45 发射极引出电极
46 发射极区域
47 绝缘膜
48 基极
49 发射极
TH 通孔
EC 发射极接触部
OP 开口部
Wb 基极宽度
具体实施方式
参照图1～图11，以npn型双极晶体管为例说明本发明的半导体装置。
首先，图1～图6表示第一实施例。图1是本实施例的双极晶体管的平面图及剖面图。图1(A)的A-A线剖面图是图1(B)。
本实施例的双极晶体管包括：半导体衬底1；集电极区域2；外部基极区域9；本征基极区域11；发射极区域16；基极引出电极7；发射极引出电极15；基极18；发射极19；第一单导电型杂质层25；第二单导电型杂质层。
如图1(A)，在动作区域21上梳齿状地设置作为扩散区域的基极区域及发射极区域(在此都未图示)，与其各自接触的基极18及发射极19被配置成咬合梳齿的形状。基极18被延伸设置直到动作区域21外，与基极焊盘电极22连接。另外，发射极19也延伸到动作区域21外，与发射极焊盘电极23连接。
如图1(B)，半导体衬底1是n+型硅衬底，在其上进行例如n-型外延层的层积等，构成集电极区域2。在集电极区域2表面以规定的间隔设置LOCOS氧化膜4。在LOCOS氧化膜4间的集电极区域2表面例如梳齿状地配置由外部基极区域9及本征基极区域11构成的基极区域20。
在本征基极区域11的下方，通过例如扩散杂质而设置第一单导电型杂质层25及第二单导电型杂质层26。在此，作为利用SiCl形成的第一SIC层25及第二SIC层26。第一SIC层25使用例如磷(P)。在此，使用磷的理由是，由于磷离子的质量小，离子注入时的Rp(投影射程距离)大，故适合在深的位置形成第一SIC层。
另一方面，第二SIC层26是例如砷(As)等，其利用比第一SIC层的扩散系数小的杂质形成。在此，使用扩散系数小的杂质的理由是，第二SIC层是以截割本征基极区域下端轮廓的平滑部分为目的的，当使用扩散系数大的杂质(例如磷等)时，对本征基极区域的轮廓自身有影响。第二SIC层26在第一SIC层25及本征基极区域11之间与两区域接触。
在本征基极区域11表面分别形成发射极区域16。即，梳齿状形成多个这些基极区域20、发射极区域16，作为动作区域21，构成双极晶体管。
外部基极区域9是被设于集电极区域2表面的p+型杂质扩散区域，其与本征基极区域11接触。
基极引出电极7接触外部基极区域9，被引出到LOCOS氧化膜4上。基极引出电极7由导入杂质的多晶硅等导电材料构成，兼作用于形成外部基极区域9的基极扩散源。另外，在LOCOS氧化膜4上，介由设于TEOS膜6及绝缘膜17的通孔TH与基极18接触。
发射极引出电极15通过向多晶硅等导电材料导入n型杂质，覆盖开口部OP内而设置。发射极引出电极15兼作形成发射极区域16的发射极扩散源，并与发射极区域16接触。
基极18介由基极引出电极7连接到外部基极区域9及本征基极区域11上。另外，发射极19介由发射极引出电极15连接到发射极区域16上。
图2表示由本实施例的B-B线剖面得到的浓度分布图。
自衬底表面(Xj＝0)向深度方向表示发射极区域16、本征基极区域11、第二SIC层26、第一SIC层25、集电极区域2、半导体衬底1的浓度分布图。
首先，第一SIC层25的杂质是磷(P)，其在从衬底表面到0.4μm～0.5μm程度的位置形成。其杂质浓度为1E18cm-3左右，比第二SIC层26高。由于在从衬底表面到深的位置设置第一SIC层25，可使低浓度集电极区域2的宽度窄，提高基极-集电极间的空间电荷密度，抑制柯克效应。
另外，第二SIC层26的杂质是砷(As)，其在从衬底表面到0.2μm左右的位置形成。其杂质浓度为1E17cm-3左右，比第一SIC层25低。即使第二SIC层26与本征基极区域接触，以截割本征基极区域11下端这样来形成，但由于扩散系数小，故不影响本征基极区域11的分布，可得到规定的本征基极区域11宽度。
即，根据本实施例，在本征基极区域11下方配置第二SIC层26，谋求fT提高，在从衬底表面到深的位置配置第一SIC层25，谋求柯克效应的抑制。
另外，关于由于提高SIC层的杂质浓度而担心的VCEO的劣化，影响进行双极动作的本征基极区域11下方的杂质浓度，但由于在本实施例中配置有杂质浓度比较低的第二SIC层26，故可抑制VCEO大幅的降低。
其次，参照图3～图7及图1说明本实施例的双极晶体管的制造方法的一例。
双极晶体管的制造方法包括：在半导体衬底上形成单导电型集电极区域的工序；在集电极区域表面形成逆导电型基极区域，并在基极区域下方形成第一单导电型杂质层及第二单导电型杂质层的工序；在基极区域形成单导电型发射极区域的工序。
第一工序(参照图3)：在半导体衬底1上形成单导电型集电极区域2的工序。
在n+型硅衬底1上进行n-外延层的层积等，形成集电极区域2。为形成LOCOS氧化膜，形成顺序层积例如氧化膜/多晶硅/氮化膜的掩膜(未图示)，蚀刻规定的区域。在其开口部使氧化膜成长，形成LOCOS氧化膜4。
第二工序(参照图4、图5)：在集电极区域表面形成逆导电型基极区域，并在基极区域下方形成第一单导电型杂质层及第二单导电型杂质层的工序。
首先，在集电极区域2表面形成作为基极扩散源的基极引出电极。即，在整个面堆积多晶硅层5，离子注入p型杂质。此时，离子注入能量为40KeV左右，另外，离子注入的剂量为5E15cm-2左右。进而堆积TEOS膜6等绝缘膜(图4(A))。
为将预定的发射极区域部分开口，且将多晶硅层5构图为规定的形状，设置采用抗蚀剂膜的掩膜，进行蚀刻，除去露出的多晶硅层5及TEOS膜6，形成开口部OP。然后，除去抗蚀剂膜。由此，形成兼作基极扩散源的基极取出电极7。然后，为进行开口部OP部底部的保护及发射极-基极间分离，在开口部OP上形成绝缘膜10(图4(B))。
其次，如图5，形成基极区域20和第一SIC层25及第二SIC层26。首先，在开口部OP底部通过离子注入(SiC)的方式以加速能量300KeV、剂量2E13cm-2的条件注入第一单导电型杂质(例如磷)。进一步通过离子注入(SiC)的方式以加速能量300KeV、剂量2E12cm-2的条件注入第二单导电型杂质(例如砷)。最后，通过离子注入的方式以加速能量16KeV、剂量3E13cm-2的条件注入用于本征基极区域形成的逆导电型杂质层(例如氟化硼)(图5(A))。
然后，利用RTA实施短时间(在1000℃下5秒左右)的热处理。由此，从基极扩散源7到集电极区域扩散p型杂质，形成外部基极区域9。同时，将氟化硼扩散到集电极区域2，形成本征基极区域11。本征基极区域11与外部基极区域9接触，构成基极区域20。
另外，同时扩散磷和砷，在本征基极区域下方形成第一SIC层25和第二SIC层26。可根据扩散系数的不同形成深度不同的第一SIC层25和第二SIC层26。
即，在此，在一次热处理工序中，可同时形成深的第一SIC层25和其上层的第二SIC层26及其上层的本征基极区域11(图5(B))。
第二SIC层26可与本征基极区域11接触，并截割本征基极区域11下端，可得到规定宽度的本征基极区域11。
另外，第一SIC层25可和第二SIC层接触，并可在从衬底表面到深的位置形成。通过使第一SIC层25的杂质浓度比第二SIC层26的浓度高，本征基极区域11下方的第一及第二SIC层25、26结果形成台阶状。本征基极区域11与由以后的工序形成的发射极区域都是微小宽度(深度)的区域。由于当热处理工序多时，在这些区域的轮廓上也受到恶影响，故如本实施例，最好通过一次热处理形成两层SIC层。
第三工序(参照图6)：基极区域上形成单导电型发射极区域的工序。
首先，在绝缘膜10的膜厚相对于发射极-基极间的击穿电压薄时，在绝缘膜10上进一步追加形成绝缘膜(未图示)。然后，为以自对准的方式来形成发射极区域，在开口部OP内壁形成边墙。即，在整个面堆积多晶硅层，并进行蚀刻。由此，在开口部OP内壁形成侧壁13(图6(A))。
其次，为在本征基极区域11表面形成发射极区域，在开口部OP底部通过湿蚀法除去本征基极区域11上的绝缘膜10，形成露出本征基极区域11的发射极接触部EC。其次，形成发射极扩散源。在整个面堆积多晶硅层，并掺杂n型杂质。开口部OP内被多晶硅层覆盖。构图成多晶硅层，保留该开口部OP和配线所必需的规定形状。由此，覆盖开口部OP内，形成作为发射极扩散源的发射极引出电极15。发射极引出电极15通过发射极接触部EC与本征基极区域11接触，即使在开口部OP周围的TEOS膜6上也保留其一部分(图6(B))。
另外，从发射极扩散源15向本征基极区域11表面扩散n型杂质，形成发射极区域16(图6(C))。
然后，在LOCOS氧化膜4上形成由BPSG膜及SOG膜等构成的绝缘膜17，并在该绝缘膜17及TEOS膜6上形成通孔TH。另外，设置新的抗蚀剂膜，在发射极引出电极15上的绝缘膜17上形成通孔TH。另外，堆积金属层，构图成规定的形状，形成与基极引出电极7接触的基极18。形成接触发射极引出电极15的发射极19。还形成与集电极区域2电连接的集电极(未图示)，得到图1(B)所示的最终结构。在动作区域21外形成与发射极19连接的发射极焊盘电极23、与基极18接触的基极焊盘电极22(参照图1(A))。
其次，参照图7～图11说明本发明的第二实施例。
第二实施例中，为降低外部基极区域的电阻，提高高频特性，在本征基极区域11上设置槽8。
图7是第二实施例的图1(A)的A-A线剖面图。并且，与第一实施例相同的构成要素使用同一符号，故重复部分省略说明。
如图7，在本实施例中，从基极引出电极7下端以0.1μm～0.2μm程度的深度在外部基极区域9间设置槽8，并将其侧壁与外部基极区域9的表面附近接触。另外，通过将槽8的侧壁与外部基极区域9的表面附近接触，抑制外部基极区域9表面附近的衬底水平方向的扩散(以下称横扩散)的进行。
即，外部基极区域9通过从表面扩散直至0.4μm～0.5μm程度的深度而设置，与本征基极区域11接触。本征基极区域11被设置在槽8底部的集电极区域2的表面，且其表面位于外部基极区域9表面的下方。
在本征基极区域11的下方设置第一SIC层25及第二SIC层26。在本实施例中，与第一实施例的相比，本征基极区域11被设置在深槽8的深度程度的深的位置。即，第一SIC层25及第二SIC层26与第一实施例的相比较，也可在深的位置形成。
在槽8底部的本征区域11表面设置单导电型发射极区域16。
基极引出电极7在LOCOS氧化膜4上介由TEOS膜6及设于层间绝缘膜17上的通孔TH与基极18接触。在本实施例中，由于可将基极引出电极7中的杂质浓度设为2～3E20cm-3程度，故可将外部基极区域9的杂质浓度提高。
发射极引出电极15覆盖槽8而设置，其下端位于基极引出电极7和外部基极区域9的结合面的下方。
参照图8～图11说明第二实施例的半导体装置的制造方法。
第一工序(参照图8)：在半导体衬底1上形成单导电型集电极区域2的工序。
在n+型硅衬底1上进行n-型外延层的层积等，形成集电极区域2。为形成LOCOS氧化膜，形成顺序层积例如氧化膜/多晶硅/氮化膜的掩膜(未图示)，蚀刻规定的区域。使氧化膜在其开口部成长，形成LOCOS氧化膜4。
第二工序(参照图9)：在作为外部基极区域的预定区域间的集电极区域表面形成槽的工序。
首先，在集电极区域2表面形成作为基极扩散源的基极引出电极。即，在整个面堆积多晶硅层5，离子注入p型杂质。此时，离子注入能量为40KeV左右，另外，离子注入的剂量为现有的两倍量，1.0E16cm-2左右。还堆积TEOS膜6等绝缘膜(图9(A))。
为将预定的发射极区域开口，且将多晶硅层5构图成规定的形状，设置采用抗蚀剂膜的掩膜，进行蚀刻，除去露出的多晶硅层5及TEOS膜6，形成开口部OP。然后，除去抗蚀剂膜PR。由此，形成兼作基极扩散源的基极取出电极7(图9(B))。
其次，将露出开口部OP的集电极区域2进行0.1μm～0.2μm程度蚀刻。由此，除去露出开口部OP的基极引出电极7间的集电极区域2表面，形成槽8(图9(C))。
通过进行900度30分钟程度的充分热处理，将基极扩散源7中的p型杂质在集电极区域2表面进行扩散，形成外部基极区域9。如前所述，在基极扩散源7中掺杂高浓度的杂质，通过扩散形成深的外部基极区域9。此时，也进行横扩散，杂质浓度最高容易进行横扩散的表面附近，当达到槽8侧壁时，其进行被阻止。即，在达到槽8侧壁后，向衬底深度方向进行扩散。
由此，形成接触槽8侧壁的外部基极区域9。外部基极区域9的扩散深度从表面起为0.4μm～0.5μm。在该状态下，在槽8的侧壁上露出外部基极区域9。
在第一实施例中为抑制扩散，与本征基极区域的扩散同时通过利用RTA的短时间的热处理形成外部基极区域。但是，根据本实施例即使以高的杂质浓度加深扩散区域深度，对本征基极区域的影响也少，可实现低电阻的外部基极区域9(图9(D))。
第三工序(参照图10)：向外部基极区域间离子注入第一单导电型杂质、第二单导电型杂质及逆导电型杂质的工序。
首先，为进行本征基极区域表面的保护及发射极-基极间的分离而形成绝缘膜10。然后，向槽8底部离子注入(SIC)第一单导电型杂质(例如磷)。进而离子注入(SIC)第二单导电型杂质(例如砷)。最后，离子注入用于形成本征基极区域的逆导电型杂质(例如氟化硼)(图10(A))。
然后，由RTA施行短时间(在1000℃下进行5秒左右)的热处理。由此，将逆导电型杂质向集电极区域2扩散，形成本征基极区域11。本征基极区域11与外部基极区域9接触，形成基极区域20。由此，在例如槽8的更下方即使存在外部基极区域9的横扩散，但由于其杂质浓度低，也几乎不影响本征基极区域11。
另外，第一及第二单导电型杂质也同时扩散，形成第一SIC层25及其上层的第二SIC层26。这些是扩散系数不同的杂质，可在一次热处理工序中同时形成。因此，该本征基极区域11不受外部基极区域9的影响，而保持规定的分布(图10(B))。
第四工序(参照图11)：在本征基极区域上形成单导电型发射极区域的工序。
首先，在绝缘膜10的膜厚相对于发射极-基极间的击穿电压薄时，在绝缘膜10上还追加形成绝缘膜(未图示)。然后，为以自对准的方式来形成发射极区域，而在槽8内壁形成边墙。即，在整个面堆积多晶硅层，进行反复蚀刻。由此，在槽8内壁形成边墙13(图11(A))。
其次，为在本征基极区域11表面形成发射极区域，而由槽8底部通过湿蚀法除去本征基极区域11上的绝缘膜10，形成露出本征基极区域11的发射极接触部EC。
另外，在整个面堆积多晶硅层，掺杂n型杂质。槽8内被多晶硅层覆盖，构图多晶硅层，以保留槽8部分和配线所必需的规定形状。由此，覆盖槽8内，形成作为发射极扩散源的发射极引出电极15。发射极引出电极15在发射极接触部EC与本征基极区域11接触，在槽8周围的TEOS膜6上也保留其一部分(图11(B))。
另外，从发射极扩散源15向本征基极区域11表面扩散n型杂质，形成发射极区域16。如前所述，槽8底部的本征基极区域11以规定的轮廓形成，通过形成发射极区域8得到规定的基极宽度Wb(图11(C))。
然后，在LOCOS氧化膜4上形成由BPSG膜及SOG膜等构成的绝缘膜17，并在该绝缘膜17及TEOS膜6上形成通孔TH。另外，设置新的抗蚀剂膜，在发射极引出电极15上的绝缘膜17上形成通孔TH。然后，堆积金属层，构图成规定的形状，形成与基极引出电极7接触的基极18。另外，形成与发射极引出电极15接触的发射极19。还形成与集电极区域2电连接的集电极(未图示)，得到图7所示的最终结构。另外，在动作区域21外形成与发射极19连接的发射极焊盘电极23、与基极8接触的基极焊盘电极22(参照图1(A))。
Claims (13)
1、一种半导体装置，其特征在于，包括：设置在半导体衬底表面上的单导电型集电极区域；设置在所述集电极区域表面上的逆导电型基极区域；设置在所述基极区域表面上的单导电型发射极区域，
在所述基极区域下方的所述集电极区域设置第一单导电型杂质层及第二单导电型杂质层。
2、如权利要求1所述的半导体装置，其特征在于，所述基极区域由本征基极区域和与该本征基极区域两端接触的外部基极区域构成，所述第一及第二单导电型杂质层被设置在所述本征基极区域下方。
3、如权利要求1所述的半导体装置，其特征在于，在所述基极区域和所述第一单导电型杂质层之间设置所述第二单导电型杂质层。
4、如权利要求1所述的半导体装置，其特征在于，所述第一单导电型杂质层比所述第二单导电型杂质层的杂质浓度高。
5、如权利要求1所述的半导体装置，其特征在于，所述第一单导电型杂质层比所述集电极区域的杂质浓度高。
6、如权利要求5所述的半导体装置，其特征在于，所述第一单导电型杂质层的杂质比第二单导电型杂质层的杂质的扩散系数大。
7、如权利要求2所述的半导体装置，其特征在于，在所述外部基极区域间设置使侧壁与该外部基极区域表面附近接触的槽，所述本征基极区域设置在所述槽底部的所述集电极区域表面。
8、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底上形成单导电型集电极区域的工序；在所述集电极区域表面形成逆导电型基极区域，并在该基极区域下方形成第一单导电型杂质层及第二单导电型杂质层的工序；在所述基极区域上形成单导电型发射极区域的工序。
9、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底上形成单导电型集电极区域的工序；在所述集电极区域表面形成逆导电型外部基极区域的工序；在外部基极区域间离子注入第一单导电型杂质、第二单导电型杂质及逆导电型杂质的工序；通过热处理形成逆导电型本征基极区域，并形成该本质基极区域下方的第一单导电型杂质层和所述本征基极区域及第一单导电型杂质层之间的第二单导电型杂质层的工序；在所述本征基极区域形成单导电型发射极区域的工序。
10、如权利要求8或权利要求9所述的半导体装置的制造方法，其特征在于，以比所述第二单导电型杂质层高的杂质浓度形成所述第一单导电型杂质层。
11、如权利要求8或权利要求9所述的半导体装置的制造方法，其特征在于，以比所述集电极区域高的杂质浓度形成所述第一单导电型杂质层。
12、如权利要求8或权利要求9所述的半导体装置的制造方法，其特征在于，所述本征基极区域、第一单导电型杂质层及第二单导电型杂质层，注入扩散系数不同的杂质，通过一次热处理同时形成。
13、如权利要求9所述的半导体装置的制造方法，其特征在于，在所述集电极区域形成槽之后，在该槽两侧形成所述外部基极区域。
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