CN103779414A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p-区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n-层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种MOS（金属-氧化层-半导体）型半导体装置以及半导体装置的制造方法，所述MOS型半导体装置包括绝缘栅型场效应晶体管（MOSFET）、绝缘栅双极晶体管（IGBT）等。
背景技术
关于以往普通MOS型半导体装置的一种即功率MOSFET的表面MOS结构进行说明。图4是示出以往MOSFET的表面MOS结构的核心部分的截面图。图5是示出沿图4中A1-A2线的各区域在区域边界处不进行浓度补偿时杂质浓度分布的特性图。图6是示出沿图4中A1-A2线的各区域在区域边界处进行浓度补偿后杂质浓度分布的特性图。图5中示出，沿着A1-A2线而相互邻接的n+型源区4、p型阱区3内的沟道形成区10、n-层这些半导体衬底的各区域的掺杂物即杂质的浓度分布，A1-A2线是将图4中的与以往MOSFET的表面MOS结构相关的半导体衬底的表面层以平行于主面的方向横切的线。图6中，同样地示出沿着A1-A2线而相互邻接的各区域中施主和受主的净掺杂浓度分布。图5以及图6中框内上部所标数字（符号4、10、2）表示在图4中标有同一符号的上述各区域，在图5以及图6中分别示出该数字所对应区域的杂质浓度分布以及掺杂浓度分布。
如图4所示，在成为n-层2的半导体衬底的正面侧，在p型阱区3的夹于n+型源区4与n-层2的表面层之间的部分即沟道形成区10的表面上，隔着栅极绝缘膜6设置有由多晶硅构成的栅电极7，从而构成表面MOS结构。功率MOSFET中主电流的通/断会通过对隔着栅极绝缘膜6设置于沟道形成区10表面上的栅电极7施加电压，并将沟道形成区10的导电类型反转为n型而被控制。一般的功率MOSFET的栅极阈值电压，设置在1.0V～5.0V左右的范围内。为获得该范围内的栅极阈值电压，栅极绝缘膜6的厚度需要在
Figure BDA0000396063190000011
左右。
在该表面MOS结构中，p型阱区3内部的沟道形成区10的长度（p型阱区3内部的n+型源区4与n-层2的表面层之间的距离，即，主电流所流经方向的距离：沟道长度）、沟道形成区10的表面杂质浓度以及栅极绝缘膜6的膜厚等会直接影响到导通电阻特性以及栅极阈值电压特性，因此为重要的装置设计因素。即，沟道形成区10应确保使沟道长度以及表面杂质浓度等不产生偏差，以使主电流在MOSFET的半导体衬底（芯片）中无偏差地均匀地流经活性部内。活性部是指导通状态时主电流流经的区域。
作为既防止沟道长度产生偏差，且尺寸精度良好地形成各区域的方法，众所周知的是通过自校准（自对准）形成各区域的方法。关于在p型阱区3内通过自校准形成n+型源区4的以往MOSFET的制造（制作）方法的概况，将参照图23～图31进行说明。图23～图31是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图。在图23～图31中示出了表示在下述专利文献1中揭示的MOSFET的制造方法的元件截面工序图。
首先，使在n型硅衬底30的正面上形成的绝缘膜31以所需的p型阱区图案开口而形成绝缘膜31掩膜，然后在n型硅衬底30上形成较薄的屏蔽氧化膜32。其次，以该绝缘膜31掩膜为掩膜，透过屏蔽氧化膜32离子注入p型杂质（图23）。接着，利用热扩散使p型杂质扩散，在n型硅衬底30的表面层上形成p型阱区33（图24）。
接下来，在绝缘膜31以及屏蔽氧化膜32上，形成p+接触区的形成区域有开口的抗蚀剂掩膜34a。然后，以抗蚀剂掩膜34a为掩膜，透过屏蔽氧化膜32进行硼（B）的离子注入35（图25），在p型阱区33的内部形成p+接触区36（图26）。接着，除去抗蚀剂掩膜34a。然后，在屏蔽氧化膜32上形成n+型源区形成用抗蚀剂掩膜34b，并在抗蚀剂掩膜34b上形成n+型源区的形成区域外露的开口部39a（图27）。
接下来，以抗蚀剂掩膜34b以及绝缘膜31为掩膜，透过屏蔽氧化膜32离子注入砷（As），然后通过抗蚀剂掩膜34b剥离后的退火处理形成跨越p型阱区33的衬底正面侧的表面层与p+接触区36的衬底正面侧的表面层的n+型源区39（图28）。通过利用相同的绝缘膜31掩膜，使得p型阱区33与n+型源区39的位置关系在自校准中保持不变。
然后，除去绝缘膜31掩膜（图29），通过热氧化在n型硅衬底30的正面上形成栅极绝缘膜37（图30）。在该栅极绝缘膜37上形成多晶硅薄膜，通过以所需的图案进行蚀刻而形成栅极绝缘膜37以及栅电极38（图31）。然后，利用一般的方法，通过在n型硅衬底30的正面上形成层间绝缘膜以及源电极（未图示）等剩余的正面元件结构，以及在n型硅衬底30的背面形成漏电极（未图示）来完成以往的MOSFET。
接下来，参照图32～图38说明包含自校准工序的以往MOSFET制造方法的另一例的概况。图32～图38是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图。图32～图38中示出了表示在下述专利文献2中揭示的MOSFET的制造方法的元件截面的工序图。首先，在n型硅衬底30的正面上形成栅极绝缘膜37。然后，在栅极绝缘膜37上形成多晶硅薄膜，通过以所需图案进行蚀刻而形成栅极绝缘膜37以及栅电极38。
接下来，以栅电极38为掩膜，透过栅极绝缘膜37离子注入硼（图32），在n型硅衬底30正面的表面层上形成p型阱区33（图33）。与上述的以往MOSFET的制造方法的不同点在于：以在形成p型阱区33之前形成的栅电极38为掩膜形成p型阱区33。接下来，如图34～图38所示，利用与上述的以往MOSFET的制造方法相同的工序形成p+接触区36以及n+型源区39，从而形成表面MOS结构。图34中的符号34a是形成p+接触区36所需的抗蚀剂掩膜，图36中的符号34b是形成n+型源区39所需的抗蚀剂掩膜。
这样，以栅电极38为掩膜通过自校准形成p型阱区33以及n+型源区39的方法，是在垂直型MOS栅极元件（MOS型半导体装置）中应用较广的方法。垂直型MOS栅极元件是指利用MOS栅极控制从半导体衬底的一面垂直流向另一面的电流的元件，包括功率MOSFET、绝缘栅双极晶体管（IGBT）等。
上述两种与以往的MOSFET表面MOS结构相关的制造方法，两者的共同之处在于：任意一种方法中的p型阱区33与n+型源区39均通过自校准形成。通过自校准形成p型阱区33以及n+型源区39，对沟道长度（主电流流经方向的距离）的均等化很重要。
此外，众所周知，关于栅极阈值电压，在栅极绝缘膜的膜厚与p型阱区的杂质浓度之间存在着如下关系。通过降低p型阱区的表面杂质浓度，能够减小在p型阱区的n+型源区附近形成的沟道形成区的杂质浓度，且能够降低栅极阈值电压。然而，由于沟道形成区的杂质浓度变低，接通时寄生晶体管的导通变得容易，存在无法控制栅极之虑。另外，由于p型阱区通过热扩散而形成，因此在降低了沟道形成区的杂质浓度时，p型阱区的沟道形成区以外的部分会随着高斯分布进一步降低杂质浓度，断开时p型阱区中的耗尽层容易扩展，这样很容易产生由于穿通而导致的破坏。
另一方面，栅极绝缘膜的厚度越厚则栅极阈值电压越高。从栅极绝缘膜自身的绝缘击穿耐量（以下称为栅极耐量）的提高、以及栅极电容的降低（即开关损耗的减少）方面来考虑，栅极绝缘膜的膜厚较厚为佳。此外，在沟道形成区的表面杂质浓度较高时，需要强电场（高栅极阈值电压），以在施加栅极电压时使沟道形成区的导电类型反转。然而，如上所述，当栅极阈值电压的设计范围被限定在1.0V～5.0V左右时，无法使栅极绝缘膜的膜厚厚于
Figure BDA0000396063190000041
另外，若想减少栅极绝缘膜的绝缘击穿现象，则栅极阈值电压较低为佳。
关于p型阱区（p基区），提出了将具有形成有p基区沟道的表面侧区域与p基区剩余部分即下部区域，通过使p基区的杂质浓度在表面侧区域较低、下部区域较高，一边减小寄生晶体管的影响，一边降低栅极阈值电压的功率场效应管作为具备能够降低沟道形成区的杂质浓度的结构的MOS型半导体装置的方案（例如，参照下述专利文献3）。
此外，提出了下述降低栅极电容的方法。在栅极绝缘膜中，将相当于夹在p基区之间的半导体衬底区中央部分的位置上的部分的膜厚加厚到并将其周边部分的膜厚减少到
Figure BDA0000396063190000043
然后，以该栅极绝缘膜为掩膜，透过栅极绝缘膜的膜厚较薄的部分掺入施主杂质，从而仅在栅极绝缘膜的膜厚较薄的部分下方，以较源区深且较p型阱区浅的深度，形成较半导体衬底的正面侧的杂质浓度更高的高杂质浓度的n型区（例如，参照下述专利文献4）。
另外，作为保持不致发生穿通的状态并调节栅极阈值电压的方法，提出了在形成栅电极之前，通过在n型衬底区上部导入p型杂质形成高浓度p型源区之前或之后离子注入n型杂质，从而在n型衬底区与高浓度p型源区之间形成较n型衬底区具有更高峰值浓度的口袋区的方法（例如，参照下述专利文献5）。在下述专利文献5中，通过注入与n型衬底区相同导电类型的离子，在n型衬底区（阱区）的栅极绝缘膜附近选择性地形成与源区相接的高浓度区，从而提高栅极阈值电压。
专利文献1：日本专利文献特开平6-244428号公报
专利文献2：日本专利文献特开平6-5865号公报
专利文献3：日本专利文献特开平6-504882号公报
专利文献4：日本专利文献特开平4-125972号公报
专利文献5：日本专利文献特开2005-229066号公报
如上所述，在MOSFET的栅极绝缘膜的膜厚与p型阱区的杂质浓度之间，相对栅极阈值电压，存在相反的关系。此外，如上所述，加厚MOSFET的栅极绝缘膜膜厚，有助于栅极耐量的提高以及栅极电容的降低。
然而，如上所述，由于加厚栅极绝缘膜的膜厚会提高栅极阈值电压，因此对加厚栅极绝缘膜的膜厚有一定的限度。此外，MOSFET的栅极阈值电压由栅极绝缘膜的膜厚以及位于设置在p型阱区内部的n+型源区外侧的沟道形成区的表面杂质浓度决定。另外，由于沟道形成区为主电流的电流通路，因此在上述专利文献1～5所示的传统方法中也为了使电流通路内的电阻保持一固定值，通过自校准形成p型阱区与n+型源区之间的间隔（沟道长度）使其保持一固定值。
在根据上述方法形成的以往MOSFET的沟道形成区10（图4）中，p型阱区3与n+型源区4的杂质浓度分布，与从衬底正面侧的离子注入区（表面）到半导体衬底深度方向的距离相对应，呈杂质浓度逐渐降低的倾斜分布。在这种情况下，由p型阱区3与n+型源区4的接合部附近的p型阱区3的表面杂质浓度决定栅极阈值电压。
为此，即使在加厚了栅极绝缘膜膜厚的情况下，也能够通过降低p型阱区3与n+型源区4的接合部附近的p型阱区的表面杂质浓度来抑制栅极阈值电压的提高。然而，由于p型阱区的表面杂质浓度还与半导体装置的击穿电压和导通电阻等存在密切关系，所以只能设定在不会对击穿电压及导通电阻等产生负面影响的范围内。因此，可以通过降低p型阱区的表面杂质浓度进行调节的栅极阈值电压的下限值受到限制，加厚由栅极阈值电压决定的栅极绝缘膜的膜厚也受到限制。此外，在上述专利文献5中，通过注入与阱区相同导电类型的离子而在阱区内部形成高浓度区，从而调节栅极阈值电压，因此只能向增加的方向调节栅极阈值电压。另外，降低p型阱区的杂质浓度则会使耗尽层过度扩展，易产生短沟道效应，存在寄生双极晶体管容易动作的缺点。
发明内容
本发明用于解决上述以往技术中存在的问题，其目的在于提供一种半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且栅极阈值电压较低、栅极耐量较高。此外，本发明用于解决上述以往技术中存在的问题，其目的在于提供一种降低开关损耗的半导体装置以及半导体装置的制造方法。
为解决上述问题并实现本发明的目的，本发明的半导体装置具有下述特征。在由第一导电类型半导体衬底构成的第一导电类型漂移层的一侧主面的表面层上，选择性地设置有第二导电类型阱区。在上述第二导电类型阱区的内部，选择性地设置有第一导电类型源区。在上述第二导电类型阱区的内部，选择性地设置有第二导电类型低浓度区，其围绕在上述第一导电类型源区的四周，且净掺杂浓度低于包含在上述第二导电类型阱区的第二导电类型杂质的浓度。隔着栅极绝缘膜分别在上述第一导电类型源区、上述第二导电类型低浓度区、上述第二导电类型阱区以及上述第一导电类型漂移层的表面设置有栅电极。由上述第一导电类型源区、上述第二导电类型低浓度区以及上述栅电极构成绝缘栅结构。
此外，本发明的半导体装置，在上述发明中，上述第二导电类型低浓度区利用包含在上述第一导电类型半导体衬底的第一导电类型杂质的浓度来补偿上述第二导电类型杂质的浓度，从而使上述第二导电类型杂质的浓度由上述第一导电类型半导体基板的一侧主面朝向另一主面侧减少为佳。此外，本发明的半导体装置，在上述发明中，上述第一导电类型杂质优选为磷。
此外，为解决上述问题并实现本发明的目的，本发明的半导体装置的制造方法具有下述特征。首先，进行第一形成工序，在成为第一导电类型漂移层的第一导电类型半导体衬底的一侧主面上选择性地形成绝缘膜。然后，进行第二形成工序，以上述绝缘膜为掩膜，向上述第一导电类型半导体衬底的一侧主面离子注入第二导电类型杂质，并通过热扩散使上述第二导电类型杂质扩散，从而选择性地形成第二导电类型阱区。其次，进行第一掩膜形成工序，形成第一抗蚀剂掩膜，在上述第一抗蚀剂掩膜与上述绝缘膜之间，具有选择性地露出上述第二导电类型阱区的第一开口部。接着，进行离子注入工序，以上述绝缘膜以及上述第一抗蚀剂掩膜为掩膜，从上述第一开口部向上述第二导电类型阱区依次离子注入扩散系数不同的两种第一导电类型杂质。然后，进行退火工序，通过退火处理使上述扩散系数不同的两种第一导电类型杂质扩散，从而形成第一导电类型源区与第二导电类型低杂质浓度区。其次，进行第三形成工序，在上述第一导电类型半导体衬底的一侧主面上形成栅极绝缘膜。接着，进行第四形成工序，隔着上述栅极绝缘膜而在上述第一导电类型源区、上述第二导电类型低杂质浓度区、上述第二导电类型阱区以及上述第一导电类型漂移层的表面上形成栅电极。
另外，为解决上述问题并实现本发明的目的，本发明的半导体装置的制造方法具有下述特征。首先，进行第一形成工序，在第一导电类型半导体衬底的一侧主面上形成栅极绝缘膜。然后，进行第二形成工序，在上述栅极绝缘膜的表面形成将多晶硅薄膜图案化而成的栅电极。其次，进行第三形成工序，以上述栅电极为掩膜，向上述第一导电类型半导体衬底的一侧主面离子注入第二导电类型杂质，并通过热扩散使上述第二导电类型杂质扩散，从而选择性地形成第二导电类型阱区。接着，进行第一掩膜形成工序，形成第一抗蚀剂掩膜，在上述第一抗蚀剂掩膜与上述栅电极之间，具有选择性地露出上述第二导电类型阱区的第一开口部。然后，进行离子注入工序，以上述栅电极以及上述第一抗蚀剂掩膜为掩膜，从上述第一开口部向上述第二导电类型阱区依次离子注入扩散系数不同的两种第一导电类型杂质。接着，进行第四形成工序，通过退火处理使上述扩散系数不同的两种第一导电类型杂质扩散，从而形成第一导电类型源区与第二导电类型低杂质浓度区。
此外，本发明的半导体装置的制造方法，在上述发明中，上述离子注入工序也可依次进行下述工序。首先，进行第一离子注入工序，以上述绝缘膜以及上述第一抗蚀剂掩膜为掩膜，从上述第一开口部向上述第二导电类型阱区离子注入上述扩散系数不同的两种第一导电类型杂质中扩散系数较大的第一导电类型杂质。然后，进行第二掩膜形成工序，在除去上述第一抗蚀剂掩膜之后，形成第二抗蚀剂掩膜，在上述第二抗蚀剂掩膜与上述绝缘膜之间，具有开口宽度小于上述第一开口部的第二开口部，所述第二开口部选择性地露出上述第二导电类型阱区。接着，进行第二离子注入工序，以上述绝缘膜以及上述第二抗蚀剂掩膜为掩膜，从上述第二开口部向上述第二导电类型阱区离子注入上述扩散系数不同的两种第一导电类型杂质中扩散系数较小的第一导电类型杂质。
另外，本发明的半导体装置的制造方法，在上述发明中，上述离子注入工序也可依次进行下述工序。首先，进行第一离子注入工序，以上述栅电极以及上述第一抗蚀剂掩膜为掩膜，从上述第一开口部向上述第二导电类型阱区离子注入上述扩散系数不同的两种第一导电类型杂质中扩散系数较大的第一导电类型杂质。然后，进行第二掩膜形成工序，在除去上述第一抗蚀剂掩膜之后，形成第二抗蚀剂掩膜，在上述第二抗蚀剂掩膜与上述栅电极之间，具有开口宽度小于上述第一开口部的第二开口部，所述第二开口部选择性地露出上述第二导电类型阱区。接着，进行第二离子注入工序，以上述栅电极以及上述第二抗蚀剂掩膜为掩膜，从上述第二开口部向上述第二导电类型阱区离子注入上述扩散系数不同的两种第一导电类型杂质中扩散系数较小的第一导电类型杂质。
此外，本发明的半导体装置的制造方法，在上述发明中，上述扩散系数不同的两种第一导电类型杂质中，扩散系数较大的第一导电类型杂质是磷为佳。另外，本发明的半导体装置的制造方法，在上述发明中，上述扩散系数较大的第一导电类型杂质的离子注入剂量少于上述第二导电类型杂质的离子注入剂量为佳。
根据上述发明，使用扩散系数较n+型源区形成时所使用的离子种类大的n型离子种类，向为使p型阱区表面露出而在绝缘膜或栅电极与抗蚀剂掩膜之间形成的开口部注入离子，并与n型源区同时进行退火处理而使其热扩散。这样，通过降低p型阱区与n+型源区接合部的表面附近的杂质浓度，无需提高栅极阈值电压，获得栅极绝缘膜较厚的MOS型半导体装置。或者，使栅极绝缘膜膜厚保持不变，而降低栅极阈值电压。其结果，可以实现本发明的效果。
根据本发明的半导体装置及半导体装置的制造方法，无需提高栅极阈值电压，能够制造出一种栅极绝缘膜较厚的半导体装置。此外，通过加厚栅极绝缘膜的厚度，会使施加于栅极绝缘膜的电场强度降低，因此能够提高栅极绝缘膜的可靠性，且能够提高栅极耐量。另外，由于具备较厚的栅极绝缘膜，因此能够降低栅极电容，且能够减小开关损耗。
附图说明
图1是示出本发明的实施方式1的MOSFET的表面MOS结构的核心部分的截面图。
图2是示出沿图1中A3-A4线的各区域在区域边界处不进行浓度补偿时杂质浓度分布的特性图。
图3是示出本发明的MOSFET的沿A3-A4线的各区域在区域边界处进行浓度补偿后杂质浓度分布的特性图。
图4是示出以往MOSFET的表面MOS结构的核心部分的截面图。
图5是示出沿图4中A1-A2线的各区域在区域边界处不进行浓度补偿时杂质浓度分布的特性图。
图6是示出沿图4中A1-A2线的各区域在区域边界处进行浓度补偿后杂质浓度分布的特性图。
图7是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其1）。
图8是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其2）。
图9是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其3）。
图10是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其4）。
图11是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其5）。
图12是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其6）。
图13是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其7）。
图14是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其8）。
图15是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其1）。
图16是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其2）。
图17是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其3）。
图18是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其4）。
图19是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其5）。
图20是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其6）。
图21是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其7）。
图22是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其8）。
图23是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其1）。
图24是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其2）。
图25是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其3）。
图26是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其4）。
图27是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其5）。
图28是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其6）。
图29是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其7）。
图30是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其8）。
图31是依次示出以往MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其9）。
图32是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图（其1）。
图33是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图（其2）。
图34是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图（其3）。
图35是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图（其4）。
图36是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图（其5）。
图37是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图（其6）。
图38是依次示出以往MOSFET的表面MOS结构的制造工序的另一例的半导体衬底的核心部分截面图（其7）。
图39是依次示出本发明的实施方式3的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其1）。
图40是依次示出本发明的实施方式3的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其2）。
图41是依次示出本发明的实施方式3的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其3）。
图42是依次示出本发明的实施方式3的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图（其4）。
符号说明
1：                    n+层
2：                    n-层
3、33：                P型阱区
4、24、39：            n+型源区
5、25：                p-区
6、37：                栅极绝缘膜
7、38：                栅电极
8：                    层间绝缘膜
9、36：                p+接触区
10：                   沟道形成区
11：                   场氧化膜
11a：                  由场氧化膜11形成的氧化膜
                       掩膜的开口部
12、32：               屏蔽氧化膜
13a、13b、35：         硼离子注入
14、15、34a、34b、     抗蚀剂掩膜
41、42：
15a、39a、41a、42a：   场氧化膜或栅电极与抗蚀剂
                       掩膜之间的开口部
16：                   砷离子注入
17：                   磷离子注入
30：                   n型硅衬底
31：                   绝缘膜
具体实施方式
以下，参照附图具体说明本发明的半导体装置及半导体装置的制造方法的较佳实施方式。在本说明书以及附图中，标记有n或p的层或区域分别表示电子或正空穴为多数载流子。此外，n或p附带的+或-则分别表示与不附带+或-的层或区域相比，其杂质浓度相对高或低。另外，在以下实施方式的说明以及附图中，对相同的结构标记相同的符号，且省略重复说明。此外，在实施方式中所说明的附图，为了便于阅读或易于理解，未使用精准的尺度、尺寸比进行描绘。另外，本发明只要不脱离其宗旨，则不仅限于以下说明的实施方式中的记载。
（实施方式1）
关于本发明的实施方式1的半导体装置，以MOS型半导体装置的一种即功率MOSFET为例进行说明。图1是示出本发明的实施方式1的MOSFET的表面MOS结构的核心部分的截面图。在成为n-层2的半导体衬底的正面的表面层上选择性地设置有p型阱区3。在p型阱区3内部选择性地设置有n+型源区4以及p-区5。n+型源区4向衬底正面露出。p-区5设置于n+型源区4与p型阱区3之间，环绕在n+型源区4的四周。此外，也可在p型阱区3内部设置p+接触区（未图示）使其与p-区5相接连。
隔着栅极绝缘膜6，在p型阱区3的夹于n+型源区4与n-层2的表面层之间的部分即沟道形成区10的表面上，设有由多晶硅构成的栅电极7。源电极（未图示）与p型阱区3、n+型源区4以及p-区5相接触，并通过层间绝缘膜8与栅电极7被电性绝缘。在半导体衬底背面的表面层设有n+层1。漏电极（未图示）设置在半导体衬底的背面，与n+层1相接触。
接着，关于本发明的实施方式1的半导体装置的沟道形成区10附近的杂质浓度分布进行说明。图2是示出沿图1中A3-A4线的各区域在区域边界处不进行浓度补偿时杂质浓度分布的特性图。图2中示出，沿着A3-A4线而相互邻接的各区域的掺杂物即杂质的浓度分布，A3-A4线是将图1的涉及MOSFET的表面MOS结构的半导体衬底的表面层以平行于主面的方向横切的线。沿着A3-A4线而相互邻接的各区域是指n+型源区4、p型阱区3内的沟道形成区10、成为n-层2的半导体衬底，各区域内的曲线分别表示为形成各区域而被掺杂的杂质的浓度分布曲线。图2中的水平直线a表示具有基本上均匀的n型杂质的半导体衬底（n-层2）的杂质浓度分布。曲线b为形成p型阱区3时所掺杂的硼的浓度曲线。
曲线c是在作为本发明特征的沟道形成区10内为形成p-区5而掺杂的磷（P）的浓度曲线。曲线d是为形成n+型源区4而掺杂的砷的浓度曲线。图3示出在上述各掺杂物重合的区域内进行不同导电类型（施主和受主）的掺杂物之间的浓度补偿后的净掺杂浓度分布图。图3是示出本发明的MOSFET的沿A3-A4线的各区域在区域边界处进行浓度补偿后杂质浓度分布的特性图。图3中用虚线表示的浓度曲线示出上述以往图6的浓度分布的曲线部分，用实线表示的曲线为本发明的p-区5的浓度曲线。图2中曲线c所示出的磷的浓度同样地对曲线b所示出的硼的浓度进行补偿。因此，图3的从衬底表面（即，半导体衬底与栅极绝缘膜6之间的界面：距离X=0）开始0.2μm～0.5μｍ范围内的净掺杂浓度分布的曲线部分的杂质浓度，在沟道形成区10内部分下降。
其次，关于本发明实施方式1的MOSFET的制造方法，以制造垂直型n沟道MOSFET的情况为例进行说明。图7～图14是依次示出本发明的实施方式1的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图。首先，在由n+层1与n-层2的积层构成的硅衬底的正面（n-层2一侧的面）上生长较厚的场氧化膜11。然后，通过光刻和蚀刻将场氧化膜11图案化，形成具有所需阱区形成用开口图案的氧化膜掩膜。接着，在由场氧化膜11形成的氧化膜掩膜的开口部11a上，形成较场氧化膜11的厚度薄的屏蔽氧化膜12。
然后，以由场氧化膜11形成的氧化膜掩膜为掩膜，以仅能透过较薄的屏蔽氧化膜12的部分注入硼（B）的能量进行硼离子（B+）注入13a（图7），通过热扩散形成规定深度的p型阱区3（图8）。接着，在硅衬底的正面上通过光刻形成使p+接触区9的形成区域开口的抗蚀剂掩膜14。然后，以抗蚀剂掩膜14为掩膜，透过屏蔽氧化膜12，以适当的能量进行硼离子注入13b（图9）。然后，在剥离掉抗蚀剂掩膜14后进行退火处理，从而形成p+接触区9（图10）。
接下来，再次通过光刻形成抗蚀剂掩膜15，以使n+型源区4的形成区域露出，并透过从该抗蚀剂掩膜15和由场氧化膜11形成的氧化膜掩膜之间的开口部15a露出的屏蔽氧化膜12，以适当的能量进行砷离子（As+）注入16（图11）。然后，与砷离子注入16相同的，透过从抗蚀剂掩膜15和由场氧化膜11形成的氧化膜掩膜之间的开口部15a露出的屏蔽氧化膜12，以适当的能量注入扩散系数比砷大的n型杂质，例如，进行磷离子注入17（图12）。在此，砷离子注入16与磷离子注入17的顺序可以互换，也可按照相反的顺序，即在磷离子注入17后进行砷离子注入16。
另外，在剥离掉抗蚀剂掩膜15之后，同时退火处理（热处理）所注入的砷与磷。据此，形成n+型源区4，并在围绕在该n+型源区4四周的区域内形成通过掺磷而补偿杂质浓度的p-区5（图13）。p-区5，通过掺磷而被补偿，以使p型阱区3以及p+接触区9的p型杂质浓度降低。此外，利用由场氧化膜11形成的氧化膜掩膜，能够使形成沟道一侧的p型阱区3、n+型源区4以及p-区5通过自校准以自对准的方式形成。
在这里，在磷离子注入17时，将磷离子的剂量设定如下。即，通过退火处理，使p型阱区3的与n+型源区4相接触区域的掺杂浓度得到磷离子注入17的磷浓度的补偿，且极性并不反转为n型的剂量。为此，重要的是至少使在磷离子注入17中注入的磷离子的剂量少于形成p型阱区3时所注入的p型杂质离子（例如，硼离子注入13a中的硼离子）的剂量。
其次，通过蚀刻去除屏蔽氧化膜12以及场氧化膜11的剩余部分，使硅衬底的正面露出。然后，在硅衬底的正面上形成栅极绝缘膜6。此外，在栅极绝缘膜6上形成多晶硅层，进行光刻及蚀刻将多晶硅层图案化，从而形成栅电极7。接着，通过绝缘层的成膜以及进行光刻及蚀刻将绝缘层图案化而形成层间绝缘膜8，形成包含表面MOS结构的MOSFET单元结构。然后，根据一般的方法，通过形成省略图示的源电极以及漏电极等来完成垂直型n沟道MOSFET（图14）。
如图3所示，通过采用这样的制造方法，在实施方式1的MOSFET的表面MOS结构中，特别是，沟道形成区10的净掺杂浓度分布，与相当于以往图6中相同区域的浓度分布相比较，能够看出从虚线（图6的掺杂物分布）向实线方向下降。沟道形成区10的杂质浓度下降的原因如下所述。第一个原因是在于，在形成p-区5与n+型源区4时，从同一离子注入用掩膜的开口部分别离子注入砷以及扩散系数比砷大的磷，并对这些杂质同时进行退火处理。第二个原因是在于，使为形成p-区5而进行磷离子注入17时磷的剂量少于为形成p型阱区3而进行硼离子注入13a时硼的剂量。另外，在以往的图6所示的MOSFET中，为形成n+型源区4而注入的离子仅有砷。
此外，在本发明中，沟道形成区10的表面杂质浓度，特别是在n+型源区4与p-区5的接合部附近，如图3的实线（本发明）所示，较以往的虚线有所下降。即，p型阱区3的硼的浓度通过磷的浓度而得到补偿，从而在p型阱区3的内部形成p-区5，因此，p型阱区3的与n+型源区4的接合部附近的净掺杂浓度较p型阱区3的远离n+型源区4的部分的硼的浓度低。
这样制作出来的本发明实施方式1的MOSFET中栅极阈值电压，可以设定如下。如果将栅极绝缘膜6的膜厚设定为2倍，则栅极阈值电压扩大到约2倍。因此，在将栅极绝缘膜6的膜厚设定为2倍的情况下，将栅极阈值电压保持为原来的栅极阈值电压（栅极绝缘膜6的膜厚为1倍时的栅极阈值电压）时，只要将p型阱区3的与n+型源区4的接合部附近的净掺杂浓度设定为p型阱区3的远离n+型源区4的部分的硼浓度的1/4～1/2左右即可。具体地说，只要将为形成p-区5而进行磷离子注入17时磷离子的剂量设定为为了形成p型阱区3而进行硼离子注入13a时硼离子剂量的1/4～1/2左右即可。
综上所述，与以往的具有图6的浓度分布的表面MOS结构相比，具有图3所示净掺杂浓度的本发明的实施方式1的MOSFET的表面MOS结构，能够改善栅极阈值电压与栅极耐量之间的消长关系（trade-off relationship）。具体地说，在将栅极阈值电压保持为与以往结构相同程度时，能够使栅极绝缘膜6的膜厚比以往更厚，因此能够提高栅极耐量。或者，在将栅极绝缘膜6的膜厚保持为与以往结构相同程度时，能够使栅极阈值电压比以往更低。也可适当地设定p-区5的杂质浓度以及栅极绝缘膜6的膜厚，降低栅极阈值电压，并且提高栅极耐量。
如上述说明，根据实施方式1，使用同一离子注入掩膜，在p型阱区内部形成n+型源区以及围绕在n+型源区四周的p-区，从而能够通过自校准高精度地形成n+型源区与p-区，而且能够使p型阱区的与n+型源区的接合部附近（沟道形成区附近）的杂质浓度低于除去p型阱区的上述以外部分杂质浓度的部分的杂质浓度。因此，无需提高栅极阈值电压就能够加厚栅极绝缘膜的膜厚。据此，施加在栅极绝缘膜上的电场强度下降，因而栅极绝缘膜的可靠性得到提高，并且能够提高栅极耐量。此外，通过设置较厚的栅极绝缘膜，能够降低栅极电容，并且能够减小开关损耗。另外，通过在p型阱区内部设置p-区来调节沟道形成区的杂质浓度，因此能够在保持不致发生穿通的状态的状态下调低栅极阈值电压。
（实施方式2）
以下，关于本发明实施方式2的半导体装置的制造方法，以制造n沟道MOSFET时为例进行说明。图15～图22是依次示出本发明的实施方式2的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图。实施方式2的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，在形成p型阱区3以及n+型源区4之前形成栅极绝缘膜6与由多晶硅构成的栅电极7。即，在实施方式2中，以栅电极7为掩膜，通过自校准形成沟道形成一侧的p型阱区3、n+型源区4以及p-区5。
具体地说，首先，在与实施方式1同样的硅衬底正面（n-层2一侧的面）上形成栅极绝缘膜6。然后，在栅极绝缘膜6上形成多晶硅层，并通过进行光刻以及蚀刻将多晶硅层图案化，从而形成栅电极7。其次，以仅能透过较薄的栅极绝缘膜6的部分注入硼的能量进行硼离子注入13a（图15），并通过热扩散形成规定深度的p型阱区3（图16）。接着，通过光刻在栅电极7上形成使p+接触区9的形成区域开口的抗蚀剂掩膜14。然后，以抗蚀剂掩膜14为掩膜，透过栅极绝缘膜6，以适当的能量进行硼离子注入13b（图17）。接着，在剥离掉抗蚀剂掩膜14之后进行退火处理，从而形成p+接触区9（图18）。
接下来，再次通过光刻形成抗蚀剂掩膜15，使n+型源区4的形成区域露出，并透过从该抗蚀剂掩膜15和栅电极7之间形成的开口部15a露出的栅极绝缘膜6，而以适当的能量进行砷离子注入16（图19）。然后，与砷离子注入16相同的，透过从在抗蚀剂掩膜15和栅电极7之间形成的开口部15a露出的栅极绝缘膜6，以适当的能量注入扩散系数比砷大的n型杂质，例如，进行磷离子注入17（图20）。然后，剥离掉抗蚀剂掩膜15。
接着，对所注入的砷与磷同时进行退火处理，形成n+型源区4与围绕在该n+型源区4四周的p-区5（图21）。磷离子注入17的磷离子剂量与实施方式1相同。即，通过退火处理，使p型阱区3的与n+型源区4相接触区域的掺杂浓度得到在磷离子注入17中注入的磷浓度的补偿，且极性不反转为n型的剂量。为此，至少要使在磷离子注入17中注入的磷离子的剂量少于为形成p型阱区3而注入的p型杂质离子（例如，硼离子注入13a中的硼离子）的剂量。
其次，通过绝缘层的成膜以及根据光刻及蚀刻进行的绝缘层图案化而形成层间绝缘膜8，从而形成包含表面MOS结构的MOSFET单元结构。然后，与实施方式1同样进行以后的工序，从而完成垂直型n沟道MOSFET（图22）。根据在这里示出的实施方式2的MOSFET的制造工序，扩散系数比形成n+型源区4的砷离子大的磷离子，向p型阱区3内的n+型源区4的周围扩散并展开。据此，靠近n+型源区4部分的p型阱区3的净掺杂浓度，比p型阱区3的远离n+型源区4的部分的硼浓度降低，从而形成p-区5。此外，根据这些工序，p型阱区3与n+型源区4，能够通过自校准（自对准）形成。
如上述说明，根据实施方式2，与实施方式1同样地，无需提高栅极阈值电压就能够制造出栅极绝缘膜较厚且栅极耐量大的MOSFET。此外，根据实施方式2，与实施方式1同样地，能够通过高精度位置关系的自校准形成p型阱区与n+型源区4。
（实施方式3）
接着，关于本发明实施方式3的半导体装置的制造方法，以制造n沟道MOSFET时为例进行说明。图39～图42是依次示出本发明的实施方式3的MOSFET的表面MOS结构的制造工序的半导体衬底的核心部分截面图。实施方式3的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，使用不同的抗蚀剂掩膜进行砷离子注入16与磷离子注入17。具体地说，通过使砷离子注入16时的在抗蚀剂掩膜与由场氧化膜11形成的氧化膜掩膜之间形成的开口部的宽度比磷离子注入17时狭窄，从而使n+型源区24的宽度比p-区25的宽度更窄。
更具体地说，首先，与实施方式1同样，在由n+层1与n-层2的积层构成的硅衬底正面（n-层2一侧的面）的表面层上选择性地形成p型阱区3之后，在p型阱区3内部选择性地形成p+接触区9（图7～图10）。其次，形成第一抗蚀剂掩膜41，以使p-区25的形成区域从与由场氧化膜11形成的氧化膜掩膜之间的第一开口部41a露出。然后，以第一抗蚀剂掩膜41与场氧化膜11为掩膜，透过从第一抗蚀剂掩膜41和由场氧化膜11形成的氧化膜掩膜之间的第一开口部41a露出的屏蔽氧化膜12，以适当的能量进行磷离子注入17（图39）。然后，剥离掉第一抗蚀剂掩膜41。
接着，形成第二抗蚀剂掩膜42，以使n+型源区24的形成区域从与由场氧化膜11形成的氧化膜掩膜之间的第二开口部42a露出。此时，使在第二抗蚀剂掩膜42与由场氧化膜11形成的氧化膜掩膜之间的第二开口部42a的第二开口宽度w2，窄于在形成上述p-区25时所需的第一抗蚀剂掩膜41与由场氧化膜11形成的氧化膜掩膜之间的第一开口部41a的第一开口宽度w1（w1＞w2）。然后，以第二抗蚀剂掩膜42与场氧化膜11为掩膜，透过从第二抗蚀剂掩膜42与由场氧化膜11形成的氧化膜掩膜之间的第二开口部42a露出的屏蔽氧化膜12，以适当的能量进行砷离子注入16（图40）。然后，剥离掉第二抗蚀剂掩膜42。
然后，对所注入的砷以及磷进行退火处理。据此，与实施方式1同样，形成n+型源区24以及通过掺磷而补偿杂质浓度的p-区25。此外，如上所述，由于砷离子注入16时的第二开口部42a的第二开口宽度w2较磷离子注入17时的第一开口部41a的第一开口宽度w1窄，因此与使用同一抗蚀剂掩膜进行砷离子注入16及磷离子注入17时（砷离子注入16的注入区域与磷离子注入17的注入区域相等时）相比，砷离子注入16的注入区域比磷离子注入17的注入区域窄。据此，与使用同一抗蚀剂掩膜进行砷离子注入16与磷离子注入17时相比，n+型源区24的宽度比p-区25的宽度更为狭窄（图41）。
这样，通过使n+型源区24的宽度比p-区25的宽度更为狭窄，能够使n+型源区24的n型杂质浓度对p型阱区3的p型杂质浓度的比例变小。因此，即使通过形成p-区25而使p型阱区3的杂质浓度降低，也很难产生短沟道效应，能够抑制寄生双极晶体管的动作。然后，与实施方式1同样地形成栅极绝缘膜6、栅电极7以及层间绝缘膜8等表面MOS结构的剩余构成部分（图42），通过形成省略图示的源电极以及漏电极等来完成n沟道MOSFET。
虽然对各部分的尺寸以及杂质浓度不进行特殊限定，但是，例如，各部分的尺寸以及杂质浓度可取下述值。n+层1的厚度为3μm～50μm左右。n+层1的杂质浓度为6.0×1017atoms/cm-3～7.0×1017atoms/cm-3左右。n-层2的厚度为3μm～50μm左右。n-层2的杂质浓度为8.5×1013atoms/cm-3～7.8×1016atoms/cm-3左右。P型阱区3的厚度为1μm～10μm左右。P型阱区3的杂质浓度为1.0×1016atoms/cm-3～5.0×1018atoms/cm-3左右。n+型源区24的厚度为0.1μm～2.0μm左右。n+型源区24的杂质浓度为1.0×1019atoms/cm-3～1.0×1022atoms/cm-3左右。
p-区25的厚度为1μm～10μm左右。p-区25的厚度是指夹在n+型源区24与p型阱区3之间的部分在深度方向的厚度。p-区25的杂质浓度为1.0×1015atoms/cm-3～5.0×1018atoms/cm-3左右。栅极绝缘膜6的厚度为100p型阱区3内部的沟道形成区10的长度（p型阱区3内部的n+型源区24与n-层2的表面层之间的距离：沟道长度），例如，确保在1.5μm以上为佳。其原因在于，由于p型阱区3的表面层的与n+型源区24相邻接的部分的p型杂质浓度低于p型阱区3的上述以外的部分，因而通路时由p型阱区3与n-层2之间的pn接合延伸的耗尽层不穿通n+型源区24。具体地说，当沟道长度例如为1.5μm时，耗尽层向沟道形成区10内的扩展为1.0μm，p-区25夹于n+型源区24与耗尽层之间的部分（即，耗尽层不扩展的部分）的宽度为0.5μm。
上述实施方式3的半导体装置的制造方法，适用于实施方式2的半导体装置的制造方法，也可替代场氧化膜将栅电极作为离子注入用掩膜。即，在这种情况下，在形成p型阱区3之后、n+型源区24以及p-区25形成前，在硅衬底的正面上形成栅极绝缘膜以及栅电极。此外，只要以第一抗蚀剂掩膜41以及场氧化膜11为掩膜，透过从第一开口部41a露出的栅极绝缘膜进行磷离子注入17，在剥离掉第一抗蚀剂掩膜41之后，以第二抗蚀剂掩膜42以及场氧化膜11为掩膜，透过从第二开口部42a露出的栅极绝缘膜进行砷离子注入16即可。
如上述说明，根据实施方式3，使用同一场氧化膜或栅电极作为离子注入用掩膜，进行用于形成n+型源区的砷离子注入以及用于形成p-区的磷离子注入，因而即使在砷离子注入时与磷离子注入时形成不同的抗蚀剂掩膜而使砷离子注入的注入区域窄于磷离子注入的注入区域，也能够通过自校准形成n+型源区与p-区，并获得与实施方式1相同的效果。
在以上各实施方式中，以n沟道MOSFET为例进行了说明，但也可应用于p沟道MOSFET以及IGBT。此外，在各实施方式中，以通过砷离子注入形成n+型源区、通过磷离子注入形成p-区为例进行了说明，但是只要使用扩散系数比在形成n+型源区时所使用的离子种类更大的n型离子种类而使p型阱区的p杂质浓度降低从而形成p-区即可，对于离子注入的n型杂质可进行各种变更。

Claims (9)

1.一种半导体装置，其特征在于，具备绝缘栅结构，
所述绝缘栅结构包括：
第二导电类型阱区，其选择性地设置于第一导电类型半导体衬底的一侧主面的表面层，该表面层成为第一导电类型漂移层；
第一导电类型源区，其选择性地设置于所述第二导电类型阱区的内部；
第二导电类型低浓度区，其选择性地设置于所述第二导电类型阱区的内部，围绕在所述第一导电类型源区的四周，且其净掺杂浓度低于包含在所述第二导电类型阱区内的第二导电类型杂质的浓度；以及
栅电极，其隔着栅极绝缘膜分别设置于所述第一导电类型源区、所述第二导电类型低浓度区、所述第二导电类型阱区以及所述第一导电类型漂移层的表面。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二导电类型低浓度区利用包含在所述第一导电类型半导体衬底内的第一导电类型杂质的浓度来补偿所述第二导电类型杂质的浓度，从而使所述第二导电类型杂质的浓度由所述第一导电类型半导体衬底的一侧主面朝向另一侧主面减少。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第一导电类型杂质为磷。
4.一种半导体装置的制造方法，其特征在于，包括：
第一形成工序，在第一导电类型半导体衬底的成为第一导电类型漂移层的一侧主面上选择性地形成绝缘膜；
第二形成工序，以所述绝缘膜为掩膜，向所述第一导电类型半导体衬底的一侧主面离子注入第二导电类型杂质，并通过热扩散使所述第二导电类型杂质扩散，选择性地形成第二导电类型阱区；
第一掩膜形成工序，形成第一抗蚀剂掩膜，在所述第一抗蚀剂掩膜与所述绝缘膜之间具有选择性地露出所述第二导电类型阱区的第一开口部；
离子注入工序，以所述绝缘膜以及所述第一抗蚀剂掩膜为掩膜，从所述第一开口部向所述第二导电类型阱区依次离子注入扩散系数不同的两种第一导电类型杂质；
退火工序，其通过退火处理使所述扩散系数不同的两种第一导电类型杂质扩散，从而形成第一导电类型源区与第二导电类型低杂质浓度区；
第三形成工序，在所述第一导电类型半导体衬底的一侧主面上形成栅极绝缘膜；以及
第四形成工序，隔着所述栅极绝缘膜在所述第一导电类型源区、所述第二导电类型低杂质浓度区、所述第二导电类型阱区以及所述第一导电类型漂移层的表面上形成栅电极。
5.一种半导体装置的制造方法，其特征在于，包括：
第一形成工序，在第一导电类型半导体衬底的一侧主面上形成栅极绝缘膜；
第二形成工序，在所述栅极绝缘膜的表面上形成将多晶硅薄膜图案化而成的栅电极；
第三形成工序，以所述栅电极为掩膜，向所述第一导电类型半导体衬底的一侧主面离子注入第二导电类型杂质，并通过热扩散使所述第二导电类型杂质扩散，选择性地形成第二导电类型阱区；
第一掩膜形成工序，形成第一抗蚀剂掩膜，在所述第一抗蚀剂掩膜与所述栅电极之间具有选择性地露出所述第二导电类型阱区的第一开口部；
离子注入工序，以所述栅电极以及所述第一抗蚀剂掩膜为掩膜，从所述第一开口部向所述第二导电类型阱区依次离子注入扩散系数不同的两种第一导电类型杂质；以及
第四形成工序，通过退火处理使所述扩散系数不同的两种第一导电类型杂质扩散，从而形成第一导电类型源区与第二导电类型低杂质浓度区。
6.根据权利要求4所述的半导体装置的制造方法，其特征在于，
所述离子注入工序，包括：
第一离子注入工序，以所述绝缘膜以及所述第一抗蚀剂掩膜为掩膜，从所述第一开口部向所述第二导电类型阱区离子注入所述扩散系数不同的两种第一导电类型杂质中扩散系数较大的第一导电类型杂质；
第二掩膜形成工序，在除去所述第一抗蚀剂掩膜之后，形成第二抗蚀剂掩膜，在所述第二抗蚀剂掩膜与所述绝缘膜之间具有开口宽度小于所述第一开口部的第二开口部，所述第二开口部选择性地露出所述第二导电类型阱区；以及
第二离子注入工序，以所述绝缘膜以及所述第二抗蚀剂掩膜为掩膜，从所述第二开口部向所述第二导电类型阱区离子注入所述扩散系数不同的两种第一导电类型杂质中扩散系数较小的第一导电类型杂质。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于，
所述离子注入工序，包括：
第一离子注入工序，以所述栅电极以及所述第一抗蚀剂掩膜为掩膜，从所述第一开口部向所述第二导电类型阱区离子注入所述扩散系数不同的两种第一导电类型杂质中扩散系数较大的第一导电类型杂质；
第二掩膜形成工序，在除去所述第一抗蚀剂掩膜之后，形成第二抗蚀剂掩膜，在所述第二抗蚀剂掩膜与所述栅电极之间具有开口宽度小于所述第一开口部的第二开口部，所述第二开口部选择性地露出所述第二导电类型阱区；以及
第二离子注入工序，以所述栅电极以及所述第二抗蚀剂掩膜为掩膜，从所述第二开口部向所述第二导电类型阱区离子注入所述扩散系数不同的两种第一导电类型杂质中扩散系数较小的第一导电类型杂质。
8.根据权利要求4～7中任意一项所述的半导体装置的制造方法，其特征在于，
所述扩散系数不同的两种第一导电类型杂质中，扩散系数较大的第一导电类型杂质是磷。
9.根据权利要求4～8中任意一项所述的半导体装置的制造方法，其特征在于，
所述扩散系数较大的第一导电类型杂质的离子注入剂量少于所述第二导电类型杂质的离子注入剂量。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630546A (zh) * 2017-03-17 2018-10-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN111627987A (zh) * 2020-05-29 2020-09-04 东莞南方半导体科技有限公司 一种Fin沟道结构SiC场效应晶体管器件
CN115954377A (zh) * 2023-03-10 2023-04-11 广东芯聚能半导体有限公司 半导体结构及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102563890B1 (ko) * 2018-10-05 2023-08-10 한국전기연구원 SiC 반도체의 깊은 준위 결함 제거 방법
US11309413B2 (en) * 2019-10-10 2022-04-19 Wolfspeed, Inc. Semiconductor device with improved short circuit withstand time and methods for manufacturing the same
GB2601808B (en) * 2020-12-11 2023-10-18 Mqsemi Ag Semiconductor device

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
JPS62266871A (ja) * 1986-05-15 1987-11-19 Fuji Electric Co Ltd たて形ｍｏｓｆｅｔ
US4849367A (en) * 1986-10-24 1989-07-18 Thomson Semiconducteurs Method of manufacturing a DMOS
JPH06244428A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd Ｍｏｓ型半導体素子の製造方法
US5382538A (en) * 1990-10-16 1995-01-17 Consorzio Per La Ricerca Sulla Microelectronica Nel Method for forming MOS transistors having vertical current flow and resulting structure
US5430316A (en) * 1992-02-18 1995-07-04 Sgs-Thomson Microeletronics, S.R.L. VDMOS transistor with improved breakdown characteristics
JPH07249760A (ja) * 1994-03-08 1995-09-26 Matsushita Electron Corp 半導体装置の製造方法
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
US5917219A (en) * 1995-10-09 1999-06-29 Texas Instruments Incorporated Semiconductor devices with pocket implant and counter doping
US6380045B1 (en) * 2000-03-24 2002-04-30 Vanguard International Semiconductor Corp. Method of forming asymmetric wells for DRAM cells
US20020185679A1 (en) * 2000-06-23 2002-12-12 Baliga Bantval Jayant Power semiconductor devices having linear transfer characteristics and methods of forming and operating same
US20030062572A1 (en) * 2001-09-28 2003-04-03 Manoj Mehrotra Transistor with bottomwall/sidewall junction capacitance reduction region and method
CN1649167A (zh) * 2004-01-30 2005-08-03 三洋电机株式会社 半导体装置及其制造方法
US20050170576A1 (en) * 2002-01-31 2005-08-04 Mahalingam Nandakumar Transistor with reduced short channel effects and method
CN1707809A (zh) * 2004-06-08 2005-12-14 Nec化合物半导体器件株式会社 半导体器件
CN101097920A (zh) * 2006-06-27 2008-01-02 精工电子有限公司 半导体集成电路装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837606A (en) * 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
JPH0196962A (ja) * 1987-10-08 1989-04-14 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタおよびその製造方法
JPH01262668A (ja) * 1988-04-13 1989-10-19 Mitsubishi Electric Corp 電界効果型半導体装置
JP2808871B2 (ja) 1990-09-17 1998-10-08 富士電機株式会社 Ｍｏｓ型半導体素子の製造方法
US5218220A (en) 1991-11-12 1993-06-08 Harris Corporation Power fet having reduced threshold voltage
JPH065865A (ja) 1992-06-19 1994-01-14 Fuji Electric Co Ltd Ｍｏｓ型半導体素子およびその製造方法
JP2001024184A (ja) 1999-07-05 2001-01-26 Fuji Electric Co Ltd 絶縁ゲートトランジスタおよびその製造方法
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
JP4091921B2 (ja) 2004-02-16 2008-05-28 松下電器産業株式会社 半導体装置及びその製造方法
JP5617190B2 (ja) 2009-05-22 2014-11-05 富士電機株式会社 半導体装置の製造方法および半導体装置

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
JPS62266871A (ja) * 1986-05-15 1987-11-19 Fuji Electric Co Ltd たて形ｍｏｓｆｅｔ
US4849367A (en) * 1986-10-24 1989-07-18 Thomson Semiconducteurs Method of manufacturing a DMOS
US5382538A (en) * 1990-10-16 1995-01-17 Consorzio Per La Ricerca Sulla Microelectronica Nel Method for forming MOS transistors having vertical current flow and resulting structure
US5430316A (en) * 1992-02-18 1995-07-04 Sgs-Thomson Microeletronics, S.R.L. VDMOS transistor with improved breakdown characteristics
JPH06244428A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd Ｍｏｓ型半導体素子の製造方法
JPH07249760A (ja) * 1994-03-08 1995-09-26 Matsushita Electron Corp 半導体装置の製造方法
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
US5917219A (en) * 1995-10-09 1999-06-29 Texas Instruments Incorporated Semiconductor devices with pocket implant and counter doping
US6380045B1 (en) * 2000-03-24 2002-04-30 Vanguard International Semiconductor Corp. Method of forming asymmetric wells for DRAM cells
US20020185679A1 (en) * 2000-06-23 2002-12-12 Baliga Bantval Jayant Power semiconductor devices having linear transfer characteristics and methods of forming and operating same
US20030062572A1 (en) * 2001-09-28 2003-04-03 Manoj Mehrotra Transistor with bottomwall/sidewall junction capacitance reduction region and method
US20050170576A1 (en) * 2002-01-31 2005-08-04 Mahalingam Nandakumar Transistor with reduced short channel effects and method
CN1649167A (zh) * 2004-01-30 2005-08-03 三洋电机株式会社 半导体装置及其制造方法
CN1707809A (zh) * 2004-06-08 2005-12-14 Nec化合物半导体器件株式会社 半导体器件
CN101097920A (zh) * 2006-06-27 2008-01-02 精工电子有限公司 半导体集成电路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630546A (zh) * 2017-03-17 2018-10-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN111627987A (zh) * 2020-05-29 2020-09-04 东莞南方半导体科技有限公司 一种Fin沟道结构SiC场效应晶体管器件
CN115954377A (zh) * 2023-03-10 2023-04-11 广东芯聚能半导体有限公司 半导体结构及其制备方法

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