KR20060127241A - 고전압 접합형 전계효과 트랜지스터 - Google Patents

고전압 접합형 전계효과 트랜지스터 Download PDF

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    • H10D30/80—FETs having rectifying junction gate electrodes
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Abstract

본 발명의 고전압 접합형 전계효과 트랜지스터는 제 2 전도도 타입의 기판(10)에 제 1 전도도 타입의 제 1 웰(11)을 구비하고, 상기 제 1 웰에 각각 상기 제 1 전도도 타입인 소스(14)와 드레인(15)을 포함하며, 상기 제 2 전도도 타입의 제 2 웰(12)에 배열되는 상기 제 2 전도도 타입의 게이트(16)를 포함하고, 상기 제 2 웰은 후미형 타입이며 소스, 게이트 및 드레인 소자들이 필드 산화물 영역(13a 내지 13d)에 의해 서로 이격되어 있다. 상기 소스 및 드레인 방향으로 필드 플레이트(17a,17b)가 상기 게이트(16)로부터 필드 산화물(13a,14b)위로 뻗어있다.
고전압 접합형 전계효과 트랜지스터(JFET),

Description

고전압 접합형 전계효과 트랜지스터{High Voltage Junction Field Effect Transistor}
본 발명은 제 2 전도도 타입의 기판에 제 1 전도도 타입의 제 1 웰(well)을 구비하고, 상기 제 1 웰에 각각 상기 제 1 전도도 타입인 소스와 드레인을 포함하며, 상기 제 2 전도도 타입의 제 2 웰에 배열되는 상기 제 2 전도도 타입의 게이트를 포함하는 고전압 접합형 전계효과 트랜지스터(high voltage junction field effect transistor)에 관한 것이다.
이러한 타입의 전계효과 트랜지스터는 접합형 전계효과 트랜지스터(JFET)로서 알려져 있다. 이러한 타입의 전계효과 트랜지스터의 한가지 이점은 낮은 잡음이다. 집적회로와 결부하여, 이들 전계효과 트랜지스터는 특히 전력 적용에 사용된다. 이들 적용의 한가지 목적은 온 상태에서 높은 절연파괴 전압을 낮은 저항과 결합시키고 작은 영역을 필요로 하는 트랜지스터를 제공하는 것이다. 특정한 제조방법으로는 에피텍셜 층을 갖는 JFET가 통상적이다.
US 2002/0132406 A1은 다수의 공핍층 도전채널을 구비하는 수직 고전압 트랜지스터를 개시한 것으로, 트랜지스터는 위에 또 다른 하나가 놓이는 n형 웰 면에 매설되는 영역을 포함한다.
US 6,153,453은 저전압 및 저주파수에서 사용되는 다른 MOS 트랜지스터와 결부하여 접합형 전계효과 트랜지스터를 제조하는 방법을 개시하고 있다. MOS 트랜지스터에 사용되는 저전압 과정은 접합형 전계효과 트랜지스터의 제품에 대한 작은 변화로 사용된다.
본 발명은 본래 저전압 과정에 의해 만들어질 수 있는 향상된 고전압 접합형 전계효과 트랜지스터를 명확히 설명하는 것을 목적으로 한다.
본 발명은 특허청구범위에 있는 독립항의 특징으로 이 목적을 달성한다. 본 발명의 제한은 종속항에 의해 특징된다.
본 발명은 고전압 접합형 전계효과 트랜지스터가 상당히 변경되어야 하는 저전압 과정없이 직접회로의 또 다른 트랜지스터와 함께 제조될 수 있다. 따라서, 저전압 트랜지스터 또는 그밖의 다른 고전압 트랜지스터의 특성이 유지될 수 있다. JFET는 또 다른 고전압 트랜지스터의 제조를 위해 사용될 수 있는 하나의 또 다른 마스크를 사용하여 제조될 수 있다. 게이트 아래에 형성된 후미형 웰(제 2 웰)은 짙게 도프된 영역들 사이의 전계 강도를 균일하게 하는 효과를 가지므로, 본 발명에 따른 접합형 전계효과 트랜지스터가 절연파괴의 위험없이 고전압에서 동작될 수 있다.
소스와 드레인 단자 각각 아래에 각 경우 얕은 웰이 깊은 웰로 뻗어있는 경우 이점적이다.
본 발명의 한가지 제한은 필드 플레이트가 짙게 도핑된 단자 영역들 사이에 배열된 필드 산화물 영역상에 형성되는 것이며, 필드 컨트롤은 상기 필드 플레이트에 의해 가능하다. 상기 필드 플레이트는 저전압 과정의 MOS 트랜지스터의 전극과 동시에 제조될 수 있다.
한가지 바람직한 실시예는 필드 플레이트가 제 1 웰과 후미형 웰 사이의 대략 pn 접합 위에 끝나도록 형성된다.
또 다른 실시예에서, 필드 플레이트는 각각 배정된 소스 및/또는 드레인 단자 영역에 전기 연결된다.
고전압 전계효과 트랜지스터를 제조하는 방법에 있어서, 상기 고전압 전계효과 트랜지스터는 후미형 웰용 마스킹과 연이은 이온 주입에 의해 상기 제 2 웰에 있는 또 다른 MOS 트랜지스터와 동시에 제조된다.
바람직하기로, 마스크는 상기 제 2 웰의 외부보다 상기 제 2 웰 아래에 있는 제 1 웰의 폭(기판의 "층 두께")이 더 작도록 설정하는데 사용된다.
본 발명은 도면의 그림에 도시된 예시적인 실시예를 기초로 하여 하기에 더 상세히 설명된다. 도면은 본 발명을 예시하기 위해서만 사용되며 따라서 실측은 아니라 개략적인 형태로만 구현된다. 동일한 전도도 타입의 다른 영역들은 점선 또는 일점 쇄선으로 개략적으로 도시되어 있는 반면에, 다른 전도도 타입의 영역들은 실선으로 개략적으로 도시되어 있다. 동일한 소자 또는 동일하게 작동하는 소자에는 동일한 참조 심볼이 제공된다. 도면에서:
도 1은 본 발명에 따른 접합형 전계효과 트랜지스터의 제 1 예시적인 실시예 를 통한 개략 횡단면을 도시한 것이다.
도 2는 본 발명에 따른 접합형 전계효과 트랜지스터의 제 2 예시적인 실시예를 통한 개략 횡단면을 도시한 것이다.
도 3은 임계전압의 생성을 밝히기 위해 본 발명에 따른 접합형 전계효과 트랜지스터의 제 3 예시적인 실시예를 통한 개략 횡단면도를 도시한 것이다.
도 4는 또 다른 트랜지스터와 함께 본 발명에 따른 접합형 전계효과 트랜지스터를 통한 개략 횡단면도를 도시한 것이다.
도 5는 도 4와 결부하여 n채널 및 p채널의 저전압 전계효과 트랜지스터를 통한 개략 횡단면도를 도시한 것이다.
도 1에 따르면, 깊은 n도핑 웰(well)(11)이 특히 p형 전도도를 갖는 기판(10)에 배열되어 있다. 필드 산화영역(13a 내지 13d)이 배열 표면, 즉, 웰(11)의 표면상에 형성된다. 전계효과 트랜지스터의 단자 영역이 짙게 도핑된 영역으로서 배열되어지는 필드 산화영역(13)에는 윈도우가 없다. 따라서, 소스 단자(14)와 드레인 단자(15)가 깊은 n형 웰(11)에 형성된다. 양 영역(14 및 15)은 짙게 도핑되고 n형 전도도를 갖는다. 게이트(16)는 필드 산화영역(13a 및 13b)을 분리시키는 식으로 소스와 드레인 사이의 윈도우에 형성된다. 게이트 단자(16)는 p형 전도도이고 짙게 도핑되어 있다. 따라서, 접합형 전계효과 트랜지스터는 n채널 접합형 전계효과 트랜지스터(NJFET)이다.
깊은 p형 웰(12)이 게이트(16) 아래에 후미형 웰로서 주입되며, 상기 웰은 가능한 한 필드 산화물 영역(13a 및 13b) 아래로 확장되어 있다. 후미형 웰(12)은 필드 산화물의 하부 가장자리와 깊은 n형 웰(11)에 대한 경계영역 사이의 대략 중앙에 도핑 집중 센터를 갖는다. 공핍층 채널은 깊은 n형 웰(11)에 있는 깊은 p형 웰(12) 아래에 놓여지고, 상기 채널의 폭은 게이트(16)에 인가되는 음전위에 의해 제어된다. 따라서, 소스와 드레인 사이의 전류가 공지된 방식으로 게이트 전위에 의해 제어될 수 있다. 공핍층 채널은 n형 웰(11)과 p형 웰(12) 및 그 도핑을 특징으로 한다.
깊은 n형 웰(11)과 짙은 도핑 영역(14,15,16)은 집적회로의 해당 영역에 동시에 형성될 수 있다. 필드 산화물 영역(13)에도 동일하게 적용된다. 후미형 웰(12)은 순전한 저전압 과정에 비해 추가 마스킹(additional masking)을 필요로 하며, 상기 추가 마스킹은 집적회로상에 고전압 전계효과 트랜지스터용의 다른 후미형 웰을 동시에 형성하는데 사용된다.
유전 세기(dielectric strength) 또는 고전압 특성을 더 향상시키기 위해, 깊은 n형 웰(11)로 뻗어있는 얕은 n형 웰(21)이 각 경우 소스 및 드레인 단자(14 및 15) 아래에 각각 제공된다. 깊은 p형 웰(12)로 뻗어있는 얕은 p도핑 웰(22)이 마찬가지로 게이트 단자(16) 아래에 형성된다. 얕은 p형 웰은 마찬가지로 후미형 웰로서 주입된다. 얕은 웰(21 및 22)은 각각 위에 놓이는 단자 영역(14,15,16)보다 더 가볍게 도핑되나, 깊은 웰(11 및 12)보다 더 짙게 도핑된다. 그 결과, 전압이 단자 영역에 인가되는 경우 전계 강도를 제어하거나 선형화할 수 있다.
특히 고전압 또는 고전위에서 게이트와 배열면에 있는 소스 또는 드레인 사 이의 절연파괴를 신뢰가능하게 방지하기 위해, 도 2에 따른 예시적인 실시예는 또한 도 1에 비해 추가로 필드 산화물 영역(13a,13b)상에 필드 플레이트(17a,17b)를 각각 형성한다. 이 경우, 필드 플레이트(17a)는 드레인(15)에 전기 연결되어 있는 반면에 필드 플레이트(17b)는 소스(14)에 연결되어 있다. 필드 플레이트(17)는 게이트(16)로부터 가능한 한 후미형 웰(12)의 가장자리를 지나 뻗어있다. 필드 플레이트(17)는 높은 전도도를 가지며 예컨대 다른 트랜지스터의 게이트 전극과 동시에 폴리실리콘 영역으로서 형성된다.
이 경우 단지 예로써 0.35㎛ 저전압 과정과 관련된 웰의 형성동안, 최초에 n형 웰(11)이 기판(10)에 형성된다. 바람직하기로는 약 300keV의 에너지와 약 8.3×1012㎝-3 량의 인 이온(phosphorous ions)이 고안된 JFET 영역에 대규모 주입에 의해 형성된다. 인 이온은 원래 동일하게 사용될 수 있는 비소(arsenic) 이온보다 더 이동하기 쉬우며 n형 웰에 더 균일한 도핑분포를 발생시킨다.
그 후, p형 웰이 형성된다. 웰 영역에 윈도우가 형성되게 하는 그 자체로 알려진 마스킹에 의해, p형 이온, 바람직하게는 붕소(boron) 이온이 주입된다. 이 경우, 먼저 약 300keV의 에너지와 약 5×1012㎝-3 량의 이중 주입이 제공되고, 그 후 약 150keV의 에너지와 동일한 약 5×1012㎝-3 량의 주입이 제공된다.
도핑 영역의 도판트(dopants)는 예컨대 필드 산화물 영역의 형성과 연계하여 연이은 열처리 단계동안 과확산(outdiffuse)된다. 그러나, n형 웰(11)은 예컨대 700분에 걸쳐 1150℃로 처리 초기에 발생하는 n형 확산에 의한 깊은 p형 웰(12)의 주입전에 이미 거의 완전한 과확산을 겪는다. 깊은 p형 웰(12)은, 열처리 단계를 수행한 후더라도, 도판트 농도가 웰의 상부영역에서 보다는 웰 깊이에서 더 크게 나타나는 후미형 웰로서 구현된다.
필드 플레이트(17)는 전계의 향상된 제어를 가능하게 하므로, n형 웰(11)의 농도가 증가될 수 있다. 동시에, 향상된 전계 제어로 더 큰 트랜지스터 전류를 on 상태에서 가능하게 한다. 더욱이, 접합형 전계효과 트랜지스터의 측면 범위는 전기 절연파괴가 발생하지 않는 더 작은 치수를 제공할 수 있다.
도 3에 따른 도면은 도 2에 따른 트랜지스터의 임계전압을 어떻게 설정할 수 있는지를 도시한 것이다. 이를 위해, 나중의 게이트 단자(16) 영역에 깊은 n형 웰(11)의 주입(I11)동안, 소정의 주입 윈도우가 쉐이딩 마스크(shading mask)(M11)에 의해 본질적으로 대규모 주입동안 형성된다. 마스크(M11)는 그 아래로 소수의 인 이온이 쉐이딩 마스크(M11) 외부보다 기판(10)으로 깊이 침투하지 못하게 하는 효과를 갖는다. 그 결과, 연이은 열처리 단계 후에, 이 영역에서 깊은 n형 웰은 이 영역 밖에서 처럼 깊숙이 기판(10)으로 확장되지 못하고 도시된 깊은 n형 웰(11)의 웰 깊이가 줄어들게 된다. 그런 후, 상기 n형 웰의 형성에 따른 후미형의 깊은 p형 웰의 바닥으로부터 거리(A)가 설정될 수 있다. 깊은 n형 웰(11)은 쉐이딩 마스크에 있는 스트립형 주입개구를 통해 게이트 영역에 대해 대칭으로 주입된다. 거리(A)가 더 작을 수록, 트랜지스터의 임계전압도 더 작다. 큰 거리(A)에 따른, 큰 임계전압으로 인해 바람직한 저항이 얻어진다. 그러나, 이 경우, 필드 플레이트(17)는 큰 게이트 전압이 인가되도록 전계를 제어하는 것이 요구된다.
본 발명에 따른 접합형 전계효과 트랜지스터의 사용에 대한 한가지 가능성은 전압이 집적회로에 인가될 때 상기 트랜지스터가 전류를 흐르게 할 수 있고, 이에 따라 회로 또는 먼저 전압 레귤레이터를 작동시킬 수 있다는 사실이다. 전압 레귤레이터가 정상적인 동작상태에 도달하자마자, 접합형 전계효과 트랜지스터를 스위치 오프(switch off)시킬 수 있다.
도 4에 따른 도면은 각각 절연 게이트를 갖는 저전압 트랜지스터(LVN)와 또 다른 n채널의 고전압 트랜지스터(HVN)와 함께 설명된 타입의 접합형 전계효과 트랜지스터(HVJFET)를 도시한 것이다. 명확히 하기 위해, 게이트, 소스 및 드레인에 대한 모든 단자 영역은 실선을 사용하여 도시하였다.
도 4에 따르면, n채널의 저전압 트랜지스터가 드레인(215), 소스(214) 및 게이트(217)을 갖는 LVN으로서 배열되고, 상기 LVN은 후미형의 깊은 p형 웰(212)에서는 게이트 산화물(218)에 의해 절연되며, 상기 후미형의 깊은 p형 웰(212)은 깊은 p형 웰(12) 및 깊은 p형 웰(112)과 함께 형성된다. 깊은 p형 웰(212)에서, 얕은 p형 웰(222)이 단자 영역 아래에 놓여있다. 채널영역은 드레인과 소스 사이에 놓여있다. 이 경우, n채널의 저전압 트랜지스터(LVN)와 접합형 전계효과 트랜지스터(HVJFET)가 동일한 n형 웰(11)내에 배열되거나 형성되게 제공된다.
고전압 트랜지스터(HVN)는 필드 산화물 영역(13) 사이의 윈도우에 n도핑 드레인(115)을 가지며 상기 드레인 아래에 얕은 n형 웰(121)이 놓이고, 차례로 깊은 n형 웰(111)이 놓인다. 이러한 웰 구성은 전계 강도 부하를 감소시킨다. n도핑 소스(114)는 후미형의 깊은 p형 웰(112)에 배열된 얕은 p형 웰(122)로 가능한 한 멀 리 확장되어 있다. 마찬가지로 n도핑 영역(116)은 접지단자(바디)로서 사용된다. 게이트 산화물(118)에 의해 절연된 게이트 전극이 상기 깊은 p형 웰(112)의 채널 영역 위에 놓이고, 산화물 영역(13)으로 가능한 한 멀리 확장되어 있으며, 상기 산화물 영역은 필드 컨트롤용 필드 플레이트(117)를 형성한다.
도 5에 따르면, 확대된 식으로, 도 4에 따른 n채널의 저전압 트랜지스터(LVN)가 깊은 n형 웰(211)에 있는 p채널의 저전압 트랜지스터(LVP)와 함께 배열되어 있다. p채널의 저전압 트랜지스터(LVP)는 소스와 드레인용의 단자영역(314 및 315)과 또한 게이트 산화물(318) 위에 게이트(317)를 갖는다. 소스, 드레인 및 또한 채널 영역이 얕은 n형 웰(321)에 놓여있다.
명백한 바와 같이, 깊은 n형 웰(11, 111, 및 211)과 깊은 p형 웰(12, 112 및 212)은 저전압 과정의 동일한 과정단계로 형성될 수 있다. 얕은 n형 웰(21, 121 및 321)과 또한 얕은 p형 웰(22, 122 및 222)도 마찬가지로 동일한 공정단계로 형성될 수 있다. 이는 소위 웰 또는 마스크의 재사용으로 매우 비용효과적인 제조공정을 가능하게 한다. 하기의 과제가 이 경우에 달성된다.
고전압 트랜지스터에서, 깊은 n형 웰(111)이 NMOS 트랜지스터를 위한 드리프트 영역(drift zone)을 형성한다. 가볍게 도핑된 깊은 n형 웰(11, 111, 및 211)이 일반적으로 p형 기판(10)에 대해 절연소자로서 동작한다. 비교적 짙게 도핑된 얕은 n형 웰(121)이 얕은 n형 웰(21 및 321)에서와 같이 고전압 트랜지스터의 전계 강도 감소를 위해 사용된다.
후미형 웰(12)과 함께 형성된 깊은 p형 웰(112 및 212)이 각각 고전압 트랜 지스터(HVN) 및 저전압 트랜지스터(LVN)의 채널 영역을 형성한다. 얕은 p형 웰(122 및 22)은 고전압 NMOS 트랜지스터(HVN)의 채널 영역으로서 사용되며, 각각 고전압 접합형 전계효과 트랜지스터의 게이트 영역에 형성된다. 더욱이, 이는 n채널의 저전압 트랜지스터(LVN)에 대한 소자(222)로서 형성된다.
다른 트랜지스터들에 대해 표현되는 상술한 웰의 기능적인 여러 용도는 저전압 과정에 의한 이와 같은 고전압 부품의 제조에 효율적으로 상당한 이득을 형성한다. 단 4개의 웰을 사용하여 저전압 및 고전압 트랜지스터 모두를 제조할 수 있다. 이런 식으로, 상당히 많은 마스크들과 리소그라피 단계 및 이에 따른 공정비용이 이와 같은 다른 혼합 부품 제조방법에 비해 절감될 수 있다. 동시에, 고전압 트랜지스터 및 저전압 트랜지스터는 서로 별개로 최적화될 수 있다. 역시, 이 수단에 의해, 특히 측면의 고전압 트랜지스터의 경우, 실리콘 또는 기판 영역을 절감할 수 있으며, 이는 마찬가지로 비용효과적인 영향을 갖는다.
본 발명의 상세한 설명에 포함됨.

Claims (10)

  1. 제 2 전도도 타입의 기판(10)에 제 1 전도도 타입의 제 1 웰(11)을 구비하고, 상기 제 1 웰에 각각 상기 제 1 전도도 타입인 소스(14)와 드레인(15)을 포함하며, 상기 제 2 전도도 타입의 제 2 웰(12)에 배열되는 상기 제 2 전도도 타입의 게이트(16)를 포함하고, 상기 제 2 웰은 후미형 타입이며 소스, 게이트 및 드레인 소자들이 필드 산화물 영역(13a 내지 13d)에 의해 서로 분리되어 있는 고전압 접합형 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    각각 상기 소스와 드레인 아래에 각 경우 동일한 전도도 타입의 또 다른 웰(21)이 상기 제 1 웰에 확장되어 있고, 상기 게이트 아래에 동일한 전도도 타입의 또 다른 웰(22)이 상기 제 2 웰에 확장되어 있는 고전압 접합형 전계효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 웰은 5×1012㎝-3의 주입동안 도핑되는 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 소스 및 드레인 방향에 있는 게이트(16)으로부터 상기 필드 산화물(13a,13b)로 필드 플레이트(17a,17b)가 뻗어있는 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 필드 플레이트는 상기 제 2 웰 및 상기 제 1 웰 사이의 대략 반도체 접합 위에서 끝나는 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 소스측 필드 플레이트(17b)는 상기 소스(14)에 전기 연결되고 상기 드레인측 필드 플레이트(17a)는 상기 드레인(15)에 전기 연결되는 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 웰의 폭은 상기 게이트 영역 외부보다 상기 게이트 영역 아래가 더 작은 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 고전압 전계효과 트랜지스터는 후미형 제 2 웰(12)용 마스크와 연이은 이온 주입에 의해 또 다른 MOS 트랜지스터와 동시에 제조되는 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
  9. 제 8 항에 있어서,
    상기 마스크(M11)는 더 작은 폭을 설정하는데 사용되고, 상기 제 2 웰의 기저부와 상기 제 2 웰의 외부보다는 상기 제 2 웰 아래의 상기 제 1 웰의 기판 사이의 거리로서 측정되는 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 웰의 주입은 스트립형으로 배열되는 마스크(M11)에 있는 개구를 통해 발생되는 것을 특징으로 하는 고전압 접합형 전계효과 트랜지스터.
KR1020067020616A 2004-04-08 2005-04-06 고전압 접합형 전계효과 트랜지스터 KR100962233B1 (ko)

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