JP2000100829A - 接合型電界効果トランジスタおよびその製造方法 - Google Patents
接合型電界効果トランジスタおよびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
Abstract
(57)【要約】
【課題】 正と負の２種類の電源を用いないでも、低い
オン抵抗、高い最大ドレイン電流および伝達利得の高い
リニアリティを得ることができ、しかも短ゲート長化を
図ることができる接合型電界効果トランジスタおよびそ
の製造方法を提供する。 【解決手段】 半絶縁性ＧａＡｓ基板１上にＧａＡｓバ
ッファー層２を介してアンドープＧａＡｓ層３、ｎ+ 型
ＧａＡｓ層４およびｎ型ＧａＡｓ層５を順次エピタキシ
ャル成長させてチャネル層を形成する。ｎ型ＧａＡｓ層
５にＳｉＮx 膜からなる拡散マスクを形成し、その開口
部を通じてＺｎをｎ型ＧａＡｓ層５に拡散させてｐ+ 型
ゲート領域６を形成する。その拡散マスク上からゲート
金属層を堆積させ、これをパターニングすることにより
拡散マスクの開口部にゲート電極７をｐ+ 型ゲート領域
６に対して自己整合的に形成する。
オン抵抗、高い最大ドレイン電流および伝達利得の高い
リニアリティを得ることができ、しかも短ゲート長化を
図ることができる接合型電界効果トランジスタおよびそ
の製造方法を提供する。 【解決手段】 半絶縁性ＧａＡｓ基板１上にＧａＡｓバ
ッファー層２を介してアンドープＧａＡｓ層３、ｎ+ 型
ＧａＡｓ層４およびｎ型ＧａＡｓ層５を順次エピタキシ
ャル成長させてチャネル層を形成する。ｎ型ＧａＡｓ層
５にＳｉＮx 膜からなる拡散マスクを形成し、その開口
部を通じてＺｎをｎ型ＧａＡｓ層５に拡散させてｐ+ 型
ゲート領域６を形成する。その拡散マスク上からゲート
金属層を堆積させ、これをパターニングすることにより
拡散マスクの開口部にゲート電極７をｐ+ 型ゲート領域
６に対して自己整合的に形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、接合型電界効果
トランジスタおよびその製造方法に関し、特に、高周波
信号の増幅に用いて好適な接合型電界効果トランジスタ
およびその製造方法に関するものである。
トランジスタおよびその製造方法に関し、特に、高周波
信号の増幅に用いて好適な接合型電界効果トランジスタ
およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、急速に普及しつつある移動体通信
端末では、例えば８００ＭＨｚや１．５ＧＨｚといった
高い周波数帯域の電波が情報伝送に用いられている。こ
のような高周波信号を低雑音で、あるいは効率良く増幅
するために用いられる電子部品として、これまで、ＩＩ
Ｉ−Ｖ族化合物半導体、特にＧａＡｓを基板とするＭＥ
ＳＦＥＴ（Metal Semiconductor ＦＥＴ）、あるいはこ
のＧａＡｓＭＥＳＦＥＴをビルディングブロックとした
ＭＭＩＣ（Monolithic MicrowaveＩＣ）が広く用いられ
てきた。
端末では、例えば８００ＭＨｚや１．５ＧＨｚといった
高い周波数帯域の電波が情報伝送に用いられている。こ
のような高周波信号を低雑音で、あるいは効率良く増幅
するために用いられる電子部品として、これまで、ＩＩ
Ｉ−Ｖ族化合物半導体、特にＧａＡｓを基板とするＭＥ
ＳＦＥＴ（Metal Semiconductor ＦＥＴ）、あるいはこ
のＧａＡｓＭＥＳＦＥＴをビルディングブロックとした
ＭＭＩＣ（Monolithic MicrowaveＩＣ）が広く用いられ
てきた。
【０００３】ＧａＡｓＭＥＳＦＥＴでは、基板材料の特
徴である、（１）電子の移動度が高い、（２）基板の誘
電率がＳｉＯ2 より数倍大きい、（３）数ＭΩｃｍとい
う高抵抗率の基板が得られる、などの利点により、上述
の高い周波数帯域でも、高い伝達利得や低い雑音指数
を、より低い電源電圧のもとで得ることができた。
徴である、（１）電子の移動度が高い、（２）基板の誘
電率がＳｉＯ2 より数倍大きい、（３）数ＭΩｃｍとい
う高抵抗率の基板が得られる、などの利点により、上述
の高い周波数帯域でも、高い伝達利得や低い雑音指数
を、より低い電源電圧のもとで得ることができた。
【０００４】ＧａＡｓＭＥＳＦＥＴには、チャネル層の
形成方法によって、ＧａＡｓ基板にＳｉなどのｎ型不純
物をイオン注入することにより形成するもの（以下「イ
オン注入ＭＥＳＦＥＴ」と略す）と、チャネル層をエピ
タキシャル成長によって形成するもの（以下「エピＭＥ
ＳＦＥＴ」と略す）とがある。これらのイオン注入ＭＥ
ＳＦＥＴおよびエピＭＥＳＦＥＴのそれぞれの断面構造
の要部を、半絶縁性ＧａＡｓ基板を用いる場合につい
て、図１７および図１８に示す。
形成方法によって、ＧａＡｓ基板にＳｉなどのｎ型不純
物をイオン注入することにより形成するもの（以下「イ
オン注入ＭＥＳＦＥＴ」と略す）と、チャネル層をエピ
タキシャル成長によって形成するもの（以下「エピＭＥ
ＳＦＥＴ」と略す）とがある。これらのイオン注入ＭＥ
ＳＦＥＴおよびエピＭＥＳＦＥＴのそれぞれの断面構造
の要部を、半絶縁性ＧａＡｓ基板を用いる場合につい
て、図１７および図１８に示す。
【０００５】図１７に示すイオン注入ＭＥＳＦＥＴで
は、まず、半絶縁性ＧａＡｓ基板１０１にｎ型不純物お
よびｐ型不純物をそれぞれイオン注入した後、不純物の
活性化アニールを行うことにより、半絶縁性ＧａＡｓ基
板１０１中にｎ型チャネル層１０２およびｐ型埋め込み
層１０３を形成する。ｐ型埋め込み層１０３は、ｎ型チ
ャネル層１０２内の多数キャリアに対する電位障壁を形
成し、ドレイン空乏層の電界に起因する基板リーク電流
を抑制する働きを有する。続いて、ｎ型チャネル層１０
２に対してオーミック接触するソース電極１０４および
ドレイン電極１０５を形成し、最後に、ソース電極１０
４とドレイン電極１０５との間の部分におけるｎ型チャ
ネル層１０２上にゲート電極１０６を形成してショット
キー接合１０７を形成する。これによって、ＭＥＳＦＥ
Ｔの基本構造が完成される。符号１０８はショットキー
接合１０７の部分に形成される空乏層を示す。
は、まず、半絶縁性ＧａＡｓ基板１０１にｎ型不純物お
よびｐ型不純物をそれぞれイオン注入した後、不純物の
活性化アニールを行うことにより、半絶縁性ＧａＡｓ基
板１０１中にｎ型チャネル層１０２およびｐ型埋め込み
層１０３を形成する。ｐ型埋め込み層１０３は、ｎ型チ
ャネル層１０２内の多数キャリアに対する電位障壁を形
成し、ドレイン空乏層の電界に起因する基板リーク電流
を抑制する働きを有する。続いて、ｎ型チャネル層１０
２に対してオーミック接触するソース電極１０４および
ドレイン電極１０５を形成し、最後に、ソース電極１０
４とドレイン電極１０５との間の部分におけるｎ型チャ
ネル層１０２上にゲート電極１０６を形成してショット
キー接合１０７を形成する。これによって、ＭＥＳＦＥ
Ｔの基本構造が完成される。符号１０８はショットキー
接合１０７の部分に形成される空乏層を示す。
【０００６】なお、一般には、これらの工程に加え、例
えば、ソース電極１０４およびドレイン電極１０５のオ
ーミック接触抵抗を低減するための、高濃度不純物注入
によるソース領域およびドレイン領域の形成や、ドレイ
ン耐圧の改善やしきい値電圧制御のためのゲート部の基
板表面のエッチング工程（リセス工程）が行われたりす
るが、ここでは説明を省略する。
えば、ソース電極１０４およびドレイン電極１０５のオ
ーミック接触抵抗を低減するための、高濃度不純物注入
によるソース領域およびドレイン領域の形成や、ドレイ
ン耐圧の改善やしきい値電圧制御のためのゲート部の基
板表面のエッチング工程（リセス工程）が行われたりす
るが、ここでは説明を省略する。
【０００７】一方、図１８に示すエピＭＥＳＦＥＴで
は、半絶縁性ＧａＡｓ基板２０１上にバリア層２０２お
よびｎ型チャネル層２０３を順次エピタキシャル成長さ
せる。ここで、バリア層２０２は、図１７に示すイオン
注入ＭＥＳＦＥＴにおけるｐ型埋め込み層１０２に対応
するものである。このバリア層２０２は、イオン注入Ｍ
ＥＳＦＥＴと同様に、ｎ型チャネル層２０３と同じ材料
で構成される場合もあるが、ｎ型チャネル層２０３より
バンドギャップの大きな半導体材料で構成される場合も
ある。続いて、ｎ型チャネル層２０３に対してオーミッ
ク接触するソース電極２０４およびドレイン電極２０５
を形成し、最後に、ソース電極２０４とドレイン電極２
０５との間の部分におけるｎ型チャネル層２０３上にゲ
ート電極２０６を形成してショットキー接合２０７を形
成する。これによって、ＭＥＳＦＥＴの基本構造が完成
される。符号２０８はショットキー接合２０７の部分に
形成される空乏層を示す。
は、半絶縁性ＧａＡｓ基板２０１上にバリア層２０２お
よびｎ型チャネル層２０３を順次エピタキシャル成長さ
せる。ここで、バリア層２０２は、図１７に示すイオン
注入ＭＥＳＦＥＴにおけるｐ型埋め込み層１０２に対応
するものである。このバリア層２０２は、イオン注入Ｍ
ＥＳＦＥＴと同様に、ｎ型チャネル層２０３と同じ材料
で構成される場合もあるが、ｎ型チャネル層２０３より
バンドギャップの大きな半導体材料で構成される場合も
ある。続いて、ｎ型チャネル層２０３に対してオーミッ
ク接触するソース電極２０４およびドレイン電極２０５
を形成し、最後に、ソース電極２０４とドレイン電極２
０５との間の部分におけるｎ型チャネル層２０３上にゲ
ート電極２０６を形成してショットキー接合２０７を形
成する。これによって、ＭＥＳＦＥＴの基本構造が完成
される。符号２０８はショットキー接合２０７の部分に
形成される空乏層を示す。
【０００８】イオン注入ＭＥＳＦＥＴは、エピＭＥＳＦ
ＥＴに比べて低コストで製造することができる反面、チ
ャネル構造の設計自由度が小さい。これは、チャネル不
純物の濃度プロファイルが、イオン注入法に特徴的なあ
る決まった分布型の制約を受けることに起因する。
ＥＴに比べて低コストで製造することができる反面、チ
ャネル構造の設計自由度が小さい。これは、チャネル不
純物の濃度プロファイルが、イオン注入法に特徴的なあ
る決まった分布型の制約を受けることに起因する。
【０００９】一方、エピＭＥＳＦＥＴでは、エピタキシ
ャル成長時にドーピング原料ガスの流量を制御すること
により、比較的自由なチャネル不純物濃度プロファイル
を実現することができる。このため、例えば伝達利得の
リニアリティを向上させるために有効とされるレトログ
レードな濃度プロファイルやいわゆるロー（Low)−ハイ
（High）ドープ、あるいはプレーナードープのような急
峻な濃度プロファイルは、チャネル層のエピタキシャル
成長技術を用いて実現されてきた（例えば、IEEE ED-2
5、p.600(1978))。
ャル成長時にドーピング原料ガスの流量を制御すること
により、比較的自由なチャネル不純物濃度プロファイル
を実現することができる。このため、例えば伝達利得の
リニアリティを向上させるために有効とされるレトログ
レードな濃度プロファイルやいわゆるロー（Low)−ハイ
（High）ドープ、あるいはプレーナードープのような急
峻な濃度プロファイルは、チャネル層のエピタキシャル
成長技術を用いて実現されてきた（例えば、IEEE ED-2
5、p.600(1978))。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
ようなＭＥＳＦＥＴでＲＦスイッチやパワーアンプなど
を集積したＭＭＩＣを構成する場合、一般的には、電源
として、正と負の２種類の電源が必要とされる。これ
は、正電源１つだけでは、ＭＭＩＣで必要とされる低い
オン抵抗や十分な飽和ドレイン電流を得ることが困難で
あるからと考えられる。
ようなＭＥＳＦＥＴでＲＦスイッチやパワーアンプなど
を集積したＭＭＩＣを構成する場合、一般的には、電源
として、正と負の２種類の電源が必要とされる。これ
は、正電源１つだけでは、ＭＭＩＣで必要とされる低い
オン抵抗や十分な飽和ドレイン電流を得ることが困難で
あるからと考えられる。
【００１１】一方、特開平４−８４４４０号公報におい
ては、半絶縁性ＧａＡｓ基板上にバッファー層を介して
チャネル層となるｎ型ＧａＡｓエピタキシャル層および
ソース、ドレインとなるｎ+ 型ＧａＡｓエピタキシャル
層を順次エピタキシャル成長させ、その上に窒化シリコ
ン膜からなる拡散マスクを形成し、その開口部からＺ
ｎ、Ｍｇなどのｐ型不純物をｎ+ 型ＧａＡｓエピタキシ
ャル層を通してｎ型ＧａＡｓエピタキシャル層に拡散さ
せることによりｐ+ 型のゲート拡散層、すなわちゲート
領域を形成する技術が開示されている。しかしながら、
この技術では、拡散マスクを用いてゲート拡散層を形成
した後、その拡散マスクを除去してからゲート拡散層に
対するオーミック電極、すなわちゲート電極を形成して
いるため、ゲート拡散層に対してゲート電極を自己整合
的に形成することができない。このため、ゲート拡散層
の幅をゲート電極の幅よりも大きくする必要があるが、
これは、ゲート長をリソグラフィーにおけるアライメン
ト精度よりも短くすることができないことを意味する。
すなわち、この技術では、短ゲート長化を図ることがで
きないため、高速動作化を図ることができない。
ては、半絶縁性ＧａＡｓ基板上にバッファー層を介して
チャネル層となるｎ型ＧａＡｓエピタキシャル層および
ソース、ドレインとなるｎ+ 型ＧａＡｓエピタキシャル
層を順次エピタキシャル成長させ、その上に窒化シリコ
ン膜からなる拡散マスクを形成し、その開口部からＺ
ｎ、Ｍｇなどのｐ型不純物をｎ+ 型ＧａＡｓエピタキシ
ャル層を通してｎ型ＧａＡｓエピタキシャル層に拡散さ
せることによりｐ+ 型のゲート拡散層、すなわちゲート
領域を形成する技術が開示されている。しかしながら、
この技術では、拡散マスクを用いてゲート拡散層を形成
した後、その拡散マスクを除去してからゲート拡散層に
対するオーミック電極、すなわちゲート電極を形成して
いるため、ゲート拡散層に対してゲート電極を自己整合
的に形成することができない。このため、ゲート拡散層
の幅をゲート電極の幅よりも大きくする必要があるが、
これは、ゲート長をリソグラフィーにおけるアライメン
ト精度よりも短くすることができないことを意味する。
すなわち、この技術では、短ゲート長化を図ることがで
きないため、高速動作化を図ることができない。
【００１２】したがって、この発明の目的は、正と負の
２種類の電源を用いないでも、低いオン抵抗、高い最大
ドレイン電流および伝達利得の高いリニアリティを得る
ことができ、しかも短ゲート長化を図ることができる接
合型電界効果トランジスタおよびその製造方法を提供す
ることにある。
２種類の電源を用いないでも、低いオン抵抗、高い最大
ドレイン電流および伝達利得の高いリニアリティを得る
ことができ、しかも短ゲート長化を図ることができる接
合型電界効果トランジスタおよびその製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、エピタキシャル層からな
るチャネル層と、チャネル層中に不純物拡散により形成
されたゲート領域と、ゲート領域に対して自己整合的に
オーミック接触したゲート電極とを有することを特徴と
する接合型電界効果トランジスタである。
に、この発明の第１の発明は、エピタキシャル層からな
るチャネル層と、チャネル層中に不純物拡散により形成
されたゲート領域と、ゲート領域に対して自己整合的に
オーミック接触したゲート電極とを有することを特徴と
する接合型電界効果トランジスタである。
【００１４】この発明の第２の発明は、基板上にチャネ
ル層をエピタキシャル成長させる工程と、チャネル層上
に拡散マスクを形成する工程と、拡散マスクを用いてチ
ャネル層に不純物を拡散させることによりゲート領域を
形成する工程と、拡散マスクの上から全面にゲート金属
層を堆積させる工程と、ゲート金属層をパターニングす
ることによりゲート電極を形成する工程とを有すること
を特徴とする接合型電界効果トランジスタの製造方法で
ある。
ル層をエピタキシャル成長させる工程と、チャネル層上
に拡散マスクを形成する工程と、拡散マスクを用いてチ
ャネル層に不純物を拡散させることによりゲート領域を
形成する工程と、拡散マスクの上から全面にゲート金属
層を堆積させる工程と、ゲート金属層をパターニングす
ることによりゲート電極を形成する工程とを有すること
を特徴とする接合型電界効果トランジスタの製造方法で
ある。
【００１５】この発明の第２の発明において、拡散マス
クは、典型的には、絶縁膜、特に窒化シリコン（ＳｉＮ
x ）膜からなる。
クは、典型的には、絶縁膜、特に窒化シリコン（ＳｉＮ
x ）膜からなる。
【００１６】この発明においては、必要に応じて、基板
とチャネル層との間に、ソース電極から、チャネル層の
うちゲート領域が形成されていない側の部分を通ってド
レイン電極に流れるキャリアによるリーク電流を低減す
るためのバリア層が設けられる。このバリア層は、典型
的には、チャネル層よりもバンドギャップの大きな半導
体からなり、また、好適にはチャネル層と異なる導電型
の半導体からなる。また、一つの典型的な例では、バリ
ア層は、第１の高抵抗層と、この第１の高抵抗層上に設
けられた電子供給層と、この電子供給層上に設けられた
第２の高抵抗層とを有する。この場合、典型的には、チ
ャネル層は電子供給層から供給される電子によって形成
された２次元電子ガスを含む。
とチャネル層との間に、ソース電極から、チャネル層の
うちゲート領域が形成されていない側の部分を通ってド
レイン電極に流れるキャリアによるリーク電流を低減す
るためのバリア層が設けられる。このバリア層は、典型
的には、チャネル層よりもバンドギャップの大きな半導
体からなり、また、好適にはチャネル層と異なる導電型
の半導体からなる。また、一つの典型的な例では、バリ
ア層は、第１の高抵抗層と、この第１の高抵抗層上に設
けられた電子供給層と、この電子供給層上に設けられた
第２の高抵抗層とを有する。この場合、典型的には、チ
ャネル層は電子供給層から供給される電子によって形成
された２次元電子ガスを含む。
【００１７】この発明において、典型的な一つの例で
は、チャネル層はＧａＡｓからなり、ゲート領域はチャ
ネル層にＺｎを拡散させることにより形成されたｐ型領
域からなり、バリア層は少なくともＡｌＧａＡｓ層を含
む。
は、チャネル層はＧａＡｓからなり、ゲート領域はチャ
ネル層にＺｎを拡散させることにより形成されたｐ型領
域からなり、バリア層は少なくともＡｌＧａＡｓ層を含
む。
【００１８】上述のように構成されたこの発明において
は、チャネル層をエピタキシャル層で形成し、ゲート構
造を不純物拡散により形成されたゲート領域とチャネル
層との接合で形成していることにより、伝達利得のリニ
アリティ向上で有利なプレーナードーピングや逆ＨＥＭ
Ｔ（High Electron Mobility Transistor)構造と、オン
抵抗の低減や最大ドレイン電流の向上で有利な高いゲー
ト障壁電位とを同時に得ることができ、このため伝達利
得の高いリニアリティ、低いオン抵抗、高い最大ドレイ
ン電流を得ることができる。また、ゲート電極がゲート
領域に対して自己整合的にオーミック接触していること
により、リソグラフィーにおけるアライメント精度によ
らず、短ゲート長化を図ることができる。さらに、ゲー
ト領域を形成するための不純物としてＺｎを用いると、
このＺｎ拡散時の基板温度は高々６００℃程度で済むた
め、エピタキシャル層の不純物およびヘテロ界面の急峻
性の損失を許容範囲内に抑えることが可能である。
は、チャネル層をエピタキシャル層で形成し、ゲート構
造を不純物拡散により形成されたゲート領域とチャネル
層との接合で形成していることにより、伝達利得のリニ
アリティ向上で有利なプレーナードーピングや逆ＨＥＭ
Ｔ（High Electron Mobility Transistor)構造と、オン
抵抗の低減や最大ドレイン電流の向上で有利な高いゲー
ト障壁電位とを同時に得ることができ、このため伝達利
得の高いリニアリティ、低いオン抵抗、高い最大ドレイ
ン電流を得ることができる。また、ゲート電極がゲート
領域に対して自己整合的にオーミック接触していること
により、リソグラフィーにおけるアライメント精度によ
らず、短ゲート長化を図ることができる。さらに、ゲー
ト領域を形成するための不純物としてＺｎを用いると、
このＺｎ拡散時の基板温度は高々６００℃程度で済むた
め、エピタキシャル層の不純物およびヘテロ界面の急峻
性の損失を許容範囲内に抑えることが可能である。
【００１９】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２０】図１は、この発明の第１の実施形態による
ＧａＡｓ接合型ＦＥＴ（ＪＦＥＴ）を示す。このＧａＡ
ｓＪＦＥＴは、伝達利得のリニアリティを向上させるた
めに有効とされるロー−ハイドープ構造を有するもので
ある。
ＧａＡｓ接合型ＦＥＴ（ＪＦＥＴ）を示す。このＧａＡ
ｓＪＦＥＴは、伝達利得のリニアリティを向上させるた
めに有効とされるロー−ハイドープ構造を有するもので
ある。
【００２１】図１に示すように、この第１の実施形態に
よるＧａＡｓＪＦＥＴにおいては、半絶縁性ＧａＡｓ基
板１上にＧａＡｓバッファー層２を介してアンドープＧ
ａＡｓ層３、ｎ型不純物が高濃度にドープされたｎ+ 型
ＧａＡｓ層４およびｎ型不純物が低濃度にドープされた
ｎ型ＧａＡｓ層５が順次積層されている。これらのアン
ドープＧａＡｓ層３、ｎ+ 型ＧａＡｓ層４およびｎ型Ｇ
ａＡｓ層５により、ロー−ハイドープ構造のチャネル層
が構成される。ＧａＡｓバッファー層２の厚さは例えば
８００ｎｍである。また、アンドープＧａＡｓ層３、ｎ
+ 型ＧａＡｓ層４およびｎ型ＧａＡｓ層５の各層の厚さ
および不純物濃度は、後述のｐ+ 型ゲート領域の拡散深
さとＦＥＴのしきい値電圧値ＶTHとの兼ね合いで決定さ
れる。例えば、ＶTH＝−０．３Ｖに対しては、各層の厚
さは、アンドープＧａＡｓ層３は５０ｎｍ、ｎ+ 型Ｇａ
Ａｓ層４は３０ｎｍ、ｎ型ＧａＡｓ層５は１２０ｎｍで
あり、各層の不純物濃度は、アンドープＧａＡｓ層３は
１０15ｃｍ-3以下、ｎ+ 型ＧａＡｓ層４は１×１０18ｃ
ｍ-3、ｎ型ＧａＡｓ層５は１×１０17ｃｍ-3である。
よるＧａＡｓＪＦＥＴにおいては、半絶縁性ＧａＡｓ基
板１上にＧａＡｓバッファー層２を介してアンドープＧ
ａＡｓ層３、ｎ型不純物が高濃度にドープされたｎ+ 型
ＧａＡｓ層４およびｎ型不純物が低濃度にドープされた
ｎ型ＧａＡｓ層５が順次積層されている。これらのアン
ドープＧａＡｓ層３、ｎ+ 型ＧａＡｓ層４およびｎ型Ｇ
ａＡｓ層５により、ロー−ハイドープ構造のチャネル層
が構成される。ＧａＡｓバッファー層２の厚さは例えば
８００ｎｍである。また、アンドープＧａＡｓ層３、ｎ
+ 型ＧａＡｓ層４およびｎ型ＧａＡｓ層５の各層の厚さ
および不純物濃度は、後述のｐ+ 型ゲート領域の拡散深
さとＦＥＴのしきい値電圧値ＶTHとの兼ね合いで決定さ
れる。例えば、ＶTH＝−０．３Ｖに対しては、各層の厚
さは、アンドープＧａＡｓ層３は５０ｎｍ、ｎ+ 型Ｇａ
Ａｓ層４は３０ｎｍ、ｎ型ＧａＡｓ層５は１２０ｎｍで
あり、各層の不純物濃度は、アンドープＧａＡｓ層３は
１０15ｃｍ-3以下、ｎ+ 型ＧａＡｓ層４は１×１０18ｃ
ｍ-3、ｎ型ＧａＡｓ層５は１×１０17ｃｍ-3である。
【００２２】ｎ型ＧａＡｓ層５の所定部分の表面には、
Ｚｎの拡散層からなるｐ+ 型ゲート領域６が設けられて
いる。このｐ+ 型ゲート領域６には、このｐ+ 型ゲート
領域６に対して自己整合的にゲート電極７がオーミック
接触している。このゲート電極７の接触幅はｐ+ 型ゲー
ト領域６の幅とほぼ同一である。このゲート電極７は、
例えば、Ｔｉ／Ｐｔ／Ａｕ構造を有し、Ｔｉ／Ｐｔ／Ａ
ｕ＝３０ｎｍ／５０ｎｍ／１２０ｎｍである。
Ｚｎの拡散層からなるｐ+ 型ゲート領域６が設けられて
いる。このｐ+ 型ゲート領域６には、このｐ+ 型ゲート
領域６に対して自己整合的にゲート電極７がオーミック
接触している。このゲート電極７の接触幅はｐ+ 型ゲー
ト領域６の幅とほぼ同一である。このゲート電極７は、
例えば、Ｔｉ／Ｐｔ／Ａｕ構造を有し、Ｔｉ／Ｐｔ／Ａ
ｕ＝３０ｎｍ／５０ｎｍ／１２０ｎｍである。
【００２３】ｎ型ＧａＡｓ層５上にはＳｉＮx 膜８が設
けられている。このＳｉＮx 膜８の厚さは例えば２７０
〜４２０ｎｍである。ゲート電極７はこのＳｉＮx 膜８
中に埋め込まれている。また、このＳｉＮx 膜８の所定
部分には開口部８ａ、８ｂが設けられている。そして、
開口部８ａを通じてソース電極９が、開口部８ｂを通じ
てドレイン電極１０がそれぞれｎ型ＧａＡｓ層５とオー
ミック接触している。ここで、これらのソース電極９お
よびドレイン電極１０とｎ型ＧａＡｓ層５との接触部は
互いに合金化している。これらのソース電極９およびド
レイン電極１０の材料としては、例えばＡｕＧｅ／Ｎｉ
系のオーミック金属が用いられる。
けられている。このＳｉＮx 膜８の厚さは例えば２７０
〜４２０ｎｍである。ゲート電極７はこのＳｉＮx 膜８
中に埋め込まれている。また、このＳｉＮx 膜８の所定
部分には開口部８ａ、８ｂが設けられている。そして、
開口部８ａを通じてソース電極９が、開口部８ｂを通じ
てドレイン電極１０がそれぞれｎ型ＧａＡｓ層５とオー
ミック接触している。ここで、これらのソース電極９お
よびドレイン電極１０とｎ型ＧａＡｓ層５との接触部は
互いに合金化している。これらのソース電極９およびド
レイン電極１０の材料としては、例えばＡｕＧｅ／Ｎｉ
系のオーミック金属が用いられる。
【００２４】次に、上述のように構成されたこの第１の
実施形態によるＧａＡｓＪＦＥＴの製造方法について説
明する。図２〜図１０はこの製造方法を示す。
実施形態によるＧａＡｓＪＦＥＴの製造方法について説
明する。図２〜図１０はこの製造方法を示す。
【００２５】すなわち、この第１の実施形態によるＧａ
ＡｓＪＦＥＴを製造するには、まず、図２に示すよう
に、半絶縁性ＧａＡｓ基板１上にＧａＡｓバッファー層
２をエピタキシャル成長させる。このＧａＡｓバッファ
ー層２のエピタキシャル成長には、例えば有機金属化学
気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢ
Ｅ）法を用いる。
ＡｓＪＦＥＴを製造するには、まず、図２に示すよう
に、半絶縁性ＧａＡｓ基板１上にＧａＡｓバッファー層
２をエピタキシャル成長させる。このＧａＡｓバッファ
ー層２のエピタキシャル成長には、例えば有機金属化学
気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢ
Ｅ）法を用いる。
【００２６】次に、図３に示すように、ＧａＡｓバッフ
ァー層２上に、アンドープＧａＡｓ層３、ｎ+ 型ＧａＡ
ｓ層４およびｎ型ＧａＡｓ層５を順次エピタキシャル成
長させる。これらの層のエピタキシャル成長には、例え
ばＭＯＣＶＤ法やＭＢＥ法を用いる。
ァー層２上に、アンドープＧａＡｓ層３、ｎ+ 型ＧａＡ
ｓ層４およびｎ型ＧａＡｓ層５を順次エピタキシャル成
長させる。これらの層のエピタキシャル成長には、例え
ばＭＯＣＶＤ法やＭＢＥ法を用いる。
【００２７】次に、図４に示すように、ｎ型ＧａＡｓ層
５上にＳｉＮx 膜８を堆積させる。このＳｉＮx 膜８の
厚さは例えば１５０〜３００ｎｍとする。このＳｉＮx
膜８の堆積には、例えばプラズマＣＶＤ法を用いる。
５上にＳｉＮx 膜８を堆積させる。このＳｉＮx 膜８の
厚さは例えば１５０〜３００ｎｍとする。このＳｉＮx
膜８の堆積には、例えばプラズマＣＶＤ法を用いる。
【００２８】次に、図５に示すように、ＳｉＮx 膜８上
にリソグラフィーによりゲート部に対応する部分が開口
したレジストパターン１１を形成した後、このレジスト
パターン１１をマスクとしてＳｉＮx 膜８をエッチング
することによりゲート開口部８ｃを形成する。このエッ
チングには、例えばＣＦ4 を反応ガスとする反応性イオ
ンエッチング（ＲＩＥ）法を用いる。
にリソグラフィーによりゲート部に対応する部分が開口
したレジストパターン１１を形成した後、このレジスト
パターン１１をマスクとしてＳｉＮx 膜８をエッチング
することによりゲート開口部８ｃを形成する。このエッ
チングには、例えばＣＦ4 を反応ガスとする反応性イオ
ンエッチング（ＲＩＥ）法を用いる。
【００２９】次に、レジストパターン１１を除去した
後、図６に示すように、半絶縁性ＧａＡｓ基板１を例え
ばジエチル亜鉛（ＤＥＺ）とアルシン（ＡｓＨ3 ）とを
含むガス雰囲気中で例えば６００℃に加熱することによ
り、ゲート開口部８ｃを通じてｎ型ＧａＡｓ層５にＺｎ
を気相拡散させ、ｐ+ 型ゲート領域６を形成する。
後、図６に示すように、半絶縁性ＧａＡｓ基板１を例え
ばジエチル亜鉛（ＤＥＺ）とアルシン（ＡｓＨ3 ）とを
含むガス雰囲気中で例えば６００℃に加熱することによ
り、ゲート開口部８ｃを通じてｎ型ＧａＡｓ層５にＺｎ
を気相拡散させ、ｐ+ 型ゲート領域６を形成する。
【００３０】次に、図７に示すように、基板全面にゲー
ト金属層１２を堆積させる。このゲート金属層１２の堆
積には、例えば電子ビーム蒸着法を用いる。
ト金属層１２を堆積させる。このゲート金属層１２の堆
積には、例えば電子ビーム蒸着法を用いる。
【００３１】次に、図８に示すように、ゲート金属層１
２上にリソグラフィーによりゲート電極に対応する形状
のレジストパターン１３を形成した後、このレジストパ
ターン１３をマスクとしてゲート金属層１２をエッチン
グすることにより不要部分を除去し、ゲート電極７を形
成する。このエッチングには、例えばＡｒガスを用いた
イオンミリング法を用いる。
２上にリソグラフィーによりゲート電極に対応する形状
のレジストパターン１３を形成した後、このレジストパ
ターン１３をマスクとしてゲート金属層１２をエッチン
グすることにより不要部分を除去し、ゲート電極７を形
成する。このエッチングには、例えばＡｒガスを用いた
イオンミリング法を用いる。
【００３２】次に、図９に示すように、基板全面に再び
ＳｉＮx 膜８を例えば１２０ｎｍの厚さに堆積させ、さ
らにその上にリソグラフィーによりオーミック電極形成
領域に対応する部分が開口したレジストパターン（図示
せず）を形成した後、このレジストパターンをマスクと
してＳｉＮx 膜８をエッチングすることにより開口部８
ａ、８ｂを形成し、オーミック電極形成領域のｎ型Ｇａ
Ａｓ層５の表面を露出させる。
ＳｉＮx 膜８を例えば１２０ｎｍの厚さに堆積させ、さ
らにその上にリソグラフィーによりオーミック電極形成
領域に対応する部分が開口したレジストパターン（図示
せず）を形成した後、このレジストパターンをマスクと
してＳｉＮx 膜８をエッチングすることにより開口部８
ａ、８ｂを形成し、オーミック電極形成領域のｎ型Ｇａ
Ａｓ層５の表面を露出させる。
【００３３】次に、エッチングマスクとして用いたレジ
ストパターンをそのまま残した状態で、基板全面にオー
ミック電極形成用の金属層（図示せず）を堆積させる。
この金属層の堆積には、例えば抵抗加熱による真空蒸着
法を用いる。この金属層としては、例えば、ＡｕＧｅを
１６０ｎｍの厚さに堆積させた後、Ｎｉを４００ｎｍの
厚さに堆積させる。次に、リフトオフ法により、レジス
トパターンをその上に堆積した金属層とともに除去して
不要部分の金属層を除去し、ＳｉＮx 膜８の開口部８
ａ、８ｂの内部にのみこの金属層を残す。これによっ
て、開口部８ａ、８ｂの内部にそれぞれソース電極９お
よびドレイン電極１０が形成される。
ストパターンをそのまま残した状態で、基板全面にオー
ミック電極形成用の金属層（図示せず）を堆積させる。
この金属層の堆積には、例えば抵抗加熱による真空蒸着
法を用いる。この金属層としては、例えば、ＡｕＧｅを
１６０ｎｍの厚さに堆積させた後、Ｎｉを４００ｎｍの
厚さに堆積させる。次に、リフトオフ法により、レジス
トパターンをその上に堆積した金属層とともに除去して
不要部分の金属層を除去し、ＳｉＮx 膜８の開口部８
ａ、８ｂの内部にのみこの金属層を残す。これによっ
て、開口部８ａ、８ｂの内部にそれぞれソース電極９お
よびドレイン電極１０が形成される。
【００３４】次に、半絶縁性ＧａＡｓ基板１を所定のフ
ォーミングガス中で熱処理することにより、ソース電極
９およびドレイン電極１０を下地のｎ型ＧａＡｓ層５と
合金化させ、オーミック接触させる。
ォーミングガス中で熱処理することにより、ソース電極
９およびドレイン電極１０を下地のｎ型ＧａＡｓ層５と
合金化させ、オーミック接触させる。
【００３５】以上により、目的とするロー−ハイドープ
構造のＧａＡｓＪＦＥＴが完成される。
構造のＧａＡｓＪＦＥＴが完成される。
【００３６】なお、ＭＭＩＣ回路を構成するためには、
続けて上層配線およびＬＣ受動素子を形成する。
続けて上層配線およびＬＣ受動素子を形成する。
【００３７】以上のように、この第１の実施形態によれ
ば、チャネル層がエピタキシャル層で形成され、しかも
ロー−ハイドープ構造を有することにより、伝達利得の
リニアリティを高くすることができる。また、ゲート部
はｐ+ 型ゲート領域６とｎ型ＧａＡｓ層５とのｐｎ接合
により形成されているので、ゲート電位障壁を高くする
ことができ、低いオン抵抗と高い最大ドレイン電流とを
得ることができる。さらに、ゲート電極７はｐ+ 型ゲー
ト領域６に対して自己整合的に形成されているので、短
ゲート長化を図ることができる。以上により、低いオン
抵抗、高い最大ドレイン電流および高いリニアリティを
有し、しかも短ゲート長のＧａＡｓＪＦＥＴを実現する
ことができる。そして、このＧａＡｓＪＦＥＴでＭＭＩ
Ｃを構成することにより、高性能のＭＭＩＣを得ること
ができる。
ば、チャネル層がエピタキシャル層で形成され、しかも
ロー−ハイドープ構造を有することにより、伝達利得の
リニアリティを高くすることができる。また、ゲート部
はｐ+ 型ゲート領域６とｎ型ＧａＡｓ層５とのｐｎ接合
により形成されているので、ゲート電位障壁を高くする
ことができ、低いオン抵抗と高い最大ドレイン電流とを
得ることができる。さらに、ゲート電極７はｐ+ 型ゲー
ト領域６に対して自己整合的に形成されているので、短
ゲート長化を図ることができる。以上により、低いオン
抵抗、高い最大ドレイン電流および高いリニアリティを
有し、しかも短ゲート長のＧａＡｓＪＦＥＴを実現する
ことができる。そして、このＧａＡｓＪＦＥＴでＭＭＩ
Ｃを構成することにより、高性能のＭＭＩＣを得ること
ができる。
【００３８】次に、この発明の第２の実施形態によるＧ
ａＡｓＪＦＥＴについて説明する。このＧａＡｓＪＦＥ
Ｔは、伝達利得のリニアリティ向上で有利な逆ＨＥＭＴ
構造を有する。図１１にこのＧａＡｓＪＦＥＴを示す。
ａＡｓＪＦＥＴについて説明する。このＧａＡｓＪＦＥ
Ｔは、伝達利得のリニアリティ向上で有利な逆ＨＥＭＴ
構造を有する。図１１にこのＧａＡｓＪＦＥＴを示す。
【００３９】図１１に示すように、この第２の実施形態
によるＧａＡｓＪＦＥＴにおいては、半絶縁性ＧａＡｓ
基板２１上にアンドープのＧａＡｓバッファー層２２を
介してアンドープＡｌＧａＡｓ層２３、ｎ型不純物が高
濃度にドープされたｎ+ 型ＡｌＧａＡｓ電子供給層２
４、アンドープＡｌＧａＡｓスペーサ層２５およびアン
ドープＧａＡｓ電子走行層２６が順次積層されている。
図示は省略するが、アンドープＡｌＧａＡｓスペーサ層
２５との界面の近傍の部分のアンドープＧａＡｓ電子走
行層２６に、ｎ+ 型ＡｌＧａＡｓ電子供給層２４から供
給された電子による２次元電子ガスが形成されている。
この２次元電子ガスが形成されている部分のアンドープ
ＧａＡｓ電子走行層２６は実質的にｎ型になっている。
アンドープＡｌＧａＡｓ層２３、ｎ+ 型ＡｌＧａＡｓ電
子供給層２４およびアンドープＡｌＧａＡｓスペーサ層
２５の全体がバリア層を構成する。ＧａＡｓバッファー
層２２の厚さは例えば８００ｎｍである。また、アンド
ープＡｌＧａＡｓ層２３、ｎ+ 型ＡｌＧａＡｓ電子供給
層２４、アンドープＡｌＧａＡｓスペーサ層２５および
アンドープＧａＡｓ電子走行層２６の各層の厚さおよび
不純物濃度は、後述のｐ+ 型ゲート領域の拡散深さとＦ
ＥＴのしきい値電圧値ＶTHとの兼ね合いで決定する。例
えば、ＶTH＝−０．３Ｖに対しては、ｎ+ 型ＡｌＧａＡ
ｓ電子供給層２４の厚さは６ｎｍ、アンドープＡｌＧａ
Ａｓスペーサ層２５の厚さは２ｎｍであり、ｎ+ 型Ａｌ
ＧａＡｓ電子供給層２４の不純物濃度は５×１０18ｃｍ
-3、アンドープＡｌＧａＡｓスペーサ層２５の不純物濃
度は１×１０15ｃｍ-3以下である。アンドープＧａＡｓ
電子走行層２６の厚さは例えば１５０ｎｍにするのが望
ましい。
によるＧａＡｓＪＦＥＴにおいては、半絶縁性ＧａＡｓ
基板２１上にアンドープのＧａＡｓバッファー層２２を
介してアンドープＡｌＧａＡｓ層２３、ｎ型不純物が高
濃度にドープされたｎ+ 型ＡｌＧａＡｓ電子供給層２
４、アンドープＡｌＧａＡｓスペーサ層２５およびアン
ドープＧａＡｓ電子走行層２６が順次積層されている。
図示は省略するが、アンドープＡｌＧａＡｓスペーサ層
２５との界面の近傍の部分のアンドープＧａＡｓ電子走
行層２６に、ｎ+ 型ＡｌＧａＡｓ電子供給層２４から供
給された電子による２次元電子ガスが形成されている。
この２次元電子ガスが形成されている部分のアンドープ
ＧａＡｓ電子走行層２６は実質的にｎ型になっている。
アンドープＡｌＧａＡｓ層２３、ｎ+ 型ＡｌＧａＡｓ電
子供給層２４およびアンドープＡｌＧａＡｓスペーサ層
２５の全体がバリア層を構成する。ＧａＡｓバッファー
層２２の厚さは例えば８００ｎｍである。また、アンド
ープＡｌＧａＡｓ層２３、ｎ+ 型ＡｌＧａＡｓ電子供給
層２４、アンドープＡｌＧａＡｓスペーサ層２５および
アンドープＧａＡｓ電子走行層２６の各層の厚さおよび
不純物濃度は、後述のｐ+ 型ゲート領域の拡散深さとＦ
ＥＴのしきい値電圧値ＶTHとの兼ね合いで決定する。例
えば、ＶTH＝−０．３Ｖに対しては、ｎ+ 型ＡｌＧａＡ
ｓ電子供給層２４の厚さは６ｎｍ、アンドープＡｌＧａ
Ａｓスペーサ層２５の厚さは２ｎｍであり、ｎ+ 型Ａｌ
ＧａＡｓ電子供給層２４の不純物濃度は５×１０18ｃｍ
-3、アンドープＡｌＧａＡｓスペーサ層２５の不純物濃
度は１×１０15ｃｍ-3以下である。アンドープＧａＡｓ
電子走行層２６の厚さは例えば１５０ｎｍにするのが望
ましい。
【００４０】アンドープＧａＡｓ電子走行層２６の所定
部分の表面には、Ｚｎの拡散層からなるｐ+ 型ゲート領
域２７が設けられている。このｐ+ 型ゲート領域２７に
は、このｐ+ 型ゲート領域２７に対して自己整合的にゲ
ート電極２８がオーミック接触している。このゲート電
極２８の接触幅はｐ+ 型ゲート領域２７の幅とほぼ同一
である。このゲート電極２８は、例えば、Ｔｉ／Ｐｔ／
Ａｕ構造を有し、Ｔｉ／Ｐｔ／Ａｕ＝３０ｎｍ／５０ｎ
ｍ／１２０ｎｍである。
部分の表面には、Ｚｎの拡散層からなるｐ+ 型ゲート領
域２７が設けられている。このｐ+ 型ゲート領域２７に
は、このｐ+ 型ゲート領域２７に対して自己整合的にゲ
ート電極２８がオーミック接触している。このゲート電
極２８の接触幅はｐ+ 型ゲート領域２７の幅とほぼ同一
である。このゲート電極２８は、例えば、Ｔｉ／Ｐｔ／
Ａｕ構造を有し、Ｔｉ／Ｐｔ／Ａｕ＝３０ｎｍ／５０ｎ
ｍ／１２０ｎｍである。
【００４１】アンドープＧａＡｓ電子走行層２６上には
ＳｉＮx 膜２９が設けられている。このＳｉＮx 膜２９
の厚さは例えば２７０〜４２０ｎｍである。ゲート電極
２８はこのＳｉＮx 膜２９中に埋め込まれている。ま
た、このＳｉＮx 膜２９の所定部分には開口部２９ａ、
２９ｂが設けられている。そして、開口部２９ａを通じ
てソース電極３０が、開口部２９ｂを通じてドレイン電
極３１がそれぞれアンドープＧａＡｓ電子走行層２６中
に形成された２次元電子ガスとオーミック接触してい
る。ここで、これらのソース電極３０およびドレイン電
極３１とアンドープＧａＡｓ電子走行層２６との接触部
は互いに合金化している。これらのソース電極３０およ
びドレイン電極３１の材料としては、例えばＡｕＧｅ／
Ｎｉ系のオーミック金属が用いられる。
ＳｉＮx 膜２９が設けられている。このＳｉＮx 膜２９
の厚さは例えば２７０〜４２０ｎｍである。ゲート電極
２８はこのＳｉＮx 膜２９中に埋め込まれている。ま
た、このＳｉＮx 膜２９の所定部分には開口部２９ａ、
２９ｂが設けられている。そして、開口部２９ａを通じ
てソース電極３０が、開口部２９ｂを通じてドレイン電
極３１がそれぞれアンドープＧａＡｓ電子走行層２６中
に形成された２次元電子ガスとオーミック接触してい
る。ここで、これらのソース電極３０およびドレイン電
極３１とアンドープＧａＡｓ電子走行層２６との接触部
は互いに合金化している。これらのソース電極３０およ
びドレイン電極３１の材料としては、例えばＡｕＧｅ／
Ｎｉ系のオーミック金属が用いられる。
【００４２】次に、上述のように構成されたこの第２の
実施形態によるＧａＡｓＪＦＥＴの製造方法について説
明する。
実施形態によるＧａＡｓＪＦＥＴの製造方法について説
明する。
【００４３】すなわち、この第２の実施形態によるＧａ
ＡｓＪＦＥＴを製造するには、まず、図１２に示すよう
に、半絶縁性ＧａＡｓ基板２１上にＧａＡｓバッファー
層２２をエピタキシャル成長させる。次に、図１３に示
すように、ＧａＡｓバッファー層２２上にアンドープＡ
ｌＧａＡｓ層２３、ｎ+ 型ＡｌＧａＡｓ電子供給層２
４、アンドープＡｌＧａＡｓスペーサ層２５およびアン
ドープＧａＡｓ電子走行層２６を順次エピタキシャル成
長させる。これらの層のエピタキシャル成長には、例え
ばＭＯＣＶＤ法やＭＢＥ法を用いる。
ＡｓＪＦＥＴを製造するには、まず、図１２に示すよう
に、半絶縁性ＧａＡｓ基板２１上にＧａＡｓバッファー
層２２をエピタキシャル成長させる。次に、図１３に示
すように、ＧａＡｓバッファー層２２上にアンドープＡ
ｌＧａＡｓ層２３、ｎ+ 型ＡｌＧａＡｓ電子供給層２
４、アンドープＡｌＧａＡｓスペーサ層２５およびアン
ドープＧａＡｓ電子走行層２６を順次エピタキシャル成
長させる。これらの層のエピタキシャル成長には、例え
ばＭＯＣＶＤ法やＭＢＥ法を用いる。
【００４４】この後、第１の実施形態と同様にして、ｐ
+ 型ゲート領域２７の形成以降の工程を進めて、目的と
する逆ＨＥＭＴ構造のＧａＡｓＪＦＥＴを完成させる。
+ 型ゲート領域２７の形成以降の工程を進めて、目的と
する逆ＨＥＭＴ構造のＧａＡｓＪＦＥＴを完成させる。
【００４５】以上のように、この第２の実施形態によれ
ば、チャネル層としてのアンドープＧａＡｓ電子走行層
２６がエピタキシャル層で形成され、しかも逆ＨＥＭＴ
構造を有することにより、伝達利得のリニアリティを高
くすることができる。また、ゲート部はｐ+ 型ゲート領
域２７と２次元電子ガスを含むアンドープＧａＡｓ電子
走行層２６とのｐｎ接合により形成されているので、ゲ
ート電位障壁を高くすることができ、低いオン抵抗と高
い最大ドレイン電流とを得ることができる。さらに、ゲ
ート電極２８はｐ+ 型ゲート領域２７に対して自己整合
的に形成されているので、短ゲート長化を図ることがで
きる。以上により、低いオン抵抗、高い最大ドレイン電
流および高いリニアリティを有し、しかも短ゲート長の
ＧａＡｓＪＦＥＴを実現することができる。そして、こ
のＧａＡｓＪＦＥＴでＭＭＩＣを構成することにより、
高性能のＭＭＩＣを得ることができる。
ば、チャネル層としてのアンドープＧａＡｓ電子走行層
２６がエピタキシャル層で形成され、しかも逆ＨＥＭＴ
構造を有することにより、伝達利得のリニアリティを高
くすることができる。また、ゲート部はｐ+ 型ゲート領
域２７と２次元電子ガスを含むアンドープＧａＡｓ電子
走行層２６とのｐｎ接合により形成されているので、ゲ
ート電位障壁を高くすることができ、低いオン抵抗と高
い最大ドレイン電流とを得ることができる。さらに、ゲ
ート電極２８はｐ+ 型ゲート領域２７に対して自己整合
的に形成されているので、短ゲート長化を図ることがで
きる。以上により、低いオン抵抗、高い最大ドレイン電
流および高いリニアリティを有し、しかも短ゲート長の
ＧａＡｓＪＦＥＴを実現することができる。そして、こ
のＧａＡｓＪＦＥＴでＭＭＩＣを構成することにより、
高性能のＭＭＩＣを得ることができる。
【００４６】次に、この発明の第３の実施形態によるＧ
ａＡｓＪＦＥＴについて説明する。このＧａＡｓＪＦＥ
Ｔは、第２の実施形態によるＧａＡｓＪＦＥＴと同様
に、伝達利得のリニアリティ向上で有利な逆ＨＥＭＴ構
造を有する。図１４にこのＧａＡｓＪＦＥＴを示す。
ａＡｓＪＦＥＴについて説明する。このＧａＡｓＪＦＥ
Ｔは、第２の実施形態によるＧａＡｓＪＦＥＴと同様
に、伝達利得のリニアリティ向上で有利な逆ＨＥＭＴ構
造を有する。図１４にこのＧａＡｓＪＦＥＴを示す。
【００４７】図１４に示すように、この第３の実施形態
によるＧａＡｓＪＦＥＴにおいては、半絶縁性ＧａＡｓ
基板４１上にアンドープのＧａＡｓバッファー層４２を
介してアンドープＡｌＧａＡｓ層４３、ｎ型不純物が高
濃度にドープされたｎ+ 型ＡｌＧａＡｓ電子供給層４
４、アンドープＡｌＧａＡｓスペーサ層４５、アンドー
プＩｎＧａＡｓ電子走行層４６およびアンドープＧａＡ
ｓ電子走行層４７が順次積層されている。図示は省略す
るが、アンドープＡｌＧａＡｓスペーサ層４５との界面
の近傍の部分のアンドープＩｎＧａＡｓ電子走行層４６
およびアンドープＧａＡｓ電子走行層４７に、ｎ+ 型Ａ
ｌＧａＡｓ電子供給層４４から供給された電子による２
次元電子ガスが形成されている。この２次元電子ガスが
形成されている部分のアンドープＩｎＧａＡｓ電子走行
層４６およびアンドープＧａＡｓ電子走行層４７は実質
的にｎ型になっている。アンドープＡｌＧａＡｓ層４
３、ｎ + 型ＡｌＧａＡｓ電子供給層４４およびアンドー
プＡｌＧａＡｓスペーサ層４５の全体がバリア層を構成
する。ＧａＡｓバッファー層４２の厚さは例えば８００
ｎｍである。また、アンドープＡｌＧａＡｓ層４３、ｎ
+ 型ＡｌＧａＡｓ電子供給層４４、アンドープＡｌＧａ
Ａｓスペーサ層４５、アンドープＩｎＧａＡｓ電子走行
層４６およびアンドープＧａＡｓ電子走行層４７の各層
の厚さおよび不純物濃度は、後述のｐ+ 型ゲート領域の
拡散深さとＦＥＴのしきい値電圧値ＶTHとの兼ね合いで
決定する。例えば、ＶTH＝−０．３Ｖに対しては、ｎ+
型ＡｌＧａＡｓ電子供給層４４の厚さは６ｎｍ、アンド
ープＡｌＧａＡｓスペーサ層４５の厚さは２ｎｍであ
り、ｎ+ 型ＡｌＧａＡｓ電子供給層４４の不純物濃度は
５×１０18ｃｍ-3、アンドープＡｌＧａＡｓスペーサ層
４５は１×１０15ｃｍ-3以下である。また、アンドープ
ＩｎＧａＡｓ電子走行層４６の厚さは、２次元電子ガス
の変動幅を考慮して１５ｎｍとし、アンドープＧａＡｓ
電子走行層４７の厚さは１３４ｎｍとする。
によるＧａＡｓＪＦＥＴにおいては、半絶縁性ＧａＡｓ
基板４１上にアンドープのＧａＡｓバッファー層４２を
介してアンドープＡｌＧａＡｓ層４３、ｎ型不純物が高
濃度にドープされたｎ+ 型ＡｌＧａＡｓ電子供給層４
４、アンドープＡｌＧａＡｓスペーサ層４５、アンドー
プＩｎＧａＡｓ電子走行層４６およびアンドープＧａＡ
ｓ電子走行層４７が順次積層されている。図示は省略す
るが、アンドープＡｌＧａＡｓスペーサ層４５との界面
の近傍の部分のアンドープＩｎＧａＡｓ電子走行層４６
およびアンドープＧａＡｓ電子走行層４７に、ｎ+ 型Ａ
ｌＧａＡｓ電子供給層４４から供給された電子による２
次元電子ガスが形成されている。この２次元電子ガスが
形成されている部分のアンドープＩｎＧａＡｓ電子走行
層４６およびアンドープＧａＡｓ電子走行層４７は実質
的にｎ型になっている。アンドープＡｌＧａＡｓ層４
３、ｎ + 型ＡｌＧａＡｓ電子供給層４４およびアンドー
プＡｌＧａＡｓスペーサ層４５の全体がバリア層を構成
する。ＧａＡｓバッファー層４２の厚さは例えば８００
ｎｍである。また、アンドープＡｌＧａＡｓ層４３、ｎ
+ 型ＡｌＧａＡｓ電子供給層４４、アンドープＡｌＧａ
Ａｓスペーサ層４５、アンドープＩｎＧａＡｓ電子走行
層４６およびアンドープＧａＡｓ電子走行層４７の各層
の厚さおよび不純物濃度は、後述のｐ+ 型ゲート領域の
拡散深さとＦＥＴのしきい値電圧値ＶTHとの兼ね合いで
決定する。例えば、ＶTH＝−０．３Ｖに対しては、ｎ+
型ＡｌＧａＡｓ電子供給層４４の厚さは６ｎｍ、アンド
ープＡｌＧａＡｓスペーサ層４５の厚さは２ｎｍであ
り、ｎ+ 型ＡｌＧａＡｓ電子供給層４４の不純物濃度は
５×１０18ｃｍ-3、アンドープＡｌＧａＡｓスペーサ層
４５は１×１０15ｃｍ-3以下である。また、アンドープ
ＩｎＧａＡｓ電子走行層４６の厚さは、２次元電子ガス
の変動幅を考慮して１５ｎｍとし、アンドープＧａＡｓ
電子走行層４７の厚さは１３４ｎｍとする。
【００４８】アンドープＧａＡｓ電子走行層４７の所定
部分の表面には、Ｚｎの拡散層からなるｐ+ 型ゲート領
域４８が設けられている。このｐ+ 型ゲート領域４８に
は、このｐ+ 型ゲート領域４８に対して自己整合的にゲ
ート電極４９がオーミック接触している。このゲート電
極４９の接触幅はｐ+ 型ゲート領域４８の幅とほぼ同一
である。このゲート電極４９は、例えば、Ｔｉ／Ｐｔ／
Ａｕ構造を有し、Ｔｉ／Ｐｔ／Ａｕ＝３０ｎｍ／５０ｎ
ｍ／１２０ｎｍである。
部分の表面には、Ｚｎの拡散層からなるｐ+ 型ゲート領
域４８が設けられている。このｐ+ 型ゲート領域４８に
は、このｐ+ 型ゲート領域４８に対して自己整合的にゲ
ート電極４９がオーミック接触している。このゲート電
極４９の接触幅はｐ+ 型ゲート領域４８の幅とほぼ同一
である。このゲート電極４９は、例えば、Ｔｉ／Ｐｔ／
Ａｕ構造を有し、Ｔｉ／Ｐｔ／Ａｕ＝３０ｎｍ／５０ｎ
ｍ／１２０ｎｍである。
【００４９】アンドープＧａＡｓ電子走行層４７上には
ＳｉＮx 膜５０が設けられている。このＳｉＮx 膜５０
の厚さは例えば２７０〜４２０ｎｍである。ゲート電極
４９はこのＳｉＮx 膜５０中に埋め込まれている。ま
た、このＳｉＮx 膜５０の所定部分には開口部５０ａ、
５０ｂが設けられている。そして、開口部５０ａを通じ
てソース電極５１が、開口部５０ｂを通じてドレイン電
極５２がそれぞれアンドープＧａＡｓ電子走行層４７お
よびアンドープＩｎＧａＡｓ電子走行層４６中に形成さ
れた２次元電子ガスとオーミック接触している。ここ
で、これらのソース電極５１およびドレイン電極５２と
アンドープＧａＡｓ電子走行層４７との接触部は互いに
合金化している。これらのソース電極５１およびドレイ
ン電極５２の材料としては、例えばＡｕＧｅ／Ｎｉ系の
オーミック金属が用いられる。
ＳｉＮx 膜５０が設けられている。このＳｉＮx 膜５０
の厚さは例えば２７０〜４２０ｎｍである。ゲート電極
４９はこのＳｉＮx 膜５０中に埋め込まれている。ま
た、このＳｉＮx 膜５０の所定部分には開口部５０ａ、
５０ｂが設けられている。そして、開口部５０ａを通じ
てソース電極５１が、開口部５０ｂを通じてドレイン電
極５２がそれぞれアンドープＧａＡｓ電子走行層４７お
よびアンドープＩｎＧａＡｓ電子走行層４６中に形成さ
れた２次元電子ガスとオーミック接触している。ここ
で、これらのソース電極５１およびドレイン電極５２と
アンドープＧａＡｓ電子走行層４７との接触部は互いに
合金化している。これらのソース電極５１およびドレイ
ン電極５２の材料としては、例えばＡｕＧｅ／Ｎｉ系の
オーミック金属が用いられる。
【００５０】次に、上述のように構成されたこの第３の
実施形態によるＧａＡｓＪＦＥＴの製造方法について説
明する。
実施形態によるＧａＡｓＪＦＥＴの製造方法について説
明する。
【００５１】すなわち、この第３の実施形態によるＧａ
ＡｓＪＦＥＴを製造するには、まず、図１５に示すよう
に、半絶縁性ＧａＡｓ基板４１上にＧａＡｓバッファー
層４２をエピタキシャル成長させる。次に、図１６に示
すように、ＧａＡｓバッファー層４２上にアンドープＡ
ｌＧａＡｓ層４３、ｎ+ 型ＡｌＧａＡｓ電子供給層４
４、アンドープＡｌＧａＡｓスペーサ層４５、アンドー
プＩｎＧａＡｓ電子走行層４６およびアンドープＧａＡ
ｓ電子走行層４７を順次エピタキシャル成長させる。こ
れらの層のエピタキシャル成長には、例えばＭＯＣＶＤ
法やＭＢＥ法を用いる。
ＡｓＪＦＥＴを製造するには、まず、図１５に示すよう
に、半絶縁性ＧａＡｓ基板４１上にＧａＡｓバッファー
層４２をエピタキシャル成長させる。次に、図１６に示
すように、ＧａＡｓバッファー層４２上にアンドープＡ
ｌＧａＡｓ層４３、ｎ+ 型ＡｌＧａＡｓ電子供給層４
４、アンドープＡｌＧａＡｓスペーサ層４５、アンドー
プＩｎＧａＡｓ電子走行層４６およびアンドープＧａＡ
ｓ電子走行層４７を順次エピタキシャル成長させる。こ
れらの層のエピタキシャル成長には、例えばＭＯＣＶＤ
法やＭＢＥ法を用いる。
【００５２】この後、第１の実施形態と同様にして、ｐ
+ 型ゲート領域４８の形成以降の工程を進めて、目的と
する逆ＨＥＭＴ構造を有するＧａＡｓＪＦＥＴを完成さ
せる。
+ 型ゲート領域４８の形成以降の工程を進めて、目的と
する逆ＨＥＭＴ構造を有するＧａＡｓＪＦＥＴを完成さ
せる。
【００５３】この第３の実施形態によれば、チャネル層
としてのアンドープＩｎＧａＡｓ電子走行層４６および
アンドープＧａＡｓ電子走行層４７がエピタキシャル層
で形成され、しかも逆ＨＥＭＴ構造を有することによ
り、伝達利得のリニアリティを高くすることができる。
また、ゲート部はｐ+ 型ゲート領域４７と２次元電子ガ
スを含むアンドープＧａＡｓ電子走行層４７およびアン
ドープＩｎＧａＡｓ電子走行層４６とのｐｎ接合により
形成されているので、ゲート電位障壁を高くすることが
でき、低いオン抵抗と高い最大ドレイン電流とを得るこ
とができる。この場合、チャネル層を構成するアンドー
プＩｎＧａＡｓ電子走行層４６の電子移動度が非常に高
いため、特にオン抵抗の大幅な低減を図ることができ
る。さらに、ゲート電極４９はｐ+ 型ゲート領域４８に
対して自己整合的に形成されているので、短ゲート長化
を図ることができる。以上により、より低いオン抵抗、
高い最大ドレイン電流および高いリニアリティを有し、
しかも短ゲート長のＧａＡｓＪＦＥＴを実現することが
できる。そして、このＧａＡｓＪＦＥＴでＭＭＩＣを構
成することにより、高性能のＭＭＩＣを得ることができ
る。
としてのアンドープＩｎＧａＡｓ電子走行層４６および
アンドープＧａＡｓ電子走行層４７がエピタキシャル層
で形成され、しかも逆ＨＥＭＴ構造を有することによ
り、伝達利得のリニアリティを高くすることができる。
また、ゲート部はｐ+ 型ゲート領域４７と２次元電子ガ
スを含むアンドープＧａＡｓ電子走行層４７およびアン
ドープＩｎＧａＡｓ電子走行層４６とのｐｎ接合により
形成されているので、ゲート電位障壁を高くすることが
でき、低いオン抵抗と高い最大ドレイン電流とを得るこ
とができる。この場合、チャネル層を構成するアンドー
プＩｎＧａＡｓ電子走行層４６の電子移動度が非常に高
いため、特にオン抵抗の大幅な低減を図ることができ
る。さらに、ゲート電極４９はｐ+ 型ゲート領域４８に
対して自己整合的に形成されているので、短ゲート長化
を図ることができる。以上により、より低いオン抵抗、
高い最大ドレイン電流および高いリニアリティを有し、
しかも短ゲート長のＧａＡｓＪＦＥＴを実現することが
できる。そして、このＧａＡｓＪＦＥＴでＭＭＩＣを構
成することにより、高性能のＭＭＩＣを得ることができ
る。
【００５４】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００５５】例えば、上述の第１、第２および第３の実
施形態において挙げた数値、プロセス、材料、構造など
はあくまでも例にすぎず、必要に応じて、これらと異な
る数値、プロセス、材料、構造などを用いてもよい。
施形態において挙げた数値、プロセス、材料、構造など
はあくまでも例にすぎず、必要に応じて、これらと異な
る数値、プロセス、材料、構造などを用いてもよい。
【００５６】具体的には、例えば、第１の実施形態によ
るＧａＡｓＪＦＥＴにおいて、例えばＡｌＧａＡｓから
なるバリア層をチャネル層とＧａＡｓバッファー層２と
の間に設けてもよい。
るＧａＡｓＪＦＥＴにおいて、例えばＡｌＧａＡｓから
なるバリア層をチャネル層とＧａＡｓバッファー層２と
の間に設けてもよい。
【００５７】
【発明の効果】以上述べたように、この発明による接合
型電界効果トランジスタによれば、チャネル層がエピタ
キシャル層で形成され、ゲート構造が不純物拡散により
形成されたゲート領域とチャネル層との接合で形成さ
れ、ゲート電極がゲート領域に対して自己整合的に形成
されていることにより、正と負の２種類の電源を用いな
いでも、低いオン抵抗、高い最大ドレイン電流および伝
達利得の高いリニアリティを得ることができ、しかも短
ゲート長化を図ることができる。
型電界効果トランジスタによれば、チャネル層がエピタ
キシャル層で形成され、ゲート構造が不純物拡散により
形成されたゲート領域とチャネル層との接合で形成さ
れ、ゲート電極がゲート領域に対して自己整合的に形成
されていることにより、正と負の２種類の電源を用いな
いでも、低いオン抵抗、高い最大ドレイン電流および伝
達利得の高いリニアリティを得ることができ、しかも短
ゲート長化を図ることができる。
【００５８】また、この発明による接合型電界効果トラ
ンジスタの製造方法によれば、上記のような接合型電界
効果トランジスタを容易に製造することができる。
ンジスタの製造方法によれば、上記のような接合型電界
効果トランジスタを容易に製造することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴを示す断面図である。
ＥＴを示す断面図である。
【図２】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図３】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図４】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図５】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図６】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図７】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図８】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図９】この発明の第１の実施形態によるＧａＡｓＪＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図１０】この発明の第１の実施形態によるＧａＡｓＪ
ＦＥＴの製造方法を説明するための断面図である。
ＦＥＴの製造方法を説明するための断面図である。
【図１１】この発明の第２の実施形態によるＧａＡｓＪ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図１２】この発明の第２の実施形態によるＧａＡｓＪ
ＦＥＴの製造方法を説明するための断面図である。
ＦＥＴの製造方法を説明するための断面図である。
【図１３】この発明の第２の実施形態によるＧａＡｓＪ
ＦＥＴの製造方法を説明するための断面図である。
ＦＥＴの製造方法を説明するための断面図である。
【図１４】この発明の第３の実施形態によるＧａＡｓＪ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図１５】この発明の第３の実施形態によるＧａＡｓＪ
ＦＥＴの製造方法を説明するための断面図である。
ＦＥＴの製造方法を説明するための断面図である。
【図１６】この発明の第３の実施形態によるＧａＡｓＪ
ＦＥＴの製造方法を説明するための断面図である。
ＦＥＴの製造方法を説明するための断面図である。
【図１７】従来のイオン注入ＭＥＳＦＥＴを示す断面図
である。
である。
【図１８】従来のエピＭＥＳＦＥＴを示す断面図であ
る。
る。
１、２１、４１・・・半絶縁性ＧａＡｓ基板、２、２
２、４２・・・ＧａＡｓバッファー層、３・・・アンド
ープＧａＡｓ層、４・・・ｎ+ 型ＧａＡｓ層、５・・・
ｎ型ＧａＡｓ層、６、２７、４８・・・ｐ+ 型ゲート領
域、７、２８、４９・・・ゲート電極、８、２９、５０
・・・ＳｉＮx 膜、８ｃ・・・ゲート開口部、９、３
０、５１・・・ソース電極、１０、３１、５２・・・ド
レイン電極、２３、４３・・・アンドープＡｌＧａＡｓ
層、２４、４４・・・ｎ+ 型ＡｌＧａＡｓ電子供給層、
２５、４５・・・アンドープＡｌＧａＡｓスペーサ層、
２６、４７・・・アンドープＧａＡｓ電子走行層、４６
・・・アンドープＩｎＧａＡｓ電子走行層
２、４２・・・ＧａＡｓバッファー層、３・・・アンド
ープＧａＡｓ層、４・・・ｎ+ 型ＧａＡｓ層、５・・・
ｎ型ＧａＡｓ層、６、２７、４８・・・ｐ+ 型ゲート領
域、７、２８、４９・・・ゲート電極、８、２９、５０
・・・ＳｉＮx 膜、８ｃ・・・ゲート開口部、９、３
０、５１・・・ソース電極、１０、３１、５２・・・ド
レイン電極、２３、４３・・・アンドープＡｌＧａＡｓ
層、２４、４４・・・ｎ+ 型ＡｌＧａＡｓ電子供給層、
２５、４５・・・アンドープＡｌＧａＡｓスペーサ層、
２６、４７・・・アンドープＧａＡｓ電子走行層、４６
・・・アンドープＩｎＧａＡｓ電子走行層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鎌田 幹夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F102 FA02 FA03 GA11 GB01 GC01 GD04 GK05 GL04 GL05 GQ02 GS04 HB06 HB07 HC01 HC05 HC11 HC15
Claims (17)
- 【請求項１】 エピタキシャル層からなるチャネル層
と、 上記チャネル層中に不純物拡散により形成されたゲート
領域と、 上記ゲート領域に対して自己整合的にオーミック接触し
たゲート電極とを有することを特徴とする接合型電界効
果トランジスタ。 - 【請求項２】 上記チャネル層はバリア層上に設けられ
ていることを特徴とする請求項１記載の接合型電界効果
トランジスタ。 - 【請求項３】 上記バリア層は、上記チャネル層よりも
バンドギャップの大きな半導体からなることを特徴とす
る請求項２記載の接合型電界効果トランジスタ。 - 【請求項４】 上記バリア層は、上記チャネル層と異な
る導電型の半導体からなることを特徴とする請求項２記
載の接合型電界効果トランジスタ。 - 【請求項５】 上記バリア層は、第１の高抵抗層と、こ
の第１の高抵抗層上に設けられた電子供給層と、この電
子供給層上に設けられた第２の高抵抗層とを有すること
を特徴とする請求項２記載の接合型電界効果トランジス
タ。 - 【請求項６】 上記チャネル層は、上記電子供給層から
供給される電子によって形成された２次元電子ガスを含
むことを特徴とする請求項５記載の接合型電界効果トラ
ンジスタ。 - 【請求項７】 上記チャネル層はＧａＡｓからなり、上
記ゲート領域は上記チャネル層にＺｎを拡散させること
により形成されたｐ型領域からなることを特徴とする請
求項１記載の接合型電界効果トランジスタ。 - 【請求項８】 上記チャネル層は、少なくともＡｌＧａ
Ａｓ層を含むバリア層上に設けられていることを特徴と
する請求項２記載の接合型電界効果トランジスタ。 - 【請求項９】 基板上にチャネル層をエピタキシャル成
長させる工程と、 上記チャネル層上に拡散マスクを形成する工程と、 上記拡散マスクを用いて上記チャネル層に不純物を拡散
させることによりゲート領域を形成する工程と、 上記拡散マスクの上から全面にゲート金属層を堆積させ
る工程と、 上記ゲート金属層をパターニングすることによりゲート
電極を形成する工程とを有することを特徴とする接合型
電界効果トランジスタの製造方法。 - 【請求項１０】 上記拡散マスクは絶縁膜からなること
を特徴とする請求項９記載の接合型電界効果トランジス
タの製造方法。 - 【請求項１１】 上記基板上にバリア層をエピタキシャ
ル成長させ、上記バリア層上に上記チャネル層をエピタ
キシャル成長させることを特徴とする請求項９記載の接
合型電界効果トランジスタの製造方法。 - 【請求項１２】 上記バリア層は、上記チャネル層より
もバンドギャップの大きな半導体からなることを特徴と
する請求項１１記載の接合型電界効果トランジスタの製
造方法。 - 【請求項１３】 上記バリア層は、上記チャネル層と異
なる導電型の半導体からなることを特徴とする請求項１
１記載の接合型電界効果トランジスタの製造方法。 - 【請求項１４】 上記バリア層は、第１の高抵抗層と、
この第１の高抵抗層上に設けられた電子供給層と、この
電子供給層上に設けられた第２の高抵抗層とを有するこ
とを特徴とする請求項１１記載の接合型電界効果トラン
ジスタの製造方法。 - 【請求項１５】 上記チャネル層は、上記電子供給層か
ら供給される電子によって形成された２次元電子ガスを
含むことを特徴とする請求項１４記載の接合型電界効果
トランジスタの製造方法。 - 【請求項１６】 上記チャネル層はＧａＡｓからなり、
上記ゲート領域は上記チャネル層にＺｎを拡散させるこ
とにより形成されたｐ型領域からなることを特徴とする
請求項９記載の接合型電界効果トランジスタの製造方
法。 - 【請求項１７】 上記基板上に少なくともＡｌＧａＡｓ
層を含むバリア層をエピタキシャル成長させ、上記バリ
ア層上に上記チャネル層をエピタキシャル成長させるこ
とを特徴とする請求項９記載の接合型電界効果トランジ
スタの製造方法。
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|---|---|---|---|
| JP10271459A JP2000100829A (ja) | 1998-09-25 | 1998-09-25 | 接合型電界効果トランジスタおよびその製造方法 |
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- 1999-09-21 KR KR1019990040535A patent/KR100563884B1/ko active IP Right Grant
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