KR100697137B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들을 포함하는 반도체 장치에 있어서, p-n 접합 게이트를 갖는 제1 전계 효과 트랜지스터, 및 쇼트키 접합을 갖는 제2 전계 효과 트랜지스터를 포함하고, 제1 전계 효과 트랜지스터의 임계 전압은 p-n 접합의 깊이에 기초하여 설정되고, 제2 전계 효과 트랜지스터의 임계 전압은 쇼트키 접합의 장벽 포텐셜의 선택에 기초하여 설정되는 반도체 장치가 개시된다.
전계 효과 트랜지스터, 임계 전압, p-n 접합, 쇼트키 접합, 공통 베이스

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
도 1은 본 발명의 반도체 장치의 일 실시예를 도시하는 개략 단면도.
도 2a 내지 2c 및 3a 내지 3c는 본 발명의 반도체 장치의 부분 구조의 단면도 및 반도체 장치 제조 방법의 일 실시예를 도시하는 도면.
도 4는 본 발명의 반도체 장치의 또 다른 실시예를 도시하는 개략 단면도.
도 5는 종래 기술의 반도체 장치의 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
51 : 베이스
52 : 버퍼층
53 : 채널층
54 : 스페이서층
55 : 전자 공급층
56 : 게이트 접합 형성층
58 : 캡층
61 : 반도체층
81 : 분리 영역
82 : 게이트 영역
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 서로 다른 임계 전압들을 갖는 적어도 2개의 전계 효과 트랜지스터가 공통 베이스 상에 형성된 반도체 장치 및 그 제조 방법에 관한 것이다.
휴대 전화기와 같은 이동체 통신 시스템에서, 마이크로파 대역에서부터 밀리미터파 대역에 이르는 범위의 전파가 음성 및 화상 데이타 송수신에 사용된다. 송수신용 고주파 신호를 증폭, 스위칭, 및 믹싱을 위해, 화합물 반도체 상에 형성된 쇼트키 금속 반도체 전계 효과 트랜지스터(MESFETs) 또는 접합 전계 효과 트랜지스터(JFETs) 등의 전계 효과 트랜지스터(FETs)가 현재 사용되고 있다. 구체적으로, 고주파 신호에 대해서도 이득이 보장될 수 있고, 소자의 잡음 전력이 구조적 관점에서 낮고, 이 장치가 전력 증폭기로서 구성될 경우 고효율이 얻어질 수 있으며, 장치가 스위치로서 구성될 경우에 삽입 손실율이 보다 저하될 수 있다는 장점을 가진 변조 도핑형 FET(MODFETs)가 모놀리식 마이크로파 집적 회로(MMICs)에서 광범위하게 사용되고 있다.
MODFET 등을 사용하는 MMIC는 상대적으로 낮은 전력 소모를 갖는 다이렉트 커플형 논리형(DCFL type)의 논리 회로를 포함하는 것이 바람직하다. 이러한 논리 회로는 예를 들어 SPnT(n: 정수) 스위치 내에 포함된 디코더를 형성하는데 필요하다.
DCFL 회로는 인헨스먼트형 FET(EFET)를 필요로하지만, 상술한 전력 증폭기는 디플리션형 FET(DFET)를 사용하여 주로 구성된다. 따라서, 상술한 논리 회로를 포함하는 MMIC에서는, 동일한 베이스 상에 DFET 및 EFET가 형성되는 것이 요구된다.
각각이 동일 베이스 상의 변조 도핑형인 DFET 및 EFET를 형성하는 방법은 USP NO. 4,615,102호에 개시되어 있다. 도 5는 상기 문서에 개시된 방법에 따라 형성된 반도체 장치의 개략적인 단면도를 도시한다. 도 5를 참조하면, 비도핑 GaAs로 만들어진 채널층(2), n형 AlGaAs로 만들어진 전자 공급층(3), n형 GaAs로 만들어진 임계치 제어층(4), n형 AlGaAs로 만들어진 제1 에칭 정지층(5), n형 GaAs로 만들어진 제1 오믹(ohmic) 접촉층(6), n형 AlGaAs로 만들어진 제2 에칭 정지층(7), 및 n형 GaAs로 만들어진 제2 오믹 접촉층(8)이 반절연용 GaAs로 만들어진 베이스(1) 상에서 에피텍셜 성장에 의해 순차적으로 형성되어 적층 반도체층을 형성한다. 이 때, DFET 형성 영역 및 EFET 형성 영역은, 전형적으로 그 사이의 홈을 적층형 반도체층을 가로질러 연장되는 방식으로 형성함으로써 서로 분리되어 있다. EFET 형성 영역에 존재하는, 제2 오믹 접촉층(8)의 일부는 제거된다. 깊이가 서로 다른 요철(9R 및 10R)이 DFET 및 EFET 형성 영역의 게이트 형성부에 형성되며, 쇼트키 게이트 전극(9 및 10)은 이 요철들(9R 및 10R)에 각각 형성된다. 소스/드레인 전극(이하, "S/D 전극"으로 약칭함)(11과 12, 및 13과 14)은 게이트 전극(9)의 양 측면 및 게이트 전극(10)의 양 측면 상에 오믹 접촉되는 방식으로 각각 형성된다.
이러한 구성에 의해, 게이트 전극(9)과 채널층(2)간의 거리는 게이트 전극(10)과 채널층(2)간의 거리와 다르게 된다. 이러한 방식으로, 서로 다른 특정 임계 전압 Vth을 갖는 DFET 및 EFET가 얻어질 수 있다.
DFET와 EFET간의 임계 전압 Vth 차를 정밀하게 제어하기 위해, 게이트 전극들(9 및 10)이 형성되는 요철들(9R 및 10R)간의 깊이의 차를 정밀하게 제어하는 것이 필요하므로, 임계치 제어층(4)의 두께를 정밀하게 선택하고 제1 에칭 정지층(5)에 의존하는 요철(9R)의 깊이 및 제1 및 제2 에칭 정지층(5 및 7)에 의존하는 요철(10R)의 깊이를 매우 정밀하게 제어하여야 한다.
그러나, 상술한 바에 의해 형성된 DFET는 드레인 전류가 제1 및 제2 에칭 정지층들(5 및 7)을 가로질러, 즉 서로 다른 임계 전압들을 갖는 FET들의 개수(본 실시예에서는 2개임)에 대응하는 수의 에칭층들을 가로질러 흐름에 따라서, DFET는 이들 에칭 정지층들(5 및 7)의 포텐셜 장벽에 의존하거나 또는 이들 에칭 정지층들(5 및 7)의 두께 및 캐리어 농도에 의존하는 직렬 저항이 DFET의 특성인 온-저항(on-resistance) 및 전송 이득을 특히 저하시키게 된다.
따라서, 동일 기판 상에서의 EFET와 DFET의 혼합 구성은 하나의 FET, 즉 상술한 종래 기술에서는 DFET의 특성을 얻는데 큰 비용을 필요로 한다.
서로 다른 임계 전압의 희망하는 수에 대응하는 개수의 FET를 포함하는 반도체 장치는, 대응 개수(본 예에서는 2개임)의 에칭 정지층들이 구비되기 때문에, 기판 구조가 복잡하게 되고 그 결과 제조 단가가 상승하게 된다는 점도 역시 단점이다.
이러한 단점을 회피하기 위해, 상술한 2개의 에칭 정지층들 중 적어도 하나 또는 모두를 제거하는 것이 고려될 수 있지만, 이 경우에는 두개의 FET 모두의 게 이트의 깊이 제어에 대한 문제점이 발생하게 된다.
또한, 쇼트키 게이트를 사용하는 변조 도핑형인 DFET 및 EFET를 구비한 반도체 집적 회로 소자로서 구성된 반도체 장치는 쇼트키 전극 재료가 고온 바이어스 조건하에 기판 측면 상으로 확산되는 쇼트키 접합의 종래의 불편함에 기인하여 정류 특성을 열화시키기 때문에 신뢰도면에서도 단점을 갖는다.
본 발명의 목적은 서로 다른 임계 전압 Vth를 갖는 적어도 2개의 FET를 구비하여 이들 FET의 개수에 대응하는 개수의 에칭 정지층을 설치함이 없이 고정밀도로 구성할 수 있고, 심지어 FET들 중 적어도 하나가 변조 도핑형 FET(MODFET)로 구성될 때에 조차도 향상된 신뢰도를 갖도록 할 수 있는 반도체 장치 및 이러한 반도체 장치를 제조하는 방법을 제공하는 것이다.
이러한 목적을 달성하기 위해, 본 발명의 제1 특징에 따르면, 공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치는, p-n 접합 게이트를 갖는 제1 전계 효과 트랜지스터; 및 쇼트키 접합 게이트를 갖는 제2 전계 효과 트랜지스터를 포함하며, 제1 전계 효과 트랜지스터의 임계 전압은 p-n 접합의 깊이에 기초하여 설정되고, 제2 전계 효과 트랜지스터의 임계 전압은 쇼트키 접합의 장벽 포텐셜의 선택에 기초하여 설정된다는 특징을 갖는다.
이러한 구성에 의해, 서로 다른 임계 전압 Vth를 갖는 적어도 2개의 FET 중 하나가 불순물 도핑 영역으로서 p-n 접합 게이트로서 구성되므로, 이러한 FET 트랜지스터에 대해서, 반도체층 내에서 게이트 금속의 확산을 방지하는 것이 가능하게 된다.
또한, p-n 접합의 장벽 포텐셜이 쇼트키 접합의 장벽 포텐셜보다 크게 될 수 있기 때문에, 온-저항을 감소시키는 것도 가능해진다.
본 발명의 제2 특징에 따르면, 공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치 제조 방법은, 적어도 게이트 접합 형성층을 구비한 반도체층을 베이스 상에 형성하는 단계; 상기 반도체층 상에 절연막을 형성하는 단계; 제1 전계 효과 트랜지스터의 게이트 형성부가 형성될 위치에서의 절연막 내에 제1 게이트 형성 윈도우를 형성하는 단계; 상기 제1 게이트 형성 윈도우를 통해 게이트 접합 형성층 내에서 불순물을 확산하여 게이트 접합 형성층 내에 p-n 접합을 형성하는 단계; 제2 전계 효과 트랜지스터의 게이트 형성부가 형성될 위치에서의 절연막 내에 제2 게이트 형성 윈도우를 형성하는 단계; 및 상기 제2 게이트 형성 윈도우를 통해 게이트 접합 형성층 상에 쇼트키 금속을 피착하여 그 사이에 쇼트키 접합을 형성하는 단계를 포함한다.
이러한 구성에 의해, 적어도 두개의 FET 중 하나의 게이트가 p-n 접합 게이트로 구성되기 때문에, 각 트랜지스터에 대하여 에칭 정지층이 설치되는 종래 기술의 불편함을 제거할 수 있다.
이하, 본 발명의 실시예들을 도면을 참조하여 설명한다.
<제1 실시예>
본 실시예에서, 각각이 변조 도핑형이며 서로 다른 임계 전압 Vth를 갖는 FET로서 EFET 및 DFET가 공통 기판 상에 형성된 반도체 집적 회로로서 구성된 반도체 장치에 본 발명이 적용된다.
본 실시예에서의 반도체 장치는 도 1을 참조하여 설명된다.
도 1을 참조하면, 전자 이동층 역할을 하는 채널층(53), 스페이서층(54), 전자 공급층(55), 게이트 접합이 형성될 제1 도전형의 게이트 접합 형성층(56), 및 캡층(cap layer)(58)이 버퍼층(52)을 통해 반절연성 GaAs로 만들어진 베이스(51) 상에 순차적으로 형성된다. 이러한 층들은 반도체층(61) 및 베이스(51)를 집합적으로 구성하며, 그 위에 형성된 반도체층(61)은 기판(71)을 구성한다.
EFET 형성 영역을 DFET 형성 영역으로부터 전기적으로 분리하기 위한 분리 영역(81)은 반도체층(61)을 가로질러 형성된다. 분리 영역(81)에 의해 분리된 EFET 형성 영역에서, 제2 도전형의 게이트 영역(82)이 형성되어, 게이트 영역(82)과 제1 도전형의 게이트 접합 형성 영역(56)간의 p-n 접합 J1을 형성하여, 제1 전계 효과 트랜지스터, 즉 본 실시예에서는 EFET를 형성한다.
분리 영역(81)에 의해 분리된 DFET 형성 영역에서, 쇼트키 금속이 피착되어 이 쇼트키 금속과 제1 도전형의 게이트 접합 형성층(56)간의 쇼트키 접합 J2를 형성하여 제2 전계 효과 트랜지스터, 즉 본 실시예에서는 DFET를 형성한다.
상술한 구조에서, 제1 및 제2 전계 효과 트랜지스터, 즉 본 실시예에서는 EFET 및 DFET의 임계 전압 Vth는, 각각 p-n 접합 J1의 깊이 및 쇼트키 접합 J2의 장벽 포텐셜 (및 그 깊이도 포함할 수 있음) 의 선택에 의해 설정된다.
제1 전계 효과 트랜지스터, 즉 EFET의 제1 게이트 전극(271)은 그 사이에 오믹 접촉 상태가 되는 방식으로 게이트 영역(82) 상에 형성된다. 제2 전계 효과 트랜지스터, 즉 DFET의 제2 게이트 전극(272)은 쇼트키 금속에 의해 형성된다.
S/D 전극들(281A 및 281B)은 제1 게이트 전극(271)의 양 측면들 상의 캡층(58) 내에 형성되고, S/D 전극들(282A 및 282B)은 제2 게이트 전극(272)의 양 측면들 상에서 캡층(58) 내에 형성된다.
상술한 구조를 가진 반도체 장치에서, 공통 기판(71) 상에서 분리 영역(81)에 의해 전기적으로 분리된 DEFE 형성 영역에, 채널층(53)과 전자 공급층의 하측부 즉 게이트 접합 형성층(55) 사이의 인터페이스에 2차원 전자 가스층(83)이 형성되며, 공통 기판(71) 상에서 분리 영역(81)에 의해 전기적으로 분리된 EFET 형성 영역에, 채널층(53)과, 전자 공급층의 하측부 즉 게이트 접합 형성층(55) 사이의 인터페이스에, 2차원 전자 가스층(83)이 특정 임계 전압 Vth를 갖도록 형성된다.
다음으로, 도 1에 도시된 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 도 2a 내지 도 2c 및 도 3a 내지 도 3c를 참조하여 설명한다.
도 2a를 참조하면, 버퍼층(52), 전자 이동층 역할을 하는 채널층(53), 스페이서층(54), 전자 공급층(55), 게이트 접합이 형성될 제1 도전형의 게이트 접합 형성층(56), 에칭 정지층(57) 및 캡층(58)이 MOCVD(Metalorganic Chemical Vapor Deposition)법 또는 MBE(Moleculat Beam Epitaxy)법에 의해 반절연 GaAs로 만들어진 베이스(51)의 전체 표면에 걸쳐 에피텍셜 성장에 의해 순차적으로 형성된다. 이러한 층들은 집합적으로 반도체층(61)을 구성한다.
절연층(84)은 반도체층(61) 상에 형성된다.
버퍼층(52)은 각각 두께가 50㎚인 5개의 비도핑(undoped) AlGaAs층 및 5개의 비도핑 GaAs층을 교대로 적층하여 구성된다.
전자 이동층 역할을 하는 채널층(53)은 20㎚ 두께의 비도핑 GaAs층으로서 구성된다.
스페이서층(54)은 1-4㎚ 두께의 비도핑 AlGaAs층으로서 구성된다.
전자 공급층(55)은 제1 도전형, 예를 들어 n형의 5㎚ 두께의 AlGaAs층으로서 구성된다. 전자 공급층(55) 내로 도핑될 도펀트는 Si를 사용하고, 전자 공급층(55)에 함유될 불순물 Si의 농도는 목적으로 하는 DFET의 임계 전압 Vth 및 2-단자 드레인 내전압에 따라 1 내지 5×1018(원자/㎤) 범위에서 선택된다.
게이트 접합 형성층(56)은 제1 도전형, 즉 n형의 80㎚ 두께의 GaAs층으로서 구성된다. 게이트 접합 형성층(56) 내로 도핑될 도펀트는 Si를 사용하고, 게이트 접합 형성층(56)에 함유될 불순물 Si의 농도는 목적으로 하는 DFET의 임계 전압 Vth 및 2-단자 드레인 내전압에 따라 3×1017(원자/㎤) 범위에서 선택된다.
에칭 정지층(57)은 제1 도전형, 즉 n형의 5㎚ 두께의 AlGaAs층으로서 구성된다. 에칭 정지층(57)으로 도핑될 n형 도펀트는 Si를 사용하고, 에칭 정지층(57)에 함유될 불순물 Si의 농도는 FET들 중 원하는 것, 구체적으로는 DFET의 소망하는 임계 전압 Vth 및 2-단자 드레인 내전압에 따라 5×1017(원자/㎤) 범위에서 선택된다.
캡층(58)은 제1 도전형, 즉 n형의 30nm 두께의 GaAs층으로서 구성된다. 캡층(58)에 도핑될 도펀트는 Si을 사용하고, 캡층(58)에 함유될 불순물 Si의 농도는, 캡층(58)이 S/D 전극들(281A, 281B, 282A, 282B)과 충분히 낮은 저항에서 접촉하는 값, 예를 들어, 5×1018(원자/㎤) 범위에서 선택된다.
절연층(84)은 불순물의 확산(후술함)에 대하여 마스크로서 작용하는 10-50㎚ 두께의 SiN 단일층막 또는 SiN/SiO2 를 적층한 적층막에 의해 형성된다.
이러한 방식으로, 채널층(53)과 전자 공급층(55)의 하측부 사이의 인터페이스 부근에, 이들 사이의 전자 친화력의 차에 기인하여 2차원 전자 가스층(83)이 형성된다.
도 2b를 참조하면, 베이스(51) 및 그 위에 형성된 반도체층(61)으로 구성된 기판(71)에 소자들을 서로 분리하기 위한 분리 영역(81)을 형성한다. 분리 영역(81)은 산소 원자의 이온을 절연층(84)을 통해 제1 및 제2 FET 형성 영역(본 실시예에서 EFET 및 DFET 형성 영역)을 둘러싸는 격자형 평면 패턴으로 주입하여 형성된다.
상술한 이온 주입에서, 주입 에너지는 농도 분포의 피크가 전자 공급층, 즉 게이트 접합 형성층(55)보다 약간 깊거나 바로 그 위에서 겹쳐지도록, 예를 들어 150-250keV에서 선택되고, 도즈는 전자 공급층에서의 캐리어 농도가 충분히 낮게 되도록 선택되며, 예를 들어 5×1012/㎠ 내지 1×1013/㎠ 범위에서 선택된다.
도 2c를 참조하면, 불순물 도입 윈도우(86)가 절연층의, 캡층(58)을 관통할 수 있도록, FET 형성 영역의 게이트 형성부에 형성된다. 윈도우(86)의 개구는 포토리소스라피를 사용하여 패턴 에칭함으로써 수행된다. 보다 구체적으로, 절연층(84)의 표면은 포토레지스트(85)로 도포되고, 윈도우(86)가 형성될, 포토레지스트(85)의 일부를 패턴 노광 및 현상에 의해 제거하여, 포토레지스트 내에 개구(85W)를 형성하고, 에칭 마스크로서 사용되는 포토레지스트(85)의 개구(85W)를 통해 절연층(84)의 노출된 부분이 에칭된 후, 개구(85W)를 통해 캡층(58)의 노출부가 에칭되어 제1 게이트 형성 윈도우(86w1)가 형성된다.
윈도우(86W1)를 형성하기 위한 절연층(84)의 에칭은 CF4 및 H2(또는 O2)의 혼합 가스를 사용하는 반응성 이온 에칭에 의해, 또는 BHF에 기판(71)을 침지하는 습식 에칭에 의해 실행된다.
윈도우(86W1)를 형성하기 위한 캡층(58)의 에칭은 염소 및 불소의 라디칼 또는 그 이온을 발생시키는, SiCl4 및 CF4 등의 혼합 가스를 사용하는 반응성 이온 에칭에 의해, 또는 구연산(citric acid)을 함유하는 에칭액 내에 기판(71)을 침지하는 습식 에칭에 의해 실행된다.
캡층(58)의 에칭 깊이는 에칭 정지층(57)에서 에칭 속도가 저하하는 것을 이용함으로써 정밀하게 설정될 수 있다.
도 3a를 참조하면, 도 2c에 도시된 포토레지스트(85)의 제거 후, 마스크로서 사용되는 절연층(84)을 갖는 제1 게이트 형성 윈도우(86W1)을 통해 불순물 확산이 실행되어 제2 도전형, 즉 p형을 갖는 게이트 영역(82)을 형성하여, 그 결과 게이트 영역(82)과 게이트 접합 형성층(56) 사이에 p-n 접합 J1을 형성한다.
상술한 불순물 확산은 p형 불순물인 Zn을, 수소를 캐리어 가스로서 사용하여 공급함으로써 실행된다. 이와 같은 처리에서, 기판으로부터 붕소의 제거를 방지하기 위해, 특정 가스 분압에서의 처리 분위기에 아르신(arsine, AsH3)이 첨가된다. 구체적으로, 디에틸아연 Zn(CH3)2, 아르신 AsH3, 및 H2의 혼합 가스를 600℃의 기판 온도에서 공급하여 불순물이 도핑된다.
불순물 확산의 종료 시점은 다양한 방식으로, 예를 들어 순 확산 시간을 제어하거나, 종래의 수은 프로우브(probe) 방법에 의해 핀치오프(pinchoff) 전압이 특정치에 도달한 것을 확인하는 것에 의해 제어된다.
본 실시예에서, 불순물 확산의 종료 시점은 EFET에서 특정 임계 전압 Vth이 추가적인 불순물 확산에 의해 얻어질 수 있도록 결정된다.
도 3b를 참조하면, 포토레지스트층(87)이 제1 게이트 형성 윈도우(86W1)를 닫도록 전체 표면에 걸쳐 형성되고, 제1 게이트 형성 윈도우(86W1)를 형성한 것과 동일한 방식에 따라서 제2 FET 형성 영역(본 실시예에서는 DFET 형성 영역)의 게이트 형성부에 제2 게이트 형성 윈도우(86W2)가 형성된다.
도 3c를 참조하면, 도 3b에 도시된 포토레지스트층(87)의 제거 후, 제1 게이트 형성 윈도우(86W1)를 통해 게이트 영역(82) 상에서 제1 게이트 전극(271)이 오믹 접촉되는 방식으로 형성되고, 제2 게이트 전극(272)은 제2 게이트 윈도우(86W2)를 통해 게이트 접합 형성층(56) 상에 제2 게이트 전극(272)과 게이트 접합 형성층(56) 사이에 쇼트키 접합 J2가 형성되는 방식으로 형성된다.
제1 게이트 전극(271)과, 쇼트키 접합 J2를 형성하기 위한 제2 게이트 전극(272)은 동시에 형성될 수 있다. 이 경우, 두께가 50㎚인 Ti층, 두께가 50㎚인 Pt층 및 두께가 300㎚인 Au층으로 구성되는 적층된 금속막이 제1 및 제2 게이트 형성 윈도우(86W1 및 86W2)를 포함하는 전체 표면에 걸쳐 전자 빔 기상 증착에 의해 형성되고; 전극들(271 및 272)의 패턴을 피복하는 마스크로서의 포토레지스트층이 포토리스그라피에 의해 형성되고; 이 마스크층으로 피복되지 않은 부분은 중성 Ar 빔을 사용하는 스퍼터링에 의해 수행되는 이온 밀링법(ion milling method)에 의해 제거된다.
도 1을 참조하면, S/D 전극들용의 2개의 접촉 윈도우(84Wc)는 제1 및 제2 게이트 전극(271 및 272) 각각의 측면들 상의 절연층(84)에 형성되고, S/D 전극들(281A와 281B, 282A와 282B)은 접촉 윈도우들(84Wc)을 통해 캡층(58) 상에서 오믹 접촉되는 방식으로 형성된다.
S/D 전극들(281A, 281B, 282A 및 282B)은 전극 접촉 윈도우를 형성하기 위해 형성된 포토레지스트층을 사용하는 리프트오프법에 의해 형성된다. 보다 구체적으로, 도시되지는 않았지만, 절연층(84)의 전체 표면이 포토레지스트로 피복되고; S/D 전극용의 접촉 윈도우에 대응하는 개구들이 패턴 노출 및 현상에 의해 포토레지스트층 내에 형성되고; 절연층(84) 및 캡층(58)은 포토레지스트층의 개구들을 통해 반응성 에칭된다. 이 경우, 포토레지스트층의 개구의 주변 단부 아래에 위치된 절연층의 일부 조차, 에칭 시간을 일상적인 것보다 50% 정도 더 길게 설정하거나 또는 중성 라디컬들 또는 BHF를 사용하는 등방성 에칭을 부가하는 것에 의해 에칭하는 방식으로 각각의 접촉 윈도우(84Wc)가 형성된다. 그 결과, 접촉 윈도우(84Wc) 주위에 포토레지스트층의 오버행(overhang)이 발생된다.
S/D 전극들은 상술한 포토레지스트층을 사용하여 리프트오프법에 의해 형성된다. S/D 전극들을 형성하기 위한 오믹 전극 재료는, 전극 접촉 윈도우들(84Wc)을 통해 캡층(58)의 표면 상에 형성되도록 포토레지스트층의 전체 표면에 걸쳐 피착되고; 이 포토레지스트층 상에 형성된 전극 재료의 일부는 아세톤과 같은 유기 용매를 사용하여 포토레지스트층과 함께 리프트오프된다. 이러한 방식으로, S/D 전극들(281A, 281B, 282A 및 282B)이 전극 접촉 윈도우들(84Wc)을 통해 캡층(58) 상에 형성된다.
두께가 170㎚인 AuGe 합금층 및 두께가 45㎚인 Ni층으로 구성된 2층막이 전극 재료로서 사용된다. 전극 재료를 피착하는 것은, 저항 가열 증착 방법 등의 기판 온도의 증가를 억제할 수 있는 방법에 따라 행하는 것이 바람직하다.
그 후, 기판(71)은 400-450℃의 온도에서 30-90초동안 포밍 가스 분위기에서 가열되어 S/D 전극들(281A, 281B, 282A 및 282B)과 기판 재료를 합금화하여 S/D 전극들의 오믹 접촉을 달성한다.
이 때, 합금시의 열처리 조건은, 에칭 정지층(57)을 가로질러 에칭 정지층(57)을 제거함으로써 S/D 전극들(281A, 281B, 282A 및 282B)의 합금화가 더욱 진행하도록 하는 것이 바람직하다 .
상술한 구성을 갖는 반도체 장치에서, 서로 다른 임계 전압들을 갖는 FET, 즉 본 실시예에서는 DFET 및 EFET가, DFET에 최적인 방식에 따라서 에피텍셜 성장에 의해 형성된 반도체층을 갖는 기판(71)에 형성된다.
상술한 반도체 장치 및 그 제조 방법에서, 두개의 서로 다른 임계 전압 Vth를 갖는 FET가 하나의 에칭 정지층(57)만을 사용하여 형성될 수 있고, 또한 에칭 정지층(57)은 S/D 전극들 사이에서 최종적으로 제거될 수 있기 때문에, DFET의 전류 경로에서 에칭 정지층을 제거하는 것이 가능하므로, 온 저항을 감소시키고 전송 이득 및 컷오프 주파수를 향상시킬 수 있게 된다.
서로 다른 임계 전압들을 갖는 FET의 개수에 대응하는 개수의 에칭 정지층이 형성되어야만 한다는 종래 기술의 불편함을 제거하는 것이 가능하기 때문에, 기판의 구성은 단순화될 수 있으며, 그 결과 그 제조 방법도 단순화될 수 있다. 이것은 기판(71)의 제조 단가를 감소시키고 에피텍셜 단계에서의 결함율을 감소시키는데 효과적이다.
도 3a 내지 도 3c를 참조하여 설명된 제2 게이트 형성 윈도우(86W2) 형성 단계 하나만을 부가함에 의해서 DFET에 최적인 기판(71) 상에 EFET를 형성할 수 있기 때문에, EFET 및 DFET를 포함하는 반도체 장치를 제조하는 단계를 단순화하는 것이 가능해진다.
EFET의 게이트는 p-n 접합 게이트로서 구성되기 때문에, EFET의 게이트가 쇼트키 게이트로서 구성되는 반도체 장치의 단점, 즉 기판 내의 쇼트키 전극 재료의 확산에 기인한 쇼트키 특성의 열화라는 단점을 제거할 수 있으며, 그 결과 특성의 열화에 대한 내성을 향상시키고 신뢰도를 향상시킬 수 있다.
p-n 접합의 장벽 포텐셜은 쇼트키 접합의 장벽 포텐셜보다 더 높기 때문에, 더 큰 양의(positive) 게이트 전압이 EFET에 인가될 수 있다. 그 결과, EFET에 의해 구성된 DCFL 논리 회로에서의 큰 논리 진폭과 큰 잡음 마진 및 DFET에서 보다 낮은 온 저항을 얻을 수 있으므로, 장치가 RF 스위치로서 사용되는 경우에 삽입 손실율을 향상시키고 장치가 전력 증폭기로서 사용되는 경우에 전력 효율을 증진시킬 수 있다.
본 실시예에서, 2차원 전자 가스층이 형성되는 전자 공급층(55)과 채널층(53) 사이에 스페이스층(54)이 끼워지지만, 본 발명은 스페이서층이 없는 MODFET에도 적용될 수 있다.
또한, 본 실시예에서, 공통 기판(71) 상에 형성된 서로 다른 임계 전압 Vth를 갖는 제1 및 제2 FET로서 EFET 및 DFET가 MODFET로서 구성되었지만, 본 발명에 따르면, EFET 및 DFET 모두 소위 도핑 채널 FET(이하 "HFET"라 약칭함)로서 구성될 수 있다.
이하에서는 EFET 및 DFET 모두가 HFET로서 구성될 수 있는 본 발명의 반도체 장치의 일 실시예를 설명한다.
<제2 실시예>
본 실시예에서, 본 발명은 각각이 HFET형인 EFET 및 DFET가 공통 기판 상에 형성된 반도체 장치에 적용된다.
본 실시예서의 반도체 장치를 도 4를 참조하여 설명한다.
도 4에서, 도 1 내지 도 3c에 도시된 것들에 대응하는 부분들은 동일한 문자를 사용하여 지시하며, 그 자세한 설명을 생략한다. 도 4를 참조하면, 비도핑 AlGaAs 충들 및 비도핑 GsAs층들을 교대로 적층하여 구성된 버퍼층(52), 제1 도전형, 예를 들어 n형의 GaAs 또는 AlGaAs로 이루어진 채널층(53), 이 채널층(53)의 밴드갭보다 더 큰 밴드갭을 갖는 비도핑 InGaAs로 이루어진 장벽층으로서의 게이트 접합 형성층(56), 및 n형의 고농도 도핑된 GaAs로 이루어진 캡층(58)이, 상술한 제1 실시예에서와 동일한 방법, 즉 MOCVD 또는 MBE 방법에 따라 반절연 GaAs로 만들어진 베이스(51) 상에 에피텍셜 성장에 의해 순차적으로 형성된다.
그 후, 제1 실시예와 동일한 방법에 따라서, 분리 영역(81)이 형성되고, 게이트 영역(82)과 제1 전극(271)을 형성하여 p-n 접합 J1을 형성하고, 제2 게이트 전극(272)을 형성하여 제1 및 제2 게이트가 형성되고, S/D 전극들(281A, 281B, 282A 및 282B)이 형성된다.
에칭 정지층의 형성은 도 4에 도시된 실시예에서 생략되지만, 필요에 따라 에칭 정지층이 형성될 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 서로 다른 임계 전압 Vth를 갖는 적어도 2개의 FET를 구비하여 이들 FET의 개수에 대응하는 개수의 에칭 정지층을 설치함이 없이 FET들 중 적어도 하나가 변조 도핑형 FET(MODFET)로 구성될 때에 조차 향상된 신뢰도를 갖도록 반도체 장치가 고정밀도로 제조될 수 있다.
본 발명의 양호한 실시예들이 특정한 용어를 사용하여 설명되었지만, 이러한 설명은 단지 예시적인 목적을 위한 것이며, 첨부된 청구항들의 사상 및 범주에서 벗어나지 않으면서 다양한 변경 및 변화들이 실행될 수 있다는 것을 이해하여야 한다.
예를 들어, 상술한 제1 및 제2 실시예에서 설명된 희망하는 서로 다른 임계 전압들을 갖는 2개의 FET를 포함하는 반도체 장치 외에도, 본 발명은 희망하는 서로 다른 임계 전압들을 갖는 3개의 FET를 포함하는 반도체 장치에도 적용될 수 있다.
상술한 실시예들에서는 제1 도전형을 n형으로 고려하였지만, 본 발명은 여기에 한정되지 않는다. 즉, 제1 도전형은 p형으로서도 될 수 있으며, 제2 도전형이 n형으로 고려될 수 있다. 또한, 본 발명은 서로 다른 임계 전압들을 갖는 FET가 공통 기판(71) 상에 형성된 반도체 장치뿐만 아니라 그외의 FET 또는 그외의 회로 소자들이 공통 기판(71) 상에 형성된 반도체 집적 회로 장치에도 적용될 수 있다.

Claims (17)

  1. 공통 베이스(base) 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들을 포함하는 반도체 장치로서,
    p-n 접합 게이트를 갖는 제1 전계 효과 트랜지스터; 및
    쇼트키(Schottky) 접합 게이트를 갖는 제2 전계 효과 트랜지스터
    를 포함하고,
    상기 제1 전계 효과 트랜지스터의 임계 전압은 상기 p-n 접합의 깊이에 기초하여 설정되고, 상기 제2 전계 효과 트랜지스터의 임계 전압은 상기 쇼트키 접합의 장벽 포텐셜의 선택에 기초하여 설정되는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터들 중 적어도 하나는 변조 도핑형 전계 효과 트랜지스터(MODFET)인 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터들 중 적어도 하나는 도핑된 채널층, 비도핑된 장벽층, 및 게이트 접합 형성층을 갖는 도핑 채널 전계 효과 트랜지스터인 반도체 장치.
  4. 공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들을 포함하는 반도체 장치로서,
    상기 베이스 상에 형성된 채널층;
    상기 채널층 상에 형성된 전자 공급층; 및
    상기 전자 공급층 상에 형성된 제1 도전형의 게이트 접합 형성층
    을 포함하고,
    제2 도전형의 게이트 영역이 상기 게이트 접합 형성층 상에 형성되어 제1 전계 효과 트랜지스터를 형성하고, 쇼트키 전극이 상기 게이트 접합 형성층 상에 형성되어 제2 전계 효과 트랜지스터를 형성하며, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터와 전기적으로 절연되어 있는 반도체 장치.
  5. 제4항에 있어서,
    상기 게이트 접합 형성층 상에 형성된 에칭 정지층;
    상기 에칭 정지층 상에 형성되고, 상기 에칭 정지층과는 그 재료면에서 상이한 제1 도전형의 캡층(cap layer); 및
    상기 캡층 상에 형성된, 상기 제1 및 제2 전계 효과 트랜지스터들 각각의 소스 및 드레인
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 소스 및 드레인은 상기 에칭 정지층에 걸쳐 합금화된 반도체 장치.
  7. 제4항에 있어서,
    상기 게이트 접합 형성층 상에 제2 도전형의 게이트 영역이 형성되어 p-n 접을 갖는 제1 전계 효과 트랜지스터를 형성하고, 상기 게이트 접합 형성층 상에 쇼트키 전극이 형성되어 쇼트키 접합을 갖는 제2 전계 효과 트랜지스터를 형성하고;
    상기 p-n 접합에 의해 형성된 장벽 포텐셜은 상기 쇼트키 접합에 의해 형성된 장벽 포텐셜보다 큰 값을 갖는 반도체 장치.
  8. 공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들을 포함하는 반도체 장치로서,
    상기 베이스 상에 형성된 채널층; 및
    상기 채널층 상에 형성되고 상기 채널층의 밴드 갭보다 더 큰 밴드 갭을 갖는 게이트 접합 형성층
    을 포함하고,
    상기 게이트 접합 형성층 상에 제2 도전형의 게이트 영역이 형성되어 제1 전계 효과 트랜지스터를 형성하고, 상기 게이트 접합 형성층 상에 쇼트키 전극이 형성되어 제2 전계 효과 트랜지스터를 형성하고;
    상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터와 전기적으로 절연되어 있는 반도체 장치.
  9. 제8항에 있어서,
    상기 게이트 접합 형성층 상에 형성된 제1 도전형의 캡층; 및
    상기 캡층 상에 형성된, 상기 제1 및 제2 전계 효과 트랜지스터들 각각의 소스 및 드레인
    을 더 포함하는 반도체 장치.
  10. 제8항에 있어서,
    상기 게이트 접합 형성층 상에 제2 도전형의 게이트 영역이 형성되어 p-n 접을 갖는 제1 전계 효과 트랜지스터를 형성하고, 상기 게이트 접합 형성층 상에 쇼트키 전극이 형성되어 쇼트키 접합을 갖는 제2 전계 효과 트랜지스터를 형성하고;
    상기 p-n 접합에 의해 형성된 장벽 포텐셜은 상기 쇼트키 접합에 의해 형성된 장벽 포텐셜보다 큰 값을 갖는 반도체 장치.
  11. 공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들을 포함하는 반도체 장치를 제조하는 방법으로서,
    상기 베이스 상에 적어도 게이트 접합 형성층을 갖는 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    제1 전계 효과 트랜지스터의 게이트 형성부가 형성될 위치의 상기 절연막에 제1 게이트 형성 윈도우를 형성하는 단계;
    상기 제1 게이트 형성 윈도우를 통해 상기 게이트 접합 형성층 내로 불순물을 확산하여 상기 게이트 접합 형성층에 p-n 접합을 형성하는 단계;
    제2 전계 효과 트랜지스터의 게이트 형성부가 형성될 위치의 상기 절연막에 제2 게이트 형성 윈도우를 형성하는 단계; 및
    상기 제2 게이트 형성 윈도우를 통해 상기 게이트 접합 형성층 상에 쇼트키 금속을 피착하여, 그들간에 쇼트키 접합을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제11항에 있어서, 상기 불순물 확산 단계는 기상 상태의 Zn을 확산하여 수행되는 반도체 장치 제조 방법.
  13. 제11항에 있어서, 상기 절연층은 SiN막에 의해 형성되는 반도체 장치 제조 방법.
  14. 제11항에 있어서, 상기 절연층은 SiN층 및 SiO2층을 갖는 적층막에 의해 형성되는 반도체 장치 제조 방법.
  15. 제11항에 있어서, 상기 베이스는 GaAs로 만들어지는 반도체 장치 제조 방법.
  16. 제11항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터들 중 적어도 하나는 변조 도핑형 트랜지스터(MODFET)인 반도체 장치 제조 방법.
  17. 제11항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터들 중 적어도 하나는 도핑된 채널층, 비도핑된 장벽층, 및 게이트 접합 형성층을 갖는 도핑 채널 전계 효과 트랜지스터인 반도체 장치 제조 방법.
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