JP2728126B2 - 電界効果トランジスタ - Google Patents
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- 230000005669 field effect Effects 0.000 title claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 29
- 108091006146 Channels Proteins 0.000 description 17
- 239000000758 substrate Substances 0.000 description 10
- 230000001052 transient effect Effects 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910001425 magnesium ion Inorganic materials 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特に、化合物半導体を動作層（チャネル層）
とする電界効果トランジスタに関する。
タに関し、特に、化合物半導体を動作層（チャネル層）
とする電界効果トランジスタに関する。
【０００２】
【従来の技術】この種の電界効果トランジスタでは、ド
レイン電圧の変動に基因してチャネル電流に過渡変動が
生じることが知られている。このような現象は、例え
ば、ドレインコンダクタンスの周波数分散等としてデバ
イスの動作不安定を引き起こす原因となっている。
レイン電圧の変動に基因してチャネル電流に過渡変動が
生じることが知られている。このような現象は、例え
ば、ドレインコンダクタンスの周波数分散等としてデバ
イスの動作不安定を引き起こす原因となっている。
【０００３】上述の過渡変動は、一般に、バッファ層又
は基板の深い準位における応答と考えられており、変動
量及び変動の時定数は、バッファ層又は基板の導電性、
深い準位の性質に依存している。
は基板の深い準位における応答と考えられており、変動
量及び変動の時定数は、バッファ層又は基板の導電性、
深い準位の性質に依存している。
【０００４】従来、このような過渡変動を抑えるため、
チャネル層とは反対の導電型導電層をチャネル層の下に
形成して、この導電層をソース電極又はドレイン電極に
短絡し、電位を固定することが行われている（例えば、
特開昭６４−５９９６１号公報）。
チャネル層とは反対の導電型導電層をチャネル層の下に
形成して、この導電層をソース電極又はドレイン電極に
短絡し、電位を固定することが行われている（例えば、
特開昭６４−５９９６１号公報）。
【０００５】ここで、図５を参照して、従来の電界効果
トランジスタについて概説する。
トランジスタについて概説する。
【０００６】ＧａＡｓ基板１上に形成された半絶縁性の
ＧａＡｓ層２にｎ形チャネル層（第１の導電層）５１を
形成するとともに第１の導電層の下側に第２の導電層
（ｐ形）５２が形成される。この第２の導電層５２はコ
ンタクト領域（ｐ形）９によってオーミック電極に接合
されている。
ＧａＡｓ層２にｎ形チャネル層（第１の導電層）５１を
形成するとともに第１の導電層の下側に第２の導電層
（ｐ形）５２が形成される。この第２の導電層５２はコ
ンタクト領域（ｐ形）９によってオーミック電極に接合
されている。
【０００７】さらに、第１の導電層５１にオーミック接
合するソース電極３及びドレイン電極４を形成するとと
もにゲート電極５を形成する。そして、オーミック電極
６とソース電極３とは電極（配線）７によって短絡させ
られる。
合するソース電極３及びドレイン電極４を形成するとと
もにゲート電極５を形成する。そして、オーミック電極
６とソース電極３とは電極（配線）７によって短絡させ
られる。
【０００８】
【発明が解決しようとする課題】ところで、従来の電界
効果トランジスタでは、第２の導電層に接合されたオー
ミック電極がソース電極（又はドレイン電極）に短絡さ
れている関係上、つまり、その構造上デバイスが非対称
となるため、ソース及びドレイン電極を入れ替えると、
特性が異なってしまい、この電界効果トランジスタを用
いた回路設計が難しいという問題点がある。
効果トランジスタでは、第２の導電層に接合されたオー
ミック電極がソース電極（又はドレイン電極）に短絡さ
れている関係上、つまり、その構造上デバイスが非対称
となるため、ソース及びドレイン電極を入れ替えると、
特性が異なってしまい、この電界効果トランジスタを用
いた回路設計が難しいという問題点がある。
【０００９】本発明の目的は、チャネル電流の過渡変動
を遮蔽して回路設計の容易な電界効果トランジスタを提
供することにある。
を遮蔽して回路設計の容易な電界効果トランジスタを提
供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、化合物
半導体を動作層とする電界効果トランジスタにおいて、
チャネル層を形成する第１の導電層と、該第１の導電層
の下方に形成され前記第１の導電層に比べて流れる電流
量が少ない第２の導電層と、該第２の導電層にオーミッ
ク接合する電極と、前記第１の導電層に接合するソース
電極及びドレイン電極とを有し、前記第１及び前記第２
の導電層間の抵抗値より低い抵抗値で前記前記ソース電
極及び前記ドレイン電極と前記オーミック電極とがオー
ミック接続されていることを特徴とする電界効果トラン
ジスタが得られる。
半導体を動作層とする電界効果トランジスタにおいて、
チャネル層を形成する第１の導電層と、該第１の導電層
の下方に形成され前記第１の導電層に比べて流れる電流
量が少ない第２の導電層と、該第２の導電層にオーミッ
ク接合する電極と、前記第１の導電層に接合するソース
電極及びドレイン電極とを有し、前記第１及び前記第２
の導電層間の抵抗値より低い抵抗値で前記前記ソース電
極及び前記ドレイン電極と前記オーミック電極とがオー
ミック接続されていることを特徴とする電界効果トラン
ジスタが得られる。
【００１１】この際、前記第１の導電層と前記第２の導
電層との間に前記第１及び前記第２の導電層を形成する
半導体より電子親和力の小さな半導体層を形成するよう
にしてもよい。
電層との間に前記第１及び前記第２の導電層を形成する
半導体より電子親和力の小さな半導体層を形成するよう
にしてもよい。
【００１２】また、前記第１及び前記第２の導電層が同
一導電形の導電層である際には、前記オーミック接合電
極として前記ソース電極及び前記ドレイン電極が用いら
れる。
一導電形の導電層である際には、前記オーミック接合電
極として前記ソース電極及び前記ドレイン電極が用いら
れる。
【００１３】さらに、前記第１及び前記第２の導電層が
互いに異なる導電形の導電層である際には、前記第２の
導電層が表面に出るまでエッチングを行い、前記ソース
電極及び前記ドレイン電極と同一の電極で前記オーミッ
ク接合電極を形成するようにしてもよい。
互いに異なる導電形の導電層である際には、前記第２の
導電層が表面に出るまでエッチングを行い、前記ソース
電極及び前記ドレイン電極と同一の電極で前記オーミッ
ク接合電極を形成するようにしてもよい。
【００１４】
【発明の実施の形態】以下本発明について具体的に説明
するが、その前に本発明の原理について説明する。
するが、その前に本発明の原理について説明する。
【００１５】ドレイン電圧の変動によって基板又はバッ
ファ層及びこれら層の界面に存在する深い準位の応答が
生じ、この応答がチャネル電流に影響を及ぼすことが知
られている。このようなチャネル電流に対する影響を遮
蔽するためには、チャネル層と深い準位を有する層との
間にチャネル層とは別の第２の導電層を形成する必要が
ある。
ファ層及びこれら層の界面に存在する深い準位の応答が
生じ、この応答がチャネル電流に影響を及ぼすことが知
られている。このようなチャネル電流に対する影響を遮
蔽するためには、チャネル層と深い準位を有する層との
間にチャネル層とは別の第２の導電層を形成する必要が
ある。
【００１６】この場合、ドレイン電圧の変化ΔＶｄに対
して、チャネル下に位置する第２の導電層の直流（Ｄ
Ｃ）的な電位変化ΔＶｂDCは、第２の導電層（活性層）
とソース及びドレイン電極との間の抵抗値で決定され、
電位変化ΔＶｂDCは、数１で表される。
して、チャネル下に位置する第２の導電層の直流（Ｄ
Ｃ）的な電位変化ΔＶｂDCは、第２の導電層（活性層）
とソース及びドレイン電極との間の抵抗値で決定され、
電位変化ΔＶｂDCは、数１で表される。
【００１７】
【数１】 さらに、過渡応答量を表す第２の導電層の電位変化ΔＶ
ｂTRANは、第２の導電層（活性層）とソース及びドレイ
ン電極との間の容量で決定され、電位変化ΔＶｂTRANは
数２で表される。
ｂTRANは、第２の導電層（活性層）とソース及びドレイ
ン電極との間の容量で決定され、電位変化ΔＶｂTRANは
数２で表される。
【００１８】
【数２】 また、基板側からのコンダクタンスＧｍB とドレイン電
圧の変化ΔＶｄとから、チャネルの電流変動ΔＩｄは、
数３で与えられる。
圧の変化ΔＶｄとから、チャネルの電流変動ΔＩｄは、
数３で与えられる。
【００１９】
【数３】 従って、電流変動ΔＩｄをなくすには、ΔＶｂDC及びΔ
ＶｂTRANともにゼロにするか又はΔＶｂDC及びΔＶｂ
TRANを同一の値にすればよいことがわかる。
ＶｂTRANともにゼロにするか又はΔＶｂDC及びΔＶｂ
TRANを同一の値にすればよいことがわかる。
【００２０】本発明では、ΔＶｂDCとΔＶｂTRANを同一
の値としている。つまり、電界効果トランジスタを構造
的に対称に作成して抵抗及び容量の値を対称に等しくし
て、ΔＶｂDC及びΔＶｂTRANをともにΔＶｄ／２とする
ことによって、ドレイン電圧の変化ΔＶｄに対する変位
電流ΔＩｄをゼロとする。
の値としている。つまり、電界効果トランジスタを構造
的に対称に作成して抵抗及び容量の値を対称に等しくし
て、ΔＶｂDC及びΔＶｂTRANをともにΔＶｄ／２とする
ことによって、ドレイン電圧の変化ΔＶｄに対する変位
電流ΔＩｄをゼロとする。
【００２１】ただし、この構造では、後述するように、
チャネル層となる第１の導電層の下に第２の導電層が形
成される関係上、第２の導電層を流れる電流をチャネル
層を流れる電流に比べて十分小さくする必要がある。
チャネル層となる第１の導電層の下に第２の導電層が形
成される関係上、第２の導電層を流れる電流をチャネル
層を流れる電流に比べて十分小さくする必要がある。
【００２２】さらに、第２の導電層の電位をΔＶｄ／２
とするためには、チャネル層と第２の導電層との間の抵
抗値よりも低い抵抗値で第２の導電層をソース及びドレ
イン電極とオーミック接合する必要がある。
とするためには、チャネル層と第２の導電層との間の抵
抗値よりも低い抵抗値で第２の導電層をソース及びドレ
イン電極とオーミック接合する必要がある。
【００２３】上述の二つの条件を満足させるためには、
チャネル層となる第１の導電層と第２の導電層との間に
ヘテロバリア（ヘテロ接合バリア）を形成することが、
チャネル層と第２の導電層との間の抵抗値を高める上で
有用である。
チャネル層となる第１の導電層と第２の導電層との間に
ヘテロバリア（ヘテロ接合バリア）を形成することが、
チャネル層と第２の導電層との間の抵抗値を高める上で
有用である。
【００２４】この結果、第２の導電層とソース及びドレ
イン電極との抵抗値を高く設定できるため、第２の導電
層を流れる電流を小さく抑えることができる。
イン電極との抵抗値を高く設定できるため、第２の導電
層を流れる電流を小さく抑えることができる。
【００２５】そして、第１の導電層と第２の導電層とが
同一導電形の導電層であれば、後述するように、ヘテロ
接合バリアによって同一のオーミック電極を用いてソー
ス及びドレイン電極を形成することができる。
同一導電形の導電層であれば、後述するように、ヘテロ
接合バリアによって同一のオーミック電極を用いてソー
ス及びドレイン電極を形成することができる。
【００２６】一方、第１の導電層と第２の導電層とが互
いに異なる導電形の導電層の場合、第１の導電層に形成
されたソース及びドレイン電極とは別のオーミック接合
電極を第２の導電層に設け、このオーミック接合電極と
第１の導電層に形成されたソース及びドレイン電極とを
それぞれ短絡させることによって、第２の導電層を流れ
る電流を小さく抑えることができる。
いに異なる導電形の導電層の場合、第１の導電層に形成
されたソース及びドレイン電極とは別のオーミック接合
電極を第２の導電層に設け、このオーミック接合電極と
第１の導電層に形成されたソース及びドレイン電極とを
それぞれ短絡させることによって、第２の導電層を流れ
る電流を小さく抑えることができる。
【００２７】さらに、第１の導電層と第２の導電層が互
いに異なる導電形の導電層の場合であっても、第２の導
電層が表面にでるまでエッチングを行って、第１の導電
層に設けるソース及びドレイン電極と同一の電極で第１
及び第２の導電層の両方にオーミック接合電極を形成す
るようにしても、第２の導電層を流れる電流を小さく抑
えることができる。
いに異なる導電形の導電層の場合であっても、第２の導
電層が表面にでるまでエッチングを行って、第１の導電
層に設けるソース及びドレイン電極と同一の電極で第１
及び第２の導電層の両方にオーミック接合電極を形成す
るようにしても、第２の導電層を流れる電流を小さく抑
えることができる。
【００２８】ここで、図１を参照して、本発明よる電界
効果トランジスタの第１の例について説明する。
効果トランジスタの第１の例について説明する。
【００２９】ＧａＡｓ基板１上に形成された半絶縁性の
ＧａＡｓ層２中に、例えば、Ｍｇイオン注入によって、
ｐ形ＧａＡｓ層を第２の導電層１２として形成する。さ
らに、Ｍｇイオン注入等を用いて、第２の導電層１２に
コンタクト領域（ｐ形）９を形成する。
ＧａＡｓ層２中に、例えば、Ｍｇイオン注入によって、
ｐ形ＧａＡｓ層を第２の導電層１２として形成する。さ
らに、Ｍｇイオン注入等を用いて、第２の導電層１２に
コンタクト領域（ｐ形）９を形成する。
【００３０】そして、例えば、Ｓｉイオン注入によっ
て、第２の導電層１２の上方に第１の導電層であるｎ形
ＧａＡｓ層１１を形成する。アニールによって、これら
イオン注入層（つまり、第１及び第２の導電層）の活性
化を行なった後、例えば、ＡｕＧｅ／Ｎｉ／Ａｕを用い
て、第１の導電層１１にオーミック接合するソース電極
３及びドレイン電極４を形成するとともに、Ｔｉ／Ｐｔ
／Ａｕを用いて、第１の導電層１１のキャリア濃度を制
御するゲート電極５を形成する。
て、第２の導電層１２の上方に第１の導電層であるｎ形
ＧａＡｓ層１１を形成する。アニールによって、これら
イオン注入層（つまり、第１及び第２の導電層）の活性
化を行なった後、例えば、ＡｕＧｅ／Ｎｉ／Ａｕを用い
て、第１の導電層１１にオーミック接合するソース電極
３及びドレイン電極４を形成するとともに、Ｔｉ／Ｐｔ
／Ａｕを用いて、第１の導電層１１のキャリア濃度を制
御するゲート電極５を形成する。
【００３１】さらに、第２の導電層１２のコンタクト領
域９にオーミック接合する電極（オーミック電極）６を
形成する。ここでは、オーミック電極６としてＡｕＺｎ
／Ａｕを用いている関係上、このオーミック接合は、第
１の導電層と第２の導電層との間の抵抗値より低い抵抗
値を有することになる。
域９にオーミック接合する電極（オーミック電極）６を
形成する。ここでは、オーミック電極６としてＡｕＺｎ
／Ａｕを用いている関係上、このオーミック接合は、第
１の導電層と第２の導電層との間の抵抗値より低い抵抗
値を有することになる。
【００３２】その後、オーミック電極６をソース電極３
及びドレイン電極４に電極（配線）７（この電極７とし
ては、例えば、Ｔｉ／Ａｕを用いる）によって短絡さ
せ、電界効果トランジスタとする。
及びドレイン電極４に電極（配線）７（この電極７とし
ては、例えば、Ｔｉ／Ａｕを用いる）によって短絡さ
せ、電界効果トランジスタとする。
【００３３】図１に示す電界効果トランジスタでは、ゲ
ート直下においては、第１の導電層１１及び第２の導電
層１２は、ｐｎ接合により互いの絶縁は保たれる。そし
て、ソース電極３及びドレイン電極４は、その両端でｐ
形の第２の導電層１２にオーミック接合しているから、
抵抗的にも容量的にも対称になっている。
ート直下においては、第１の導電層１１及び第２の導電
層１２は、ｐｎ接合により互いの絶縁は保たれる。そし
て、ソース電極３及びドレイン電極４は、その両端でｐ
形の第２の導電層１２にオーミック接合しているから、
抵抗的にも容量的にも対称になっている。
【００３４】従って、図１に示す電界効果トランジスタ
では、ソース・ドレイン電圧の変化ΔＶｄに対して、第
２の導電層１２のゲート下における電位のＤＣ的な変化
がΔＶｄ／２となる。さらに、デバイスの面積及び形状
の対称性から、容量がソース電極及びドレイン電極の両
側において等しくなる。このため、過渡変化もΔＶｄ／
２となる。よって、最終的なソース・ドレイン電圧の変
化はＤＣ的な変化と過渡変化との差となり、双方ともに
ΔＶｄ／２であるから、最終的なソース・ドレイン電圧
の変化はゼロとなる。つまり、上述のように、第２の導
電層１２を形成することによって、ソース・ドレイン電
圧の変化ΔＶｄに伴う基板中の深い準位等がチャネル電
流に及ぼす影響を遮蔽できる上、構造上デバイスが対称
に作られているため、第２の導電層１２の変位電圧をゼ
ロにできる。そして、デバイスは対称に作られるため回
路設計などの面でも簡便となる。
では、ソース・ドレイン電圧の変化ΔＶｄに対して、第
２の導電層１２のゲート下における電位のＤＣ的な変化
がΔＶｄ／２となる。さらに、デバイスの面積及び形状
の対称性から、容量がソース電極及びドレイン電極の両
側において等しくなる。このため、過渡変化もΔＶｄ／
２となる。よって、最終的なソース・ドレイン電圧の変
化はＤＣ的な変化と過渡変化との差となり、双方ともに
ΔＶｄ／２であるから、最終的なソース・ドレイン電圧
の変化はゼロとなる。つまり、上述のように、第２の導
電層１２を形成することによって、ソース・ドレイン電
圧の変化ΔＶｄに伴う基板中の深い準位等がチャネル電
流に及ぼす影響を遮蔽できる上、構造上デバイスが対称
に作られているため、第２の導電層１２の変位電圧をゼ
ロにできる。そして、デバイスは対称に作られるため回
路設計などの面でも簡便となる。
【００３５】ただし、第２の導電層１２を流れる電流
は、ゲート電圧で制御しにくいため、第１の導電層１１
を流れる電流に対して第２の導電層１２を流れる電流を
無視しうる量にする必要がある。この点については、第
２の導電層１２のキャリア濃度及び抵抗値で制御するこ
とができる。
は、ゲート電圧で制御しにくいため、第１の導電層１１
を流れる電流に対して第２の導電層１２を流れる電流を
無視しうる量にする必要がある。この点については、第
２の導電層１２のキャリア濃度及び抵抗値で制御するこ
とができる。
【００３６】上述の例では、第１の導電層１１及び第２
の導電層１２をイオン注入で形成したが、第１の導電層
１１及び第２の導電層１２をＭＯＣＶＤ等を用いてエピ
タキシャル層で形成して、イオン注入によってアイソレ
ーションを行うようにしてもよい。また、上述の電極材
料は、一例を示したものであって、他の電極材料を用い
てもよい。
の導電層１２をイオン注入で形成したが、第１の導電層
１１及び第２の導電層１２をＭＯＣＶＤ等を用いてエピ
タキシャル層で形成して、イオン注入によってアイソレ
ーションを行うようにしてもよい。また、上述の電極材
料は、一例を示したものであって、他の電極材料を用い
てもよい。
【００３７】次に、図２を参照して、本発明による電界
効果トランジスタの第２の例について説明する。
効果トランジスタの第２の例について説明する。
【００３８】半絶縁性のＧａＡｓ基板１上に、例えば、
ＭＯＣＶＤ法を用いて、ノンドープＧａＡｓ層２を成長
させる。次に、ｐ形ＧａＡｓ導電層を第２の導電層２２
として成長する。さらに、バリアとなるＡｌＧａＡｓ層
８を成長した後に、ｎ形のＧａＡｓ層を第１の導電層２
１として形成する。そして、素子間（層間）は、例え
ば、Ｏ（酸素）をイオン注入することによって絶縁す
る。
ＭＯＣＶＤ法を用いて、ノンドープＧａＡｓ層２を成長
させる。次に、ｐ形ＧａＡｓ導電層を第２の導電層２２
として成長する。さらに、バリアとなるＡｌＧａＡｓ層
８を成長した後に、ｎ形のＧａＡｓ層を第１の導電層２
１として形成する。そして、素子間（層間）は、例え
ば、Ｏ（酸素）をイオン注入することによって絶縁す
る。
【００３９】その後、第１の導電層２１にオーミック接
合するソース電極３及びドレイン電極４を形成し、さら
に、第１の導電層２１のキャリア濃度を制御するゲート
電極５を形成する。
合するソース電極３及びドレイン電極４を形成し、さら
に、第１の導電層２１のキャリア濃度を制御するゲート
電極５を形成する。
【００４０】第２の導電層２２のコンタクト領域（ｐ
形）９にオーミック接合する電極６を形成し、この電極
６とソース電極３及びドレイン電極４と電極７を用いて
短絡して、電界効果トランジスタとする。
形）９にオーミック接合する電極６を形成し、この電極
６とソース電極３及びドレイン電極４と電極７を用いて
短絡して、電界効果トランジスタとする。
【００４１】この際、ｎ形ＧａＡｓ層である第１の導電
層２１と低濃度ｐ形ＧａＡｓ層である第２の導電層２２
との間の抵抗値より低い抵抗値で、オーミック電極６と
ソース電極３及びドレイン電極４とを短絡する。これに
よって、図１に示す電界効果トランジスタと同一の効果
が得られる。
層２１と低濃度ｐ形ＧａＡｓ層である第２の導電層２２
との間の抵抗値より低い抵抗値で、オーミック電極６と
ソース電極３及びドレイン電極４とを短絡する。これに
よって、図１に示す電界効果トランジスタと同一の効果
が得られる。
【００４２】図２に示す電界効果トランジスタでは、第
１の導電層２１と第２の導電層２２との間にバリア層で
あるＡｌＧａＡｓ層８が形成されており、このバリア層
によって、第１及び第２の導電層間の抵抗値を高く保つ
ことができる。このように、第２の導電層２２との抵抗
を高く保つことができるので、定常的に第２の導電層２
２を流れる電流を小さく抑えることができる。
１の導電層２１と第２の導電層２２との間にバリア層で
あるＡｌＧａＡｓ層８が形成されており、このバリア層
によって、第１及び第２の導電層間の抵抗値を高く保つ
ことができる。このように、第２の導電層２２との抵抗
を高く保つことができるので、定常的に第２の導電層２
２を流れる電流を小さく抑えることができる。
【００４３】なお、図２に示す例では、導電層をＭＯＣ
ＶＤによるエピタキシャル層によって形成したが、図１
に示す電界効果トランジスタと同様にして、イオン注入
で形成するようにしてもよい。
ＶＤによるエピタキシャル層によって形成したが、図１
に示す電界効果トランジスタと同様にして、イオン注入
で形成するようにしてもよい。
【００４４】ところで、図２に示す電界効果トランジス
タにおいて、第２の導電層としてｎ形ＧａＡｓ層を用い
た場合には、図３に示す構成となる（図３において、第
２の導電層は符号３２で示され、そして、ｎ形のＧａＡ
ｓ層である第１の導電層を符号３１で示す）。
タにおいて、第２の導電層としてｎ形ＧａＡｓ層を用い
た場合には、図３に示す構成となる（図３において、第
２の導電層は符号３２で示され、そして、ｎ形のＧａＡ
ｓ層である第１の導電層を符号３１で示す）。
【００４５】図３に示す電界効果トランジスタでは、第
２の導電層３２としてｎ形ＧａＡｓ層を用いているから
（コンタクト領域９もｎ形）、つまり、第１及び第２の
導電層３１及び３２が同一導電形であるから、第２の導
電層３２にオーミック接合する電極と第１の導電層３１
のソース電極３及びドレイン電極４を共通とすることが
できる。つまり、ソース電極３及びドレイン電極４は第
１及び第２の導電層３１及び３２に共通に接合されてい
る。
２の導電層３２としてｎ形ＧａＡｓ層を用いているから
（コンタクト領域９もｎ形）、つまり、第１及び第２の
導電層３１及び３２が同一導電形であるから、第２の導
電層３２にオーミック接合する電極と第１の導電層３１
のソース電極３及びドレイン電極４を共通とすることが
できる。つまり、ソース電極３及びドレイン電極４は第
１及び第２の導電層３１及び３２に共通に接合されてい
る。
【００４６】この結果、図３に示す電界効果トランジス
タでは、作製工程が短くなり、しかも、二つの導電層は
バリア層（ヘテロバリア）８によって絶縁されるので、
第２の導電層３２の電流値を小さく設計することができ
る。また、第２の導電層をｎ形とすることによって、高
周波特性を向上できる。
タでは、作製工程が短くなり、しかも、二つの導電層は
バリア層（ヘテロバリア）８によって絶縁されるので、
第２の導電層３２の電流値を小さく設計することができ
る。また、第２の導電層をｎ形とすることによって、高
周波特性を向上できる。
【００４７】図４を参照して、図１に示す電界効果トラ
ンジスタにおいて（図４においては、第１及び第２の導
電層をそれぞれ符号４１及び４２で示す）、第２の導電
層４２にオーミック電極６を形成する際、メサエッチン
グによって、第２の導電層４２を表面に出して、この第
２の導電層４２にオーミック電極６を形成して、第１の
導電層４１のソース電極３及びドレイン電極４とオーミ
ック電極６とを短絡して、電界効果トランジスタとする
ようにしてもよい。
ンジスタにおいて（図４においては、第１及び第２の導
電層をそれぞれ符号４１及び４２で示す）、第２の導電
層４２にオーミック電極６を形成する際、メサエッチン
グによって、第２の導電層４２を表面に出して、この第
２の導電層４２にオーミック電極６を形成して、第１の
導電層４１のソース電極３及びドレイン電極４とオーミ
ック電極６とを短絡して、電界効果トランジスタとする
ようにしてもよい。
【００４８】図４に示す電界効果トランジスタでは、、
オーミック性コンタクトが取り安く、しかも作成が容易
である。そして、図４に示す電界効果トランジスタにお
いても、図１に示す電界効果トランジスタと同様の効果
を有する。
オーミック性コンタクトが取り安く、しかも作成が容易
である。そして、図４に示す電界効果トランジスタにお
いても、図１に示す電界効果トランジスタと同様の効果
を有する。
【００４９】
【発明の効果】以上説明したように、本発明では、電界
効果トランジスタを構造上対称としているので、回路設
計が容易となるばかりでなく、第２の導電層によってチ
ャネル電流の過渡変動を遮蔽することができるという効
果がある。
効果トランジスタを構造上対称としているので、回路設
計が容易となるばかりでなく、第２の導電層によってチ
ャネル電流の過渡変動を遮蔽することができるという効
果がある。
【図１】本発明による電界効果トランジスタの第１の例
を示す断面図である。
を示す断面図である。
【図２】本発明による電界効果トランジスタの第２の例
を示す断面図である。
を示す断面図である。
【図３】本発明による電界効果トランジスタの第３の例
を示す断面図である。
を示す断面図である。
【図４】本発明による電界効果トランジスタの第４の例
を示す断面図である。
を示す断面図である。
【図５】従来の電界効果トランジスタを示す断面図であ
る。
る。
１ 基板（ＧａＡｓ基板） ２ 半絶縁性ＧａＡｓ層（ノンドープＧａＡｓ層：ｉ形
ＧａＡｓ層） ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ オーミック電極 ７ 電極（配線） ８ バリア層（ヘテロバリア層：ＡｌＧａＡｓ層） ９ コンタクト領域 １１ 第１の導電層（ｎ形ＧａＡｓ層） １２ 第２の導電層（ｐ形ＧａＡｓ層） ２１ 第１の導電層（ｎ形ＧａＡｓ層） ２２ 第２の導電層（ｐ形ＧａＡｓ層） ３１ 第１の導電層（ｎ形ＧａＡｓ層） ３２ 第２の導電層（ｎ形ＧａＡｓ層） ４１ 第１の導電層（ｎ形ＧａＡｓ層） ４２ 第２の導電層（ｐ形ＧａＡｓ層） ５１ 第１の導電層（ｎ形ＧａＡｓ層） ５２ 第２の導電層（ｐ形ＧａＡｓ層）
ＧａＡｓ層） ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ オーミック電極 ７ 電極（配線） ８ バリア層（ヘテロバリア層：ＡｌＧａＡｓ層） ９ コンタクト領域 １１ 第１の導電層（ｎ形ＧａＡｓ層） １２ 第２の導電層（ｐ形ＧａＡｓ層） ２１ 第１の導電層（ｎ形ＧａＡｓ層） ２２ 第２の導電層（ｐ形ＧａＡｓ層） ３１ 第１の導電層（ｎ形ＧａＡｓ層） ３２ 第２の導電層（ｎ形ＧａＡｓ層） ４１ 第１の導電層（ｎ形ＧａＡｓ層） ４２ 第２の導電層（ｐ形ＧａＡｓ層） ５１ 第１の導電層（ｎ形ＧａＡｓ層） ５２ 第２の導電層（ｐ形ＧａＡｓ層）
Claims (4)
- 【請求項１】 化合物半導体を動作層とする電界効果ト
ランジスタにおいて、チャネル層を形成する第１の導電
層と、該第１の導電層の下方に形成され前記第１の導電
層に比べて流れる電流量が少ない第２の導電層と、該第
２の導電層にオーミック接合する電極と、前記第１の導
電層に接合するソース電極及びドレイン電極とを有し、
前記第１及び前記第２の導電層間の抵抗値より低い抵抗
値で前記前記ソース電極及び前記ドレイン電極と前記オ
ーミック電極とがオーミック接続されていることを特徴
とする電界効果トランジスタ。 - 【請求項２】 請求項１に記載された電界効果トランジ
スタにおいて、前記第１の導電層と前記第２の導電層と
の間に前記第１及び前記第２の導電層を形成する半導体
より電子親和力の小さな半導体層が形成されていること
を特徴とする電界効果トランジスタ。 - 【請求項３】 請求項２に記載された電界効果トランジ
スタにおいて、前記第１及び前記第２の導電層は同一導
電形の導電層であり、前記オーミック接合電極として前
記ソース電極及び前記ドレイン電極が用いられるように
したことを特徴とする電界効果トランジスタ。 - 【請求項４】 請求項１に記載された電界効果トランジ
スタにおいて、前記オーミック接合電極として前記ソー
ス電極及び前記ドレイン電極が用いられるようにしたこ
とを特徴とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336395A JP2728126B2 (ja) | 1995-12-25 | 1995-12-25 | 電界効果トランジスタ |
| US08/772,925 US5869856A (en) | 1995-12-25 | 1996-12-24 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336395A JP2728126B2 (ja) | 1995-12-25 | 1995-12-25 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181093A JPH09181093A (ja) | 1997-07-11 |
| JP2728126B2 true JP2728126B2 (ja) | 1998-03-18 |
Family
ID=18298698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336395A Expired - Lifetime JP2728126B2 (ja) | 1995-12-25 | 1995-12-25 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5869856A (ja) |
| JP (1) | JP2728126B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196029A (ja) * | 1998-12-28 | 2000-07-14 | Sony Corp | 半導体装置とその製造方法 |
| US6686616B1 (en) * | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
| US6906350B2 (en) * | 2001-10-24 | 2005-06-14 | Cree, Inc. | Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
| US6956239B2 (en) * | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
| US7238224B2 (en) * | 2004-10-29 | 2007-07-03 | Hewlett-Packard Development Company, L.P. | Fluid-gas separator |
| US20060091606A1 (en) * | 2004-10-28 | 2006-05-04 | Gary Paugh | Magnetic building game |
| US7265399B2 (en) * | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
| US7348612B2 (en) * | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
| US7326962B2 (en) | 2004-12-15 | 2008-02-05 | Cree, Inc. | Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same |
| JP2006196802A (ja) * | 2005-01-17 | 2006-07-27 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US8203185B2 (en) * | 2005-06-21 | 2012-06-19 | Cree, Inc. | Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods |
| US7402844B2 (en) * | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
| US20080054300A1 (en) * | 2006-06-30 | 2008-03-06 | Philip Gene Nikkel | Body contact structure and method for the reduction of drain lag and gate lag in field effect transistors |
| US7646043B2 (en) * | 2006-09-28 | 2010-01-12 | Cree, Inc. | Transistors having buried p-type layers coupled to the gate |
| US7880172B2 (en) * | 2007-01-31 | 2011-02-01 | Cree, Inc. | Transistors having implanted channels and implanted P-type regions beneath the source region |
| US7453107B1 (en) * | 2007-05-04 | 2008-11-18 | Dsm Solutions, Inc. | Method for applying a stress layer to a semiconductor device and device formed therefrom |
| US11309412B1 (en) * | 2017-05-17 | 2022-04-19 | Northrop Grumman Systems Corporation | Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114683A (en) * | 1977-03-17 | 1978-10-06 | Nec Corp | Field effect transistor of insulating gate type |
| JPS60258947A (ja) * | 1984-06-05 | 1985-12-20 | Agency Of Ind Science & Technol | 半導体集積回路装置 |
| JPS62248257A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体装置 |
| JP2646795B2 (ja) * | 1990-04-03 | 1997-08-27 | 日本電気株式会社 | 速度変調型電界効果トランジスタ |
| US5293058A (en) * | 1992-11-12 | 1994-03-08 | The Trustees Of Columbia University | Linear voltage-controlled resistance element |
-
1995
- 1995-12-25 JP JP7336395A patent/JP2728126B2/ja not_active Expired - Lifetime
-
1996
- 1996-12-24 US US08/772,925 patent/US5869856A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09181093A (ja) | 1997-07-11 |
| US5869856A (en) | 1999-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971112 |