JP3138182B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴ）に係り、特にゲート電極の下方にリセス構造
を有するものの改良に関する。
（ＦＥＴ）に係り、特にゲート電極の下方にリセス構造
を有するものの改良に関する。
【０００２】
【従来の技術】従来より、表面状態の影響を回避しＦＥ
Ｔの耐圧特性を改善するためにリセス構造を設ける技術
があることはよく知られている。このようなリセス構造
を有するＦＥＴの例として、図５に示す構造がある。同
図に示すように、半絶縁性基板１上にｎ型ＧａＡｓ層
（以下、活性層と略記する）２が形成され、活性層２上
にソース電極５及びドレイン電極６が互いに所定距離だ
け離れた位置に形成されている。そして、各電極５，６
間の中間付近の部位で活性層２の一部が表面から所定深
さだけエッチングされてなるリセス部１０が設けられて
おり、このリセス部１０及びその周辺部に亘る活性層２
上にゲート電極７が形成されている。図５に示すような
リセス構造を有するＦＥＴでは、リセス部１０のエッジ
部に電界分布が分散されるので耐圧特性が向上するとと
もに、ゲート電極７の端部周辺の界面状態の影響も受け
にくいという利点がある。
Ｔの耐圧特性を改善するためにリセス構造を設ける技術
があることはよく知られている。このようなリセス構造
を有するＦＥＴの例として、図５に示す構造がある。同
図に示すように、半絶縁性基板１上にｎ型ＧａＡｓ層
（以下、活性層と略記する）２が形成され、活性層２上
にソース電極５及びドレイン電極６が互いに所定距離だ
け離れた位置に形成されている。そして、各電極５，６
間の中間付近の部位で活性層２の一部が表面から所定深
さだけエッチングされてなるリセス部１０が設けられて
おり、このリセス部１０及びその周辺部に亘る活性層２
上にゲート電極７が形成されている。図５に示すような
リセス構造を有するＦＥＴでは、リセス部１０のエッジ
部に電界分布が分散されるので耐圧特性が向上するとと
もに、ゲート電極７の端部周辺の界面状態の影響も受け
にくいという利点がある。
【０００３】
【発明が解決しようとする課題】しかしながら、上記図
５に示すようなリセス構造を有するＦＥＴの場合、以下
のような問題があった。
５に示すようなリセス構造を有するＦＥＴの場合、以下
のような問題があった。
【０００４】図４は、ＦＥＴのドレイン電流−ドレイン
電圧特性を示す図である。同図中の特性線（Ｂ）に示す
ように、上記図５に示すリセス構造を有するＦＥＴの場
合、飽和特性におけるドレイン電流、あるいはドレイン
コンダクタンスにｋｉｎｋが発生するという現象が観察
された。そして、このようなｋｉｎｋがＦＥＴの動作す
る電圧内で発生した場合、例えばこのＦＥＴを増幅器と
して用いると、増幅された信号に歪が発生する原因とな
る。
電圧特性を示す図である。同図中の特性線（Ｂ）に示す
ように、上記図５に示すリセス構造を有するＦＥＴの場
合、飽和特性におけるドレイン電流、あるいはドレイン
コンダクタンスにｋｉｎｋが発生するという現象が観察
された。そして、このようなｋｉｎｋがＦＥＴの動作す
る電圧内で発生した場合、例えばこのＦＥＴを増幅器と
して用いると、増幅された信号に歪が発生する原因とな
る。
【０００５】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、上記ｋｉｎｋが、本来リセス底部の
ゲート−半導体層間のショットキー接合部に印加される
ゲート電圧とドレイン電極に印加される動作電圧とで決
まるべきＦＥＴの飽和特性に、リセス周辺部のゲート−
半導体層間のショットキー接合部へのゲート電圧の印加
による活性層の空乏化の影響が及んでしまうために発生
していた点に着目し、このようなｋｉｎｋの発生による
ＦＥＴの動作への悪影響を有効に防止する手段を講ずる
ことにある。
あり、その目的は、上記ｋｉｎｋが、本来リセス底部の
ゲート−半導体層間のショットキー接合部に印加される
ゲート電圧とドレイン電極に印加される動作電圧とで決
まるべきＦＥＴの飽和特性に、リセス周辺部のゲート−
半導体層間のショットキー接合部へのゲート電圧の印加
による活性層の空乏化の影響が及んでしまうために発生
していた点に着目し、このようなｋｉｎｋの発生による
ＦＥＴの動作への悪影響を有効に防止する手段を講ずる
ことにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明が講じた手段は、ＦＥＴの構造を、リセス周
辺のゲート−半導体間のショットキー接合による活性層
の空乏化を生ぜしめる電圧がＦＥＴの動作範囲外になる
ような構造とすることにある。
に、本発明が講じた手段は、ＦＥＴの構造を、リセス周
辺のゲート−半導体間のショットキー接合による活性層
の空乏化を生ぜしめる電圧がＦＥＴの動作範囲外になる
ような構造とすることにある。
【０００７】具体的に、請求項１の講じた手段は、半絶
縁性基板と、上記半絶縁性基板上に一定の厚みで形成さ
れチャネル領域として機能可能な少なくとも１つの活性
層を含む半導体層と、上記半導体層の一部が上記活性層
の少なくとも一部を残す深さまで掘り込まれてなる凹部
と、上記凹部及び凹部両側の周辺部に亘る半導体層の上
に形成され半導体層との間でショットキー接合部を形成
する導電性物質からなるゲート電極と、上記ゲート電極
の両側の半導体層上に設けられたソース電極及びドレイ
ン電極とを備え、上記ドレイン電極に印加される所定の
動作電圧に応じて動作するように構成された電界効果ト
ランジスタを対象とする。そして、上記凹部の底部の下
方における上記半導体層の厚みを、凹部の底部下方の活
性層の一部で上下方向に連続する空乏化領域を形成する
ときに必要な上記ゲート電極の第１の電圧が上記動作電
圧以下になるように規定する。少なくとも上記凹部の周
辺部における上記半導体層の厚みを、上記凹部の周辺部
の活性層の一部で上下方向に連続する空乏化領域を形成
するために必要な上記ゲート電極の第２の電圧が上記動
作電圧以上となるように規定する。
縁性基板と、上記半絶縁性基板上に一定の厚みで形成さ
れチャネル領域として機能可能な少なくとも１つの活性
層を含む半導体層と、上記半導体層の一部が上記活性層
の少なくとも一部を残す深さまで掘り込まれてなる凹部
と、上記凹部及び凹部両側の周辺部に亘る半導体層の上
に形成され半導体層との間でショットキー接合部を形成
する導電性物質からなるゲート電極と、上記ゲート電極
の両側の半導体層上に設けられたソース電極及びドレイ
ン電極とを備え、上記ドレイン電極に印加される所定の
動作電圧に応じて動作するように構成された電界効果ト
ランジスタを対象とする。そして、上記凹部の底部の下
方における上記半導体層の厚みを、凹部の底部下方の活
性層の一部で上下方向に連続する空乏化領域を形成する
ときに必要な上記ゲート電極の第１の電圧が上記動作電
圧以下になるように規定する。少なくとも上記凹部の周
辺部における上記半導体層の厚みを、上記凹部の周辺部
の活性層の一部で上下方向に連続する空乏化領域を形成
するために必要な上記ゲート電極の第２の電圧が上記動
作電圧以上となるように規定する。
【０００８】請求項２が講じた手段は、請求項１におい
て、上記半導体層を、上記半絶縁性基板上に形成され一
導電型不純物が導入された１層の活性層で構成したもの
である。
て、上記半導体層を、上記半絶縁性基板上に形成され一
導電型不純物が導入された１層の活性層で構成したもの
である。
【０００９】請求項３が講じた手段は、請求項１におい
て、上記半導体層を、上記半絶縁性基板の上に形成され
一導電型不純物が導入された活性層と、該活性層の上に
形成され活性層よりも低いキャリア濃度を有する低キャ
リア濃度層とで構成し、上記凹部を上記低キャリア濃度
層の一部を掘り込んで形成し、上記凹部の深さを底面が
上記活性層に達しないように規定する構成としたもので
ある。
て、上記半導体層を、上記半絶縁性基板の上に形成され
一導電型不純物が導入された活性層と、該活性層の上に
形成され活性層よりも低いキャリア濃度を有する低キャ
リア濃度層とで構成し、上記凹部を上記低キャリア濃度
層の一部を掘り込んで形成し、上記凹部の深さを底面が
上記活性層に達しないように規定する構成としたもので
ある。
【００１０】請求項４が講じた手段は、請求項１におい
て、上記半導体層を、上記半絶縁性基板の上に形成され
一導電型不純物が導入された活性層と、該活性層の上に
形成され活性層よりも低いキャリア濃度を有する低キャ
リア濃度層と、さらにその上部に形成され上記活性層内
の不純物と同じ導電型の不純物が高濃度で導入された高
濃度不純物拡散層とで構成し、上記凹部を上記低キャリ
ア濃度層の一部を掘り込んで形成し、上記凹部の両側方
に、上記ソース電極−ドレイン電極間の上記高濃度不純
物拡散層を表面から底部が上記低キャリア濃度層内に達
するまで掘り込んでなる大凹部を形成し、上記大凹部の
底部が上記凹部の周辺部となり、上記凹部の深さを上記
凹部の下に少なくとも活性層の一部が残るように規定す
る。さらに、上記ソース電極及びドレイン電極を上記高
濃度不純物拡散層の上に形成したものである。
て、上記半導体層を、上記半絶縁性基板の上に形成され
一導電型不純物が導入された活性層と、該活性層の上に
形成され活性層よりも低いキャリア濃度を有する低キャ
リア濃度層と、さらにその上部に形成され上記活性層内
の不純物と同じ導電型の不純物が高濃度で導入された高
濃度不純物拡散層とで構成し、上記凹部を上記低キャリ
ア濃度層の一部を掘り込んで形成し、上記凹部の両側方
に、上記ソース電極−ドレイン電極間の上記高濃度不純
物拡散層を表面から底部が上記低キャリア濃度層内に達
するまで掘り込んでなる大凹部を形成し、上記大凹部の
底部が上記凹部の周辺部となり、上記凹部の深さを上記
凹部の下に少なくとも活性層の一部が残るように規定す
る。さらに、上記ソース電極及びドレイン電極を上記高
濃度不純物拡散層の上に形成したものである。
【００１１】
【作用】請求項１の発明では、凹部の底面におけるゲー
ト電極−活性層間のショットキー接合にゲート電極から
電圧が印加されその電圧が第１の電圧に達すると凹部の
底部の下方に位置する活性層の一部で上下に連続する空
乏化領域が形成され、ドレイン電流−ドレイン電圧特性
が飽和状態となる。そして、その後ゲート電圧を上昇さ
せていくことによって、チャネル長変調作用が営まれ、
トランジスタの飽和特性を利用した信号の増幅が行われ
る。この場合、飽和ドレイン電流は、凹部のゲート−活
性層間のショットキー接合に印加されるゲート電圧とソ
ース電極−ドレイン電極間に印加されるドレイン電圧に
よって定まるチャネルコンダクタンスに応じた値とな
る。一方、ゲート電圧がさらに高くなって第２の電圧に
達すると、凹部の周辺部におけるゲート−活性層間のシ
ョットキー接合に印加されるゲート電圧によって凹部の
周辺部の下方に位置する活性層の一部で上下に連続する
空乏化領域が形成され、本来チャネル領域外となる部分
で電流が阻害されるので上述のようなｋｉｎｋが発生す
る。しかし、この第２の電圧はＦＥＴの動作電圧よりも
高くなるように凹部の深さが予め設定されているので、
ＦＥＴを使用する電圧内では凹部の周辺部のショットキ
ー接合の影響によるｋｉｎｋが発生しない。このためＦ
ＥＴの高周波動作における入出力信号間の線形性が従来
より改善され、低歪な信号の増幅が可能となる。
ト電極−活性層間のショットキー接合にゲート電極から
電圧が印加されその電圧が第１の電圧に達すると凹部の
底部の下方に位置する活性層の一部で上下に連続する空
乏化領域が形成され、ドレイン電流−ドレイン電圧特性
が飽和状態となる。そして、その後ゲート電圧を上昇さ
せていくことによって、チャネル長変調作用が営まれ、
トランジスタの飽和特性を利用した信号の増幅が行われ
る。この場合、飽和ドレイン電流は、凹部のゲート−活
性層間のショットキー接合に印加されるゲート電圧とソ
ース電極−ドレイン電極間に印加されるドレイン電圧に
よって定まるチャネルコンダクタンスに応じた値とな
る。一方、ゲート電圧がさらに高くなって第２の電圧に
達すると、凹部の周辺部におけるゲート−活性層間のシ
ョットキー接合に印加されるゲート電圧によって凹部の
周辺部の下方に位置する活性層の一部で上下に連続する
空乏化領域が形成され、本来チャネル領域外となる部分
で電流が阻害されるので上述のようなｋｉｎｋが発生す
る。しかし、この第２の電圧はＦＥＴの動作電圧よりも
高くなるように凹部の深さが予め設定されているので、
ＦＥＴを使用する電圧内では凹部の周辺部のショットキ
ー接合の影響によるｋｉｎｋが発生しない。このためＦ
ＥＴの高周波動作における入出力信号間の線形性が従来
より改善され、低歪な信号の増幅が可能となる。
【００１２】請求項２の発明では、半導体層が１つの活
性層のみで構成されているという簡素な構成で低歪な信
号の増幅が可能となる。
性層のみで構成されているという簡素な構成で低歪な信
号の増幅が可能となる。
【００１３】請求項３の発明では、低キャリア濃度層に
凹部が設けられているので、ショットキー接合のドレイ
ン端での電界の集中が緩和され、耐圧特性の向上を図り
つつ、低歪な信号の増幅が可能となる。
凹部が設けられているので、ショットキー接合のドレイ
ン端での電界の集中が緩和され、耐圧特性の向上を図り
つつ、低歪な信号の増幅が可能となる。
【００１４】請求項４の発明では、請求項３の発明の作
用に加え、ソース電極及びドレイン電極と高濃度不純物
拡散層との間で、抵抗の小さいオーミックコンタクトが
得られるので、寄生抵抗素子部分の性能の向上により、
相互コンダクタンス等のトランジスタの特性が向上する
ことになる。
用に加え、ソース電極及びドレイン電極と高濃度不純物
拡散層との間で、抵抗の小さいオーミックコンタクトが
得られるので、寄生抵抗素子部分の性能の向上により、
相互コンダクタンス等のトランジスタの特性が向上する
ことになる。
【００１５】
【実施例】以下、図面を参照しながら実施例について説
明する。
明する。
【００１６】（第１実施例）図１は、第１実施例に係る
ＦＥＴの断面図である。図１に示すように、半絶縁性基
板１の上には、不純物濃度Ｎ, 厚さｔのｎ型ＧａＡｓ活
性層（以下活性層と略記する）２が形成されており、こ
の活性層２上には、互いに所定の距離を隔てたソース電
極５とドレイン電極６とが形成されている。そして、両
電極５，６間のほぼ中間の活性層２の一部を掘り込んで
なる凹部であるリセス部１０が形成されており、このリ
セス部１０の深さｄは活性層２の厚みｔを越えないよう
に設定されている。そして、ソース電極５とドレイン電
極６との間で、リセス部１０とその両側のエッチングさ
れていない周辺部とに亘る活性層２の上にゲート電極７
が形成されている。すなわち、ゲート電極７とその両側
のソース電極５及びドレイン電極６とを備えたＦＥＴが
形成されている。本実施例では、半絶縁性基板１上の半
導体層が単一の活性層２で構成されている。
ＦＥＴの断面図である。図１に示すように、半絶縁性基
板１の上には、不純物濃度Ｎ, 厚さｔのｎ型ＧａＡｓ活
性層（以下活性層と略記する）２が形成されており、こ
の活性層２上には、互いに所定の距離を隔てたソース電
極５とドレイン電極６とが形成されている。そして、両
電極５，６間のほぼ中間の活性層２の一部を掘り込んで
なる凹部であるリセス部１０が形成されており、このリ
セス部１０の深さｄは活性層２の厚みｔを越えないよう
に設定されている。そして、ソース電極５とドレイン電
極６との間で、リセス部１０とその両側のエッチングさ
れていない周辺部とに亘る活性層２の上にゲート電極７
が形成されている。すなわち、ゲート電極７とその両側
のソース電極５及びドレイン電極６とを備えたＦＥＴが
形成されている。本実施例では、半絶縁性基板１上の半
導体層が単一の活性層２で構成されている。
【００１７】ここで、上記リセス部１０のエッチング深
さｄ及び活性層２の厚みｔは、以下のような条件にて設
定されている。
さｄ及び活性層２の厚みｔは、以下のような条件にて設
定されている。
【００１８】 ｄ＝Ｔ2 −Ｔ1 ＶDD＞Ｖth1 ＝（ｑ・Ｎ・Ｔ1 2 ／εs ）ーＶ0 (1) ＶDD＜Ｖth2 ＝（ｑ・Ｎ・Ｔ2 2 ／εs ）ーＶ0 (2) ただし、上記式(1) ，(2) における各文字は各々下記の
パラメータを表している。
パラメータを表している。
【００１９】Ｔ1 ：第１半導体層厚（リセス部の底部
下方における活性層厚） Ｔ2 ：第２半導体層厚（＝ｔ）（リセス部を除く部分
の活性層厚） ＶDD ：ＦＥＴの動作電圧（ドレイン電圧） Ｖth1 ：第１空乏化電圧 Ｖth2 ：第２空乏化電圧 Ｖ0 ：ビルトイン電圧 ｑ ：電荷素量（約１．６０２×１０-19 Ｃ） εs ：ＧａＡｓの誘電率（約１．１６０×１０-10 Ｃ
2 ／Ｎ・ｍ2 ） ただし、上記第１空乏化電圧Ｖth1 とは、リセス部１０
の底部下方のショットキー接合部に印加されるゲート電
圧によって、リセス部１０の底部下方の活性層２の一部
で上部から下部に亘って完全に空乏化されるときつまり
上下に連続する空乏化領域が形成されるときの当該ゲー
ト電圧である。また、上記第２空乏化電圧Ｖth2 とは、
リセス部１０の周辺部のショットキー接合部に印加され
るゲート電圧によって、リセス部１０の周辺部の活性層
２の一部が上部から下部に亘って完全に空乏化されると
きつまり上下に連続する空乏化領域が形成されるときの
当該ゲート電圧である。
下方における活性層厚） Ｔ2 ：第２半導体層厚（＝ｔ）（リセス部を除く部分
の活性層厚） ＶDD ：ＦＥＴの動作電圧（ドレイン電圧） Ｖth1 ：第１空乏化電圧 Ｖth2 ：第２空乏化電圧 Ｖ0 ：ビルトイン電圧 ｑ ：電荷素量（約１．６０２×１０-19 Ｃ） εs ：ＧａＡｓの誘電率（約１．１６０×１０-10 Ｃ
2 ／Ｎ・ｍ2 ） ただし、上記第１空乏化電圧Ｖth1 とは、リセス部１０
の底部下方のショットキー接合部に印加されるゲート電
圧によって、リセス部１０の底部下方の活性層２の一部
で上部から下部に亘って完全に空乏化されるときつまり
上下に連続する空乏化領域が形成されるときの当該ゲー
ト電圧である。また、上記第２空乏化電圧Ｖth2 とは、
リセス部１０の周辺部のショットキー接合部に印加され
るゲート電圧によって、リセス部１０の周辺部の活性層
２の一部が上部から下部に亘って完全に空乏化されると
きつまり上下に連続する空乏化領域が形成されるときの
当該ゲート電圧である。
【００２０】次に、上記各パラメータの具体的な設計方
法について説明する。
法について説明する。
【００２１】動作電圧ＶDDが５ＶのＦＥＴを作製する場
合、活性層２内の不純物濃度Ｎが３×１０17ｃｍ-3、第
１空乏化電圧Ｖth1 が２Ｖ、第２空乏化電圧Ｖth2 が８
Ｖになるように、活性層２の厚みｔ（つまり第２半導体
層厚Ｔ2 ）とリセス部１０のエッチング深さｄとを設計
すると以下のようになる。ただし、ビルトイン電圧Ｖ0
は０．７Ｖとして設計している。
合、活性層２内の不純物濃度Ｎが３×１０17ｃｍ-3、第
１空乏化電圧Ｖth1 が２Ｖ、第２空乏化電圧Ｖth2 が８
Ｖになるように、活性層２の厚みｔ（つまり第２半導体
層厚Ｔ2 ）とリセス部１０のエッチング深さｄとを設計
すると以下のようになる。ただし、ビルトイン電圧Ｖ0
は０．７Ｖとして設計している。
【００２２】 Ｔ2 ＝［εs （Ｖth2 ＋Ｖ0 ）／（ｑ・Ｎ）］1/2 ＝１４５（ｎｍ） Ｔ1 ＝［εs （Ｖth1 ＋Ｖ0 ）／（ｑ・Ｎ）］1/2 ＝８１（ｎｍ） ｄ＝Ｔ2 −Ｔ1 ＝１４５−８１＝６４（ｎｍ） 以上のような寸法のリセス部１０を形成することは容易
である。そして、このようなリセス部１０の上にゲート
電極７を形成した構造を有するＦＥＴでは、図４の特性
線（Ａ）に示されるようなドレイン電流−ドレイン電圧
特性が得られる。ただし、図４に示すＦＥＴの動作電圧
は７Ｖであり、上述の設計例とは異なる設計によるもの
である。図４の特性線（Ａ）に示すように、リセス周辺
のショットキー接合の影響によって飽和特性上にｋｉｎ
ｋが発生しても、ｋｉｎｋを発生させる第２空乏化電圧
Ｖth2 （同図では、８．７５Ｖ程度）がＦＥＴの動作電
圧（同図では７Ｖ）以上に設定されているので、上記ｋ
ｉｎｋがＦＥＴを使用する電圧の範囲内（同図の０〜７
Ｖ）に発生しない。このためＦＥＴの高周波動作におけ
る入出力信号間の線形性が従来より改善され、低歪な信
号増幅が可能となる。
である。そして、このようなリセス部１０の上にゲート
電極７を形成した構造を有するＦＥＴでは、図４の特性
線（Ａ）に示されるようなドレイン電流−ドレイン電圧
特性が得られる。ただし、図４に示すＦＥＴの動作電圧
は７Ｖであり、上述の設計例とは異なる設計によるもの
である。図４の特性線（Ａ）に示すように、リセス周辺
のショットキー接合の影響によって飽和特性上にｋｉｎ
ｋが発生しても、ｋｉｎｋを発生させる第２空乏化電圧
Ｖth2 （同図では、８．７５Ｖ程度）がＦＥＴの動作電
圧（同図では７Ｖ）以上に設定されているので、上記ｋ
ｉｎｋがＦＥＴを使用する電圧の範囲内（同図の０〜７
Ｖ）に発生しない。このためＦＥＴの高周波動作におけ
る入出力信号間の線形性が従来より改善され、低歪な信
号増幅が可能となる。
【００２３】（第２実施例）次に、第２実施例について
説明する。図２は第２実施例に係るＦＥＴの断面図であ
る。半絶縁性基板１の上に不純物濃度Ｎ，厚さｔのｎ型
ＧａＡｓ活性層（以下、活性層と略記する）２が形成さ
れており、この活性層２の上に低キャリア濃度層である
厚さｔi の高純度ＧａＡｓ層（以下ｉ−ＧａＡｓ層と略
記する）３が形成されている。さらに、ｉ−ＧａＡｓ層
３上に、所定距離を隔ててソース電極５とドレイン電極
６とが形成されている。また、両電極５，６間にｉ−Ｇ
ａＡｓ層３の厚さｔi を越えないエッチング深さｄを有
するリセス部１１が形成されており、このリセス部１１
とその両側のエッチングされていない周辺部に亘る領域
の上にゲート電極７が形成されている。すなわち、ゲー
ト電極７とその両側のソース電極５及びドレイン電極６
とからなるＦＥＴが形成されている。本実施例では、半
絶縁性基板１上の半導体層が活性層２及びｉ−ＧａＡｓ
層３で構成されている。
説明する。図２は第２実施例に係るＦＥＴの断面図であ
る。半絶縁性基板１の上に不純物濃度Ｎ，厚さｔのｎ型
ＧａＡｓ活性層（以下、活性層と略記する）２が形成さ
れており、この活性層２の上に低キャリア濃度層である
厚さｔi の高純度ＧａＡｓ層（以下ｉ−ＧａＡｓ層と略
記する）３が形成されている。さらに、ｉ−ＧａＡｓ層
３上に、所定距離を隔ててソース電極５とドレイン電極
６とが形成されている。また、両電極５，６間にｉ−Ｇ
ａＡｓ層３の厚さｔi を越えないエッチング深さｄを有
するリセス部１１が形成されており、このリセス部１１
とその両側のエッチングされていない周辺部に亘る領域
の上にゲート電極７が形成されている。すなわち、ゲー
ト電極７とその両側のソース電極５及びドレイン電極６
とからなるＦＥＴが形成されている。本実施例では、半
絶縁性基板１上の半導体層が活性層２及びｉ−ＧａＡｓ
層３で構成されている。
【００２４】ここで、上記リセス部１１のエッチング深
さｄ、活性層２の厚みＴ1 ，及びｉ−ＧａＡｓ層３の厚
みは、以下のような条件にて設定されている。
さｄ、活性層２の厚みＴ1 ，及びｉ−ＧａＡｓ層３の厚
みは、以下のような条件にて設定されている。
【００２５】ｄ＝Ｔ2 −Ｔ1 ＜ｔi ＶDD＞Ｖth1 ＝（ｑ・Ｎ・ｔ・Ｔ1 ／εs ）ーＶ0 ＶDD＜Ｖth2 ＝（ｑ・Ｎ・ｔ・Ｔ2 ／εs ）ーＶ0 ただし、上記各式の文字は、以下のパラメータを表すも
のである。
のである。
【００２６】Ｔ1 ： 第１半導体層厚（リセス部下方
のｉ−ＧａＡｓ層の厚みと活性層の厚みｔとの和） Ｔ2 ：第２半導体層厚（リセス部を除く部分のｉ−Ｇ
ａＡｓ層の厚みと活性層の厚みｔとの和） ＶDD ：ＦＥＴの動作電圧 Ｖth1 ：第１空乏化電圧 Ｖth2 ：第２空乏化電圧 Ｖ0 ：ビルトイン電圧 ｑ ：電荷素量（約１．６０２×１０-19 Ｃ） εs ：ＧａＡｓの誘電率（約１．１６０×１０-10 Ｃ
2 ／Ｎ・ｍ2 ） ただし、上記第１空乏化電圧Ｖth1 とは、リセス部１０
の底部下方のショットキー接合部に印加されるゲート電
圧によって、リセス部１０の底部下方の活性層２の一部
で上下に連続する空乏化領域が形成されるときの当該ゲ
ート電圧である。また、上記第２空乏化電圧とは、リセ
ス部１０の周辺部のショットキー接合部に印加されるゲ
ート電圧によって、リセス部１０の周辺部の活性層２の
一部で上下に連続する空乏化領域が形成されるときの当
該ゲート電圧である。
のｉ−ＧａＡｓ層の厚みと活性層の厚みｔとの和） Ｔ2 ：第２半導体層厚（リセス部を除く部分のｉ−Ｇ
ａＡｓ層の厚みと活性層の厚みｔとの和） ＶDD ：ＦＥＴの動作電圧 Ｖth1 ：第１空乏化電圧 Ｖth2 ：第２空乏化電圧 Ｖ0 ：ビルトイン電圧 ｑ ：電荷素量（約１．６０２×１０-19 Ｃ） εs ：ＧａＡｓの誘電率（約１．１６０×１０-10 Ｃ
2 ／Ｎ・ｍ2 ） ただし、上記第１空乏化電圧Ｖth1 とは、リセス部１０
の底部下方のショットキー接合部に印加されるゲート電
圧によって、リセス部１０の底部下方の活性層２の一部
で上下に連続する空乏化領域が形成されるときの当該ゲ
ート電圧である。また、上記第２空乏化電圧とは、リセ
ス部１０の周辺部のショットキー接合部に印加されるゲ
ート電圧によって、リセス部１０の周辺部の活性層２の
一部で上下に連続する空乏化領域が形成されるときの当
該ゲート電圧である。
【００２７】次に、上記各パラメータの具体的な設計方
法について説明する。
法について説明する。
【００２８】動作電圧ＶDDが５ＶのＦＥＴを作製する場
合、活性層２内の不純物濃度Ｎが３×１０17ｃｍ-3、活
性層２の厚みｔを１００ｎｍと設定し，第１空乏化電圧
Ｖth1 が２Ｖ、第２空乏化電圧Ｖth2 が８Ｖになるよう
に、ｉ−ＧａＡｓ層３の厚みｔi 、及びリセス部１１の
エッチング深さｄを設計すると以下のようになる。
合、活性層２内の不純物濃度Ｎが３×１０17ｃｍ-3、活
性層２の厚みｔを１００ｎｍと設定し，第１空乏化電圧
Ｖth1 が２Ｖ、第２空乏化電圧Ｖth2 が８Ｖになるよう
に、ｉ−ＧａＡｓ層３の厚みｔi 、及びリセス部１１の
エッチング深さｄを設計すると以下のようになる。
【００２９】 ｔi ＞ｄ＝Ｔ2 ーＴ1 ＝εs （Ｖth2 ーＶth1 ）／（ｑ・Ｎ・ｔ） ＝１４５（ｎｍ） すなわち、動作電圧ＶDDが５Ｖの場合、ｉ−ＧａＡｓ層
３の厚みｔi を２００ｎｍ、リセス部１１のエッチング
深さｄを１４５ｎｍとすることで所望のＦＥＴが得られ
る。
３の厚みｔi を２００ｎｍ、リセス部１１のエッチング
深さｄを１４５ｎｍとすることで所望のＦＥＴが得られ
る。
【００３０】本実施例では、ゲート電極７の下端部が活
性層２に直接接触していないので、上記第２実施例の効
果に加え、ゲート電極７の下端部の電界を緩和すること
ができる利点がある。
性層２に直接接触していないので、上記第２実施例の効
果に加え、ゲート電極７の下端部の電界を緩和すること
ができる利点がある。
【００３１】（第３実施例）次に、第３実施例について
説明する。図３は第３実施例に係るＦＥＴの断面図であ
る。半絶縁性基板１の上に不純物濃度Ｎ，厚さｔのｎ型
ＧａＡｓ活性層（以下、活性層と略記する）２が形成さ
れており、この活性層２の上に低キャリア濃度層である
厚さｔi の高純度ＧａＡｓ層（以下ｉ−ＧａＡｓ層と略
記する）３が形成されており、さらにｉ−ＧａＡｓ層３
上に高濃度不純物拡散層である厚さｔn+のｎ型ＧａＡｓ
層（以下コンタクト層と略す）４が形成されている。そ
して、コンタクト層４上にソース電極５とドレイン電極
６とが形成されている。一方、両電極５，６間のコンタ
クト層４を完全に除去しｉ−ＧａＡｓ層３に至る深さｄ
1 （ｄ1 ＞ｔn+）を有する第１リセス部１２が形成され
ており、第１リセス部１２の底部内に、さらに、底部が
ｉ−ＧａＡｓ層３を越えて活性層２に達しない程度の深
さｄ2 を有する第２リセス部１３が形成されている。そ
して、この第２リセス部１３及びその両側のエッチング
されていない周辺部に亘る領域の上にゲート電極７が形
成されている。すなわち、ゲート電極７とその両側のソ
ース電極５及びドレイン電極６とからなるＦＥＴが形成
されている。本実施例では、半絶縁性基板１上の半導体
層が活性層２，ｉ−ＧａＡｓ層３及びコンタクト層４で
構成されている。
説明する。図３は第３実施例に係るＦＥＴの断面図であ
る。半絶縁性基板１の上に不純物濃度Ｎ，厚さｔのｎ型
ＧａＡｓ活性層（以下、活性層と略記する）２が形成さ
れており、この活性層２の上に低キャリア濃度層である
厚さｔi の高純度ＧａＡｓ層（以下ｉ−ＧａＡｓ層と略
記する）３が形成されており、さらにｉ−ＧａＡｓ層３
上に高濃度不純物拡散層である厚さｔn+のｎ型ＧａＡｓ
層（以下コンタクト層と略す）４が形成されている。そ
して、コンタクト層４上にソース電極５とドレイン電極
６とが形成されている。一方、両電極５，６間のコンタ
クト層４を完全に除去しｉ−ＧａＡｓ層３に至る深さｄ
1 （ｄ1 ＞ｔn+）を有する第１リセス部１２が形成され
ており、第１リセス部１２の底部内に、さらに、底部が
ｉ−ＧａＡｓ層３を越えて活性層２に達しない程度の深
さｄ2 を有する第２リセス部１３が形成されている。そ
して、この第２リセス部１３及びその両側のエッチング
されていない周辺部に亘る領域の上にゲート電極７が形
成されている。すなわち、ゲート電極７とその両側のソ
ース電極５及びドレイン電極６とからなるＦＥＴが形成
されている。本実施例では、半絶縁性基板１上の半導体
層が活性層２，ｉ−ＧａＡｓ層３及びコンタクト層４で
構成されている。
【００３２】この場合の第１リセス部１２のエッチング
深さｄ1 、第２リセス部１３のエッチング深さｄ2 、コ
ンタクト層４の厚みｔn+、ｉ−ＧａＡｓ層ｔi ，及び活
性層の厚みｔは、以下のような条件にて設定されてい
る。
深さｄ1 、第２リセス部１３のエッチング深さｄ2 、コ
ンタクト層４の厚みｔn+、ｉ−ＧａＡｓ層ｔi ，及び活
性層の厚みｔは、以下のような条件にて設定されてい
る。
【００３３】ｄ2 ＝Ｔ2 −Ｔ1 ＜ｔi ｄ1 ≧ｔn+ ｄ1 ＋ｄ2 ＜ｔn+＋ｔi ＶDD＞Ｖth1 ＝（ｑ・Ｎ・ｔ・Ｔ1 ／εs ）ーＶ0 ＶDD＜Ｖth2 ＝（ｑ・Ｎ・ｔ・Ｔ2 ／εs ）ーＶ0 ここで Ｔ1 ：第１半導体層厚（第２リセス部下方のｉ−Ｇａ
Ａｓ層の厚みと活性層厚ｔとの和） Ｔ2 ：第２半導体層厚（第１リセス部下方のｉ−Ｇａ
Ａｓ層の厚みと活性層厚みｔとの和） ＶDD ：ＦＥＴの動作電圧 Ｖth1 ：第１空乏化電圧 Ｖth2 ：第２空乏化電圧 Ｖ0 ：ビルトイン電圧 ｑ ：電荷素量（約１．６０２×１０-19 Ｃ） εs ：ＧａＡｓの誘電率（約１．１６０×１０-10 Ｃ
2 ／Ｎ・ｍ2 ） ただし、上記第１空乏化電圧Ｖth1 とは、第２リセス部
１３の底部下方のショットキー接合部に印加されるゲー
ト電圧によって、第２リセス部１３の底部下方の活性層
２の一部で上下に連続する空乏化領域が形成されるとき
の当該ゲート電圧である。また、上記第２空乏化電圧と
は、第２リセス部１３の周辺部のショットキー接合部に
印加されるゲート電圧によって、第２リセス部１３の周
辺部の活性層２の一部で上下に連続する空乏化領域が形
成されるときの当該ゲート電圧である。
Ａｓ層の厚みと活性層厚ｔとの和） Ｔ2 ：第２半導体層厚（第１リセス部下方のｉ−Ｇａ
Ａｓ層の厚みと活性層厚みｔとの和） ＶDD ：ＦＥＴの動作電圧 Ｖth1 ：第１空乏化電圧 Ｖth2 ：第２空乏化電圧 Ｖ0 ：ビルトイン電圧 ｑ ：電荷素量（約１．６０２×１０-19 Ｃ） εs ：ＧａＡｓの誘電率（約１．１６０×１０-10 Ｃ
2 ／Ｎ・ｍ2 ） ただし、上記第１空乏化電圧Ｖth1 とは、第２リセス部
１３の底部下方のショットキー接合部に印加されるゲー
ト電圧によって、第２リセス部１３の底部下方の活性層
２の一部で上下に連続する空乏化領域が形成されるとき
の当該ゲート電圧である。また、上記第２空乏化電圧と
は、第２リセス部１３の周辺部のショットキー接合部に
印加されるゲート電圧によって、第２リセス部１３の周
辺部の活性層２の一部で上下に連続する空乏化領域が形
成されるときの当該ゲート電圧である。
【００３４】次に、上記各パラメータの具体的な設計方
法について説明する。
法について説明する。
【００３５】動作電圧ＶDDが５ＶのＦＥＴを作製する場
合、活性層２内の不純物濃度Ｎを３×１０17ｃｍ-3、活
性層２の厚みｔを１００ｎｍ、コンタクト層４の厚みｔ
n+を５０ｎｍと設定して、第１空乏化電圧Ｖth1 が２
Ｖ、第２空乏化電圧Ｖth2 が８Ｖになるように、ｉ−Ｇ
ａＡｓ層３の厚みｔi 、及び２つのリセス部１２，１３
のエッチング深さｄ1 、ｄ2 を設計すると以下のように
なる。
合、活性層２内の不純物濃度Ｎを３×１０17ｃｍ-3、活
性層２の厚みｔを１００ｎｍ、コンタクト層４の厚みｔ
n+を５０ｎｍと設定して、第１空乏化電圧Ｖth1 が２
Ｖ、第２空乏化電圧Ｖth2 が８Ｖになるように、ｉ−Ｇ
ａＡｓ層３の厚みｔi 、及び２つのリセス部１２，１３
のエッチング深さｄ1 、ｄ2 を設計すると以下のように
なる。
【００３６】 ｔi ＞ｄ2 ＝Ｔ2 ーＴ1 ＝εs （Ｖth2 ーＶth1 ）／（ｑ・Ｎ・ｔ） ＝１４５（ｎｍ） ｄ1 ＋１４５（ｎｍ）＜５０（ｎｍ）＋ｔi ｄ1 ＞５０（ｎｍ） すなわち、ＶDDが５Ｖの場合ｔi を２００ｎｍ、第２リ
セス部１３のエッチング深さｄ2 を１４５ｎｍ、第１リ
セス部１２のエッチング深さｄ1 を６０ｎｍとすること
で所望のＦＥＴが得られる。
セス部１３のエッチング深さｄ2 を１４５ｎｍ、第１リ
セス部１２のエッチング深さｄ1 を６０ｎｍとすること
で所望のＦＥＴが得られる。
【００３７】本実施例では、ソース電極５及びドレイン
電極６と、ｉ−ＧａＡｓ層３との間に高濃度不純物拡散
層であるコンタクト層４が介設されているので、上記第
２実施例の効果に加え、ソース電極及びドレイン電極と
高濃度不純物拡散層との間で抵抗の小さいオーミックコ
ンタクトが得られる。つまり、寄生抵抗素子部分の性能
の向上により、相互コンダクタンス等のトランジスタの
特性が向上する利点がある。
電極６と、ｉ−ＧａＡｓ層３との間に高濃度不純物拡散
層であるコンタクト層４が介設されているので、上記第
２実施例の効果に加え、ソース電極及びドレイン電極と
高濃度不純物拡散層との間で抵抗の小さいオーミックコ
ンタクトが得られる。つまり、寄生抵抗素子部分の性能
の向上により、相互コンダクタンス等のトランジスタの
特性が向上する利点がある。
【００３８】なお、本実施例では、凹部を低濃度層に設
けたが、凹部は少なくとも活性層の一部が残るように設
定すれば同様の効果が得られる。
けたが、凹部は少なくとも活性層の一部が残るように設
定すれば同様の効果が得られる。
【００３９】また、上記各実施例では、半導体層として
ＧａＡｓの場合について述べたが、半導体層としては、
ＧａＡｓ以外の化合物半導体でもよく、本実施例に限る
ものではない。またここでは、短チャネル効果を考慮せ
ずに単純な一次元解析での設計例を示したが、微細なゲ
ートを形成する場合は、二次元数値解析によるデバイス
シミュレーションにより本設計を同様の手順で行うこと
ができる。
ＧａＡｓの場合について述べたが、半導体層としては、
ＧａＡｓ以外の化合物半導体でもよく、本実施例に限る
ものではない。またここでは、短チャネル効果を考慮せ
ずに単純な一次元解析での設計例を示したが、微細なゲ
ートを形成する場合は、二次元数値解析によるデバイス
シミュレーションにより本設計を同様の手順で行うこと
ができる。
【００４０】
【発明の効果】請求項１の発明によれば、半絶縁性基板
上の半導体層の一部に凹部を形成し、凹部及びその周辺
部の上にゲート電極を形成してなるリセス構造を有する
ＦＥＴにおいて、凹部の底部下方における半導体層の厚
みをその領域の一部で上下に連続する空乏化領域を形成
するための第１の電圧が動作電圧以下になるように規定
し、かつ半導体層の厚みを凹部の周辺部の活性層の一部
で上下に連続する空乏化領域を形成するための第２の電
圧が動作電圧以上となるように規定したので、ＦＥＴを
使用する電圧内におけるｋｉｎｋの発生を有効に防止す
ることができ、よって、飽和特性を利用した増幅を行い
ながら、ＦＥＴの高周波動作における入出力信号間の線
形性の改善による低歪な信号の増幅を図ることができ
る。
上の半導体層の一部に凹部を形成し、凹部及びその周辺
部の上にゲート電極を形成してなるリセス構造を有する
ＦＥＴにおいて、凹部の底部下方における半導体層の厚
みをその領域の一部で上下に連続する空乏化領域を形成
するための第１の電圧が動作電圧以下になるように規定
し、かつ半導体層の厚みを凹部の周辺部の活性層の一部
で上下に連続する空乏化領域を形成するための第２の電
圧が動作電圧以上となるように規定したので、ＦＥＴを
使用する電圧内におけるｋｉｎｋの発生を有効に防止す
ることができ、よって、飽和特性を利用した増幅を行い
ながら、ＦＥＴの高周波動作における入出力信号間の線
形性の改善による低歪な信号の増幅を図ることができ
る。
【００４１】請求項２の発明によれば、半導体層を単一
の活性層のみで構成したので、簡素な構成で低歪な信号
の増幅を図ることができる。
の活性層のみで構成したので、簡素な構成で低歪な信号
の増幅を図ることができる。
【００４２】請求項３の発明によれば、半導体層を活性
層とその上の低キャリア濃度層とで構成し、低キャリア
濃度層の一部を掘り込んでなる凹部の底部を活性層に達
しないようにしたので、電界の集中の緩和による耐圧特
性の向上を図りつつ、低歪な信号の増幅を図ることがで
きる。
層とその上の低キャリア濃度層とで構成し、低キャリア
濃度層の一部を掘り込んでなる凹部の底部を活性層に達
しないようにしたので、電界の集中の緩和による耐圧特
性の向上を図りつつ、低歪な信号の増幅を図ることがで
きる。
【００４３】請求項４の発明によれば、請求項３の発明
の構成に加え、ソース電極及びドレイン電極と高濃度不
純物拡散層との間で抵抗の小さいオーミックコンタクト
を形成するようにしたので、寄生抵抗素子部分の性能の
向上により、相互コンダクタンス等のトランジスタの特
性の向上を図ることができる。
の構成に加え、ソース電極及びドレイン電極と高濃度不
純物拡散層との間で抵抗の小さいオーミックコンタクト
を形成するようにしたので、寄生抵抗素子部分の性能の
向上により、相互コンダクタンス等のトランジスタの特
性の向上を図ることができる。
【図１】第１実施例に係るＦＥＴの構造を示す断面図で
ある。
ある。
【図２】第２実施例に係るＦＥＴの構造を示す断面図で
ある。
ある。
【図３】第３実施例に係るＦＥＴの構造を示す断面図で
ある。
ある。
【図４】本発明のＦＥＴと従来のＦＥＴとのドレイン電
流ードレイン電圧特性を示す特性図である。
流ードレイン電圧特性を示す特性図である。
【図５】従来のＦＥＴの構造を示す断面図である。
１ 半絶縁性基板 ２ ｎ型ＧａＡｓ活性層（活性層） ３ 高純度ＧａＡｓ層（ｉ−ＧａＡｓ層）（低キャリ
ア濃度層） ４ ｎ+ ＧａＡｓ層（コンタクト層） ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 １０ リセス部（凹部） １１ リセス部（凹部） １２ 第１凹部（大凹部） １３ 第２凹部（凹部）
ア濃度層） ４ ｎ+ ＧａＡｓ層（コンタクト層） ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 １０ リセス部（凹部） １１ リセス部（凹部） １２ 第１凹部（大凹部） １３ 第２凹部（凹部）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−264736（ＪＰ，Ａ) 特開 昭63−52482（ＪＰ，Ａ) 特開 平７−130768（ＪＰ，Ａ) 特開 平２−231731（ＪＰ，Ａ) 特開 平４−216635（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/41 H01L 29/812
Claims (4)
- 【請求項１】 半絶縁性基板と、 上記半絶縁性基板上に一定の厚みで形成されチャネル領
域として機能可能な少なくとも１つの活性層を含む半導
体層と、 上記半導体層の一部が上記活性層の少なくとも一部を残
す深さまで掘り込まれてなる凹部と、 上記凹部及び凹部両側の周辺部に亘る半導体層の上に形
成され半導体層との間でショットキー接合部を形成する
導電性物質からなるゲート電極と、 上記ゲート電極の両側の半導体層上に設けられたソース
電極及びドレイン電極とを備え、 上記ドレイン電極に印加される所定の動作電圧に応じて
動作するように構成された電界効果トランジスタであっ
て、 上記凹部の底部の下方における上記半導体層の厚みは、
凹部の底部下方の活性層の一部で上下方向に連続する空
乏化領域を形成するときに必要な上記ゲート電極の第１
の電圧が上記動作電圧以下になるように規定され、 少なくとも上記凹部の周辺部における上記半導体層の厚
みは、上記凹部の周辺部の活性層の一部で上下方向に連
続する空乏化領域を形成するために必要な上記ゲート電
極の第２の電圧が上記動作電圧以上となるように規定さ
れていることを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、 上記半導体層は、上記半絶縁性基板上に形成され一導電
型不純物が導入された１層の活性層からなることを特徴
とする電界効果トランジスタ。 - 【請求項３】 請求項１記載の電界効果トランジスタに
おいて、 上記半導体層は、 上記半絶縁性基板の上に形成され一導電型不純物が導入
された活性層と、 該活性層の上に形成され活性層よりも低いキャリア濃度
を有する低キャリア濃度層とからなり、 上記凹部は、上記低キャリア濃度層の一部が掘り込まれ
てなり、 上記凹部の深さは、底面が上記活性層に達しないように
規定されていることを特徴とする電界効果トランジス
タ。 - 【請求項４】 請求項１記載の電界効果トランジスタに
おいて、 上記半導体層は、 上記半絶縁性基板の上に形成され一導電型不純物が導入
された活性層と、 該活性層の上に形成され活性層よりも低いキャリア濃度
を有する低キャリア濃度層と、 さらにその上部に形成され上記活性層内の不純物と同じ
導電型の不純物が高濃度で導入された高濃度不純物拡散
層とからなり、 上記凹部は、上記低キャリア濃度層の一部が掘り込まれ
てなり、 上記凹部の両側方には、上記ソース電極−ドレイン電極
間の上記高濃度不純物拡散層を表面から底部が上記低キ
ャリア濃度層内に達するまで掘り込んでなる大凹部が形
成されており、 上記大凹部の底部が上記凹部の周辺部となっていて、上
記凹部の深さは、上記凹部の下に少なくとも活性層の一
部が残るように規定されているとともに、 上記ソース電極及びドレイン電極は、上記高濃度不純物
拡散層の上に形成されていることを特徴とする電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07153175A JP3138182B2 (ja) | 1995-06-20 | 1995-06-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07153175A JP3138182B2 (ja) | 1995-06-20 | 1995-06-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098061A JPH098061A (ja) | 1997-01-10 |
| JP3138182B2 true JP3138182B2 (ja) | 2001-02-26 |
Family
ID=15556698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07153175A Expired - Fee Related JP3138182B2 (ja) | 1995-06-20 | 1995-06-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138182B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10178024A (ja) * | 1996-12-18 | 1998-06-30 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ及びその製造方法 |
| US6708022B1 (en) | 1997-12-22 | 2004-03-16 | Renesas Technology Corporation | Power amplification system and mobile radio communication terminal |
| US6861905B2 (en) | 2000-05-08 | 2005-03-01 | Renesas Technology Corp. | Power amplifier system and mobile communication terminal device |
| US6678507B1 (en) | 2000-08-31 | 2004-01-13 | Hitachi, Ltd. | Power amplifier system and mobile communication terminal device |
| US20050139838A1 (en) | 2003-12-26 | 2005-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1995
- 1995-06-20 JP JP07153175A patent/JP3138182B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH098061A (ja) | 1997-01-10 |
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|---|---|---|---|
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