JP4194778B2 - 半導体デバイス、及びエンハンスメントモード半導体デバイスを製造する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般にエンハンスメントモード半導体デバイスに関し、より具体的には、デバイスの表面で空乏効果を最小限にするための作用をするひずみ（strained）N−ドープＩｎＡｌＡｓ電荷シールド層および偶発（unintentionally）ドープＩｎＡｌＡｓバリヤー層を用いるエンハンスメントモード電界効果トランジスタ（ＦＥＴ）デバイスに関する。
【０００２】
【発明が解決しようとする課題】
エンハンスメントモード電界効果トランジスタ（ＦＥＴ）デバイスなどの高性能で信頼性のあるエンハンスメントモード半導体デバイスは、アナログからデジタルへの変換機、デジタルＦＥＴ、電力ＦＥＴおよび極低温（cryogenic）低ノイズデバイスを含む、多くの回路用途に用いられている。エンハンスメントモードＦＥＴデバイスは、ノーマリオフ（normally-off）デバイスである。ノーマリオフデバイスは、電圧がゲートターミナルに加えられないときに、ＦＥＴデバイスのソースターミナルとドレインターミナルとの間に電流を流れさせないデバイスである。エンハンスメントモードデバイスは、これに関しては空乏モードＦＥＴデバイスとは異なり、ソースターミナルとドレインターミナルとの間にチャネルを通って電流を流れさせるためにゲートターミナルに適用される電位を必要とする。エンハンスメントモードＦＥＴデバイスは、回路用途に有利であるが、それはゲートターミナルのための別の電源が必要とされないからである。空乏モードデバイスは、動作のためにゲートターミナルに適用される追加の負電位を必要とする。さらに、エンハンスメントモードＦＥＴデバイスは、空乏モードデバイスよりも高いゲインを与える。
【０００３】
エンハンスメントモードＦＥＴデバイスを製造する従来の方法には、デバイスにおいて比較的深い凹部をエッチングすることが含まれ、それにおいては、ゲート電極がデバイス内に堆積および／または拡散される。この深エッチングは、ゲート電極をＦＥＴチャネルの非常に近くに配置し、これは、典型的にはゲート電極からチャネルへの電子のトンネリングをもたらす。このトンネリングは、デバイスの制御を減少し、低破壊電圧を起こし、それはエンハンスメントモードＦＥＴデバイスの性能制限をもたらす。また、ゲート堆積プロセスは、本来未制御であるが、それはチャネルに対するゲート電極の配置がエッチングの均一性を変える湿式化学エッチング剤にかかっているからである。かくて、このプロセスから得られるショットキーバリヤー高さは劣り、デバイスは、深い凹部による有害な表面空乏効果を受ける。
【０００４】
新しいＦＥＴデバイス構造は、表面空乏効果で悩まない高性能かつ信頼性のあるエンハンスメントモードデバイスを製造するために開発される必要がある。したがって、本発明の目的は、そのようなデバイス構造を提供することである。
【０００５】
【課題を解決するための手段】
本発明の教示によれば、真性のＩｎＡｌＡｓバリヤー層上に堆積されたひずみ（strained）N−ドープＩｎＡｌＡｓ電荷シールド層を用いるエンハンスメントモードＦＥＴデバイスが開示される。ＦＥＴデバイスのゲート金属電極は、凹部を通してシールド層からバリヤー層へ制御可能に拡散される。結果として得られるエンハンスメントモードデバイスは、高バリヤー高さを有する優れたショットキーバリヤーを与え、それは、凹部端とゲート電極との間の隣接領域におけるシールド層からの電荷シールドにより、望ましくない表面空乏効果を阻止する。表面空乏効果を最小限にすることは、その表面を加工条件および長期動作効果に対して低感度にすることにより、デバイスをより強健にする。
【０００６】
本発明のさらなる目的、利点および特徴は、下記記載および添付特許請求の範囲をそれに続く図面と組み合わせると、明らかとなろう。
【０００７】
【発明の実施の形態】
電荷シールド層およびバリヤー層を有するエンハンスメントモードＦＥＴデバイスを指向する好ましい実施態様の下記検討は、単なる好例にすぎず、本発明又はその用途若しくは使用を制限することは全く意図されていない。
【０００８】
図1は、本発明の実施態様によるエンハンスメントモードＦＥＴデバイス１０の断面図である。図２は、デバイス１０の伝導エネルギー帯ダイヤグラムである。エンハンスメントモードデバイス１０には、基板１２が含まれ、その上には本明細書で検討される種々の半導体層が堆積されている。種々の半導体層の堆積プロセスは、当業者に理解されるように、分子ビームエピタキシなどの適宜の半導体堆積プロセスにより与えることができる。
【０００９】
半導体層には、基板１２の上に堆積される緩衝層１６、緩衝層１６の上に堆積されるチャネル層１８、チャネル層１８の上に堆積される偶発ドープドナーもしくはバリヤー層２０、バリヤー層２０の上に堆積される低濃度ドープ電荷シールド層２２、およびシールド層２２の上に堆積される高濃度ドープキャップ層２４が含まれる。高濃度ドープ層２６は、チャネル層１８に隣接するバリヤー層２０内に与えられ、デバイス１０を変調ドープＦＥＴもしくは高電子移動度トランジスタ（ＨＥＭＴ）にするために電子源を与える。１つの実施態様において、緩衝層１６は、真性のＩｎＡｌＡｓ層であり、チャネル層１８は、真性のＩｎＧａＡｓ層であり、バリヤー層２０は、真性のＩｎＡｌＡｓ層であり、電荷シールド層２２は、シリコンで低濃度ドープされ、５０〜２００オングストロームの厚さを有するＩｎＡｌＡｓ層であり、キャップ層２４は、シリコンで高濃度ドープされたＩｎＧａＡｓ層であり、ドープ層２６は、シリコンドープ層である。しかし、当業者に理解されるように、他の半導体材料も、本発明の範囲内で使用できる。
【００１０】
デバイス１０には、キャップ層２４の上に堆積される金属ソースターミナル３０および金属ドレインターミナル３２が含まれる。キャップ層２４は高ドープされ、ソースターミナル３０およびドレインターミナル３２にオーム接触を与える。凹部３６は、キャップ層２４を通って電荷シールド層２２内にエッチングされる。ゲート電極３８は、凹部３６内に堆積され、そこでゲート電極３８の拡散部分４０は、図示されるように、電荷シールド層２２およびバリヤー層２０内に拡散する。１つの実施態様において、ゲート電極３８には、ボトム白金層、ミドルチタンおよび白金層、ならびにトップ金層が含まれ、そこではボトム白金層は、ゲート電極３８の部分４０の拡散を制御する。ゲート電極３８のチャネル層１８への近接は、デバイス１０がエンハンスメントモードデバイスであるかどうかを決定づける。部分４０は、ゲート電極３８をチャネル層１８により近づける。
【００１１】
チャネル層１８の電子は、ウェル５０内に図２に示されるエネルギーレベルで存在する。電子は、ウェル５０からデバイス１０の表面にトンネリングすることにより失われ、それはデバイス性能を制限する。部分４０のボトムは、伝導帯エネルギーダイヤグラム中領域５２に示される。図２の領域５４に示されるシールド層２２は、凹部３６におけるデバイス１０の表面とチャネル層１８との間にバリヤー層を与え、それは、チャネル層１８における電子が表面へとトンネリングするのを防ぐ。かくて、シールド層２２は、デバイス１０の表面のバイアスがチャネル層１８中の電子に影響を与えるのを防ぐ。換言すれば、デバイス１０の表面とチャネル層１８との間に低濃度ドープシールド層２２を与えることにより、表面の電荷は、シールド層２２における電荷によりイメージされ、チャネル層１８における電子は、デバイス１０の表面にあるホールにより影響されない。したがって、シールド層２２は、チャネル層１８をデバイス１０の表面の電荷により生じる空乏効果から保護する。
【００１２】
ゲート電極３８の部分４０は、シールド層２２を通ってバリヤー層２０に制御可能に拡散される。これは、高バリヤー高さを有する優れたショットキーバリヤーを与え、それは、凹部端とゲート金属との間の隣接領域におけるシールド層２２からの電荷シールドを通して、望ましくない表面空乏効果を阻止する。表面空乏効果を最小限にすることは、その表面を加工条件および長期動作効果に対して低感度にすることにより、デバイス１０をより強健にする。
【００１３】
前記検討は、単に本発明の典型的な実施態様を開示し、かつ説明したにすぎない。そのような検討ならびにそれに続く図面および特許請求の範囲から、種々の変化、改変および変形が、下記特許請求の範囲に定義されるような本発明の精神および範囲から逸脱しなければなされ得るということは、当業者は容易に理解するだろう。
【図面の簡単な説明】
【図１】本発明の実施態様による、表面電荷シールド層およびバリヤー層を有するエンハンスメントモードＦＥＴデバイスの断面図である。
【図２】図１に示されるエンハンスメントモードＦＥＴデバイスの伝導帯エネルギーダイヤグラムである。
【発明の属する技術分野】
本発明は、一般にエンハンスメントモード半導体デバイスに関し、より具体的には、デバイスの表面で空乏効果を最小限にするための作用をするひずみ（strained）N−ドープＩｎＡｌＡｓ電荷シールド層および偶発（unintentionally）ドープＩｎＡｌＡｓバリヤー層を用いるエンハンスメントモード電界効果トランジスタ（ＦＥＴ）デバイスに関する。
【０００２】
【発明が解決しようとする課題】
エンハンスメントモード電界効果トランジスタ（ＦＥＴ）デバイスなどの高性能で信頼性のあるエンハンスメントモード半導体デバイスは、アナログからデジタルへの変換機、デジタルＦＥＴ、電力ＦＥＴおよび極低温（cryogenic）低ノイズデバイスを含む、多くの回路用途に用いられている。エンハンスメントモードＦＥＴデバイスは、ノーマリオフ（normally-off）デバイスである。ノーマリオフデバイスは、電圧がゲートターミナルに加えられないときに、ＦＥＴデバイスのソースターミナルとドレインターミナルとの間に電流を流れさせないデバイスである。エンハンスメントモードデバイスは、これに関しては空乏モードＦＥＴデバイスとは異なり、ソースターミナルとドレインターミナルとの間にチャネルを通って電流を流れさせるためにゲートターミナルに適用される電位を必要とする。エンハンスメントモードＦＥＴデバイスは、回路用途に有利であるが、それはゲートターミナルのための別の電源が必要とされないからである。空乏モードデバイスは、動作のためにゲートターミナルに適用される追加の負電位を必要とする。さらに、エンハンスメントモードＦＥＴデバイスは、空乏モードデバイスよりも高いゲインを与える。
【０００３】
エンハンスメントモードＦＥＴデバイスを製造する従来の方法には、デバイスにおいて比較的深い凹部をエッチングすることが含まれ、それにおいては、ゲート電極がデバイス内に堆積および／または拡散される。この深エッチングは、ゲート電極をＦＥＴチャネルの非常に近くに配置し、これは、典型的にはゲート電極からチャネルへの電子のトンネリングをもたらす。このトンネリングは、デバイスの制御を減少し、低破壊電圧を起こし、それはエンハンスメントモードＦＥＴデバイスの性能制限をもたらす。また、ゲート堆積プロセスは、本来未制御であるが、それはチャネルに対するゲート電極の配置がエッチングの均一性を変える湿式化学エッチング剤にかかっているからである。かくて、このプロセスから得られるショットキーバリヤー高さは劣り、デバイスは、深い凹部による有害な表面空乏効果を受ける。
【０００４】
新しいＦＥＴデバイス構造は、表面空乏効果で悩まない高性能かつ信頼性のあるエンハンスメントモードデバイスを製造するために開発される必要がある。したがって、本発明の目的は、そのようなデバイス構造を提供することである。
【０００５】
【課題を解決するための手段】
本発明の教示によれば、真性のＩｎＡｌＡｓバリヤー層上に堆積されたひずみ（strained）N−ドープＩｎＡｌＡｓ電荷シールド層を用いるエンハンスメントモードＦＥＴデバイスが開示される。ＦＥＴデバイスのゲート金属電極は、凹部を通してシールド層からバリヤー層へ制御可能に拡散される。結果として得られるエンハンスメントモードデバイスは、高バリヤー高さを有する優れたショットキーバリヤーを与え、それは、凹部端とゲート電極との間の隣接領域におけるシールド層からの電荷シールドにより、望ましくない表面空乏効果を阻止する。表面空乏効果を最小限にすることは、その表面を加工条件および長期動作効果に対して低感度にすることにより、デバイスをより強健にする。
【０００６】
本発明のさらなる目的、利点および特徴は、下記記載および添付特許請求の範囲をそれに続く図面と組み合わせると、明らかとなろう。
【０００７】
【発明の実施の形態】
電荷シールド層およびバリヤー層を有するエンハンスメントモードＦＥＴデバイスを指向する好ましい実施態様の下記検討は、単なる好例にすぎず、本発明又はその用途若しくは使用を制限することは全く意図されていない。
【０００８】
図1は、本発明の実施態様によるエンハンスメントモードＦＥＴデバイス１０の断面図である。図２は、デバイス１０の伝導エネルギー帯ダイヤグラムである。エンハンスメントモードデバイス１０には、基板１２が含まれ、その上には本明細書で検討される種々の半導体層が堆積されている。種々の半導体層の堆積プロセスは、当業者に理解されるように、分子ビームエピタキシなどの適宜の半導体堆積プロセスにより与えることができる。
【０００９】
半導体層には、基板１２の上に堆積される緩衝層１６、緩衝層１６の上に堆積されるチャネル層１８、チャネル層１８の上に堆積される偶発ドープドナーもしくはバリヤー層２０、バリヤー層２０の上に堆積される低濃度ドープ電荷シールド層２２、およびシールド層２２の上に堆積される高濃度ドープキャップ層２４が含まれる。高濃度ドープ層２６は、チャネル層１８に隣接するバリヤー層２０内に与えられ、デバイス１０を変調ドープＦＥＴもしくは高電子移動度トランジスタ（ＨＥＭＴ）にするために電子源を与える。１つの実施態様において、緩衝層１６は、真性のＩｎＡｌＡｓ層であり、チャネル層１８は、真性のＩｎＧａＡｓ層であり、バリヤー層２０は、真性のＩｎＡｌＡｓ層であり、電荷シールド層２２は、シリコンで低濃度ドープされ、５０〜２００オングストロームの厚さを有するＩｎＡｌＡｓ層であり、キャップ層２４は、シリコンで高濃度ドープされたＩｎＧａＡｓ層であり、ドープ層２６は、シリコンドープ層である。しかし、当業者に理解されるように、他の半導体材料も、本発明の範囲内で使用できる。
【００１０】
デバイス１０には、キャップ層２４の上に堆積される金属ソースターミナル３０および金属ドレインターミナル３２が含まれる。キャップ層２４は高ドープされ、ソースターミナル３０およびドレインターミナル３２にオーム接触を与える。凹部３６は、キャップ層２４を通って電荷シールド層２２内にエッチングされる。ゲート電極３８は、凹部３６内に堆積され、そこでゲート電極３８の拡散部分４０は、図示されるように、電荷シールド層２２およびバリヤー層２０内に拡散する。１つの実施態様において、ゲート電極３８には、ボトム白金層、ミドルチタンおよび白金層、ならびにトップ金層が含まれ、そこではボトム白金層は、ゲート電極３８の部分４０の拡散を制御する。ゲート電極３８のチャネル層１８への近接は、デバイス１０がエンハンスメントモードデバイスであるかどうかを決定づける。部分４０は、ゲート電極３８をチャネル層１８により近づける。
【００１１】
チャネル層１８の電子は、ウェル５０内に図２に示されるエネルギーレベルで存在する。電子は、ウェル５０からデバイス１０の表面にトンネリングすることにより失われ、それはデバイス性能を制限する。部分４０のボトムは、伝導帯エネルギーダイヤグラム中領域５２に示される。図２の領域５４に示されるシールド層２２は、凹部３６におけるデバイス１０の表面とチャネル層１８との間にバリヤー層を与え、それは、チャネル層１８における電子が表面へとトンネリングするのを防ぐ。かくて、シールド層２２は、デバイス１０の表面のバイアスがチャネル層１８中の電子に影響を与えるのを防ぐ。換言すれば、デバイス１０の表面とチャネル層１８との間に低濃度ドープシールド層２２を与えることにより、表面の電荷は、シールド層２２における電荷によりイメージされ、チャネル層１８における電子は、デバイス１０の表面にあるホールにより影響されない。したがって、シールド層２２は、チャネル層１８をデバイス１０の表面の電荷により生じる空乏効果から保護する。
【００１２】
ゲート電極３８の部分４０は、シールド層２２を通ってバリヤー層２０に制御可能に拡散される。これは、高バリヤー高さを有する優れたショットキーバリヤーを与え、それは、凹部端とゲート金属との間の隣接領域におけるシールド層２２からの電荷シールドを通して、望ましくない表面空乏効果を阻止する。表面空乏効果を最小限にすることは、その表面を加工条件および長期動作効果に対して低感度にすることにより、デバイス１０をより強健にする。
【００１３】
前記検討は、単に本発明の典型的な実施態様を開示し、かつ説明したにすぎない。そのような検討ならびにそれに続く図面および特許請求の範囲から、種々の変化、改変および変形が、下記特許請求の範囲に定義されるような本発明の精神および範囲から逸脱しなければなされ得るということは、当業者は容易に理解するだろう。
【図面の簡単な説明】
【図１】本発明の実施態様による、表面電荷シールド層およびバリヤー層を有するエンハンスメントモードＦＥＴデバイスの断面図である。
【図２】図１に示されるエンハンスメントモードＦＥＴデバイスの伝導帯エネルギーダイヤグラムである。
Claims (9)
- 基板層；
該基板層上に堆積されたチャネル層；
該チャネル層上に堆積されたバリヤー層；
該バリヤー層上に堆積された電荷シールド層；
該電荷シールド層上に堆積されたオーム接点層、ここで、該オーム接点層は該電荷シールド層に延びる凹部を形成するためにエッチングされ、該電荷シールド層の残りの部分が該凹部内の該デバイス表面と該チャネル層との間に電荷バリヤーを与える；及び
該凹部内であって該電荷シールド層の残りの部分上に堆積されたゲート電極、ここで、該ゲート電極の一部は該電荷シールド層を通じて該バリヤー層へと拡散されている；
を含む半導体デバイス。 - 該ゲート電極は、第一の白金層、チタン層、第二の白金層及び金層を含み、該第一の白金層は、電荷シールド層へと拡散される、請求項１に記載の半導体デバイス。
- 該バリヤー層がＩｎＡｌＡｓ層であり、該バリヤー層が真性層（intrinsic layer）である、請求項１に記載の半導体デバイス。
- 電荷シールド層がN−ドープされたＩｎＡｌＡｓ層である、請求項１に記載の半導体デバイス。
- 前記チャネル層と前記基板との間の基板上に堆積された緩衝層を更に含む請求項１に記載の半導体デバイス
- 該デバイスが、
基板層；
該基板層上に堆積されたＩｎＧａＡｓチャネル層；
該チャネル層上に堆積された真性ＩｎＡｌＡｓバリヤー層；
該バリヤー層上に堆積された低濃度ドープ（lightly doped）ＩｎＡｌＡｓ電荷シールド層；
該電荷シールド層上に堆積された高濃度ドープ（heavily doped）ＩｎＧａＡｓオーム接点層、ここで、該オーム接点層は、該電荷シールド層に延びる凹部を形成するためにエッチングされる；及び
該凹部内に堆積されたゲート電極、ここで、該ゲート電極の一部は該電荷シールド層を通じて該バリヤー層へと拡散され、該電荷シールド層の一部が、該凹部内の該デバイス表面と該チャネル層との間に電荷バリヤーを与える；
を含むエンハンスメントモード電界効果トランジスター（ＦＥＴ）デバイスである、請求項１に記載の半導体デバイス。 - 該ゲート電極は、第一の白金層、チタン層、第二の白金層及び金層を含み、該第一の白金層は、前記シールド層へと拡散される、請求項６に記載の半導体デバイス。
- 前記チャネル層と前記基板との間の基板上に堆積された緩衝層を更に含む請求項６に記載の半導体デバイス。
- 基板層を与える工程；
該基板層上にチャネル層を堆積する工程；
該チャネル層上にバリヤー層を堆積する工程；
該バリヤー層上に電荷シールド層を堆積する工程；
該電荷シールド層上にキャップ層を堆積する工程；
該キャップ層を通じて該電荷シールド層へと延びる凹部をエッチングし、該電荷シールド層の残りの部分が該凹部内の該デバイス表面と該チャネル層との間に電荷バリヤーを与える工程；
該凹部内であって該電荷シールド層の残りの部分上にゲート電極を堆積する工程；及び
該ゲート電極の一部を該電荷シールド層を通じて該バリヤー層へと拡散させる工程；
を含むエンハンスメントモード半導体デバイスを製造する方法。
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|---|---|---|---|
| US09/668,120 US6452221B1 (en) | 2000-09-21 | 2000-09-21 | Enhancement mode device |
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