JPH09232336A - 半導体装置 - Google Patents
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- JPH09232336A JPH09232336A JP8040160A JP4016096A JPH09232336A JP H09232336 A JPH09232336 A JP H09232336A JP 8040160 A JP8040160 A JP 8040160A JP 4016096 A JP4016096 A JP 4016096A JP H09232336 A JPH09232336 A JP H09232336A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】 利得、出力電力の低下を抑制したエンハンス
メントモードのＭＥＳＦＥＴを提供する。 【解決手段】 支持基板と、前記支持基板の上に配置さ
れた化合物半導体からなるキャリア走行層と、前記キャ
リア走行層の上の一部の領域に配置され、導電性材料か
らなるゲート電極と、前記キャリア走行層の上の、前記
ゲート電極の両側の領域にそれぞれ配置され、ノンドー
プの化合物半導体からなり、１００ｎｍ以上の厚さを有
するキャップ層と、前記キャリア走行層とオーミック接
続する電流電極とを有する。
メントモードのＭＥＳＦＥＴを提供する。 【解決手段】 支持基板と、前記支持基板の上に配置さ
れた化合物半導体からなるキャリア走行層と、前記キャ
リア走行層の上の一部の領域に配置され、導電性材料か
らなるゲート電極と、前記キャリア走行層の上の、前記
ゲート電極の両側の領域にそれぞれ配置され、ノンドー
プの化合物半導体からなり、１００ｎｍ以上の厚さを有
するキャップ層と、前記キャリア走行層とオーミック接
続する電流電極とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＭＥＳＦＥＴ（metal-semiconductot field ef
fect transistor ）型半導体装置に関する。
し、特にＭＥＳＦＥＴ（metal-semiconductot field ef
fect transistor ）型半導体装置に関する。
【０００２】
【従来の技術】近年の移動電話、パーソナルハンディホ
ンシステム（ＰＨＳ）の普及率の向上により、携帯電話
用、基地局用の無線装置の低価格化及び小型化が望まれ
ている。従来のｎチャネルＭＥＳＦＥＴはディプレショ
ンモードで使用されるため、ドレイン電極に正のバイア
スを印加し、ゲート電極に負のバイアスを印加する必要
がある。このため、２系統の電源を準備する必要があ
り、無線装置の大型化の要因になっている。
ンシステム（ＰＨＳ）の普及率の向上により、携帯電話
用、基地局用の無線装置の低価格化及び小型化が望まれ
ている。従来のｎチャネルＭＥＳＦＥＴはディプレショ
ンモードで使用されるため、ドレイン電極に正のバイア
スを印加し、ゲート電極に負のバイアスを印加する必要
がある。このため、２系統の電源を準備する必要があ
り、無線装置の大型化の要因になっている。
【０００３】ゲート電極に負のバイアスを印加する必要
のないエンハンスメントモードのＭＥＳＦＥＴが望まれ
ている。
のないエンハンスメントモードのＭＥＳＦＥＴが望まれ
ている。
【０００４】
【発明が解決しようとする課題】ＭＥＳＦＥＴをエンハ
ンスメントモードにするためには、ゲート電極に電圧を
印加していない状態において、ゲート電極の下の電子走
行層の全厚さを空乏化すればよい。全厚さを空乏化する
ためには、電子走行層を薄くすればよいが、薄くすると
シート抵抗が増加して利得、出力電力が低下する。ま
た、エンハンスメント動作させる際、ゲートに正電圧を
かけた時に、ゲートリーク電流が増大する。このため、
大きな飽和ドレイン電流を得ることができず、出力低下
を招く。
ンスメントモードにするためには、ゲート電極に電圧を
印加していない状態において、ゲート電極の下の電子走
行層の全厚さを空乏化すればよい。全厚さを空乏化する
ためには、電子走行層を薄くすればよいが、薄くすると
シート抵抗が増加して利得、出力電力が低下する。ま
た、エンハンスメント動作させる際、ゲートに正電圧を
かけた時に、ゲートリーク電流が増大する。このため、
大きな飽和ドレイン電流を得ることができず、出力低下
を招く。
【０００５】上記問題等のため、エンハンスメントモー
ドのＭＥＳＦＥＴは未だ実用化されていない。本発明の
目的は、利得、出力電力の低下を抑制したエンハンスメ
ントモードのＭＥＳＦＥＴを提供することである。
ドのＭＥＳＦＥＴは未だ実用化されていない。本発明の
目的は、利得、出力電力の低下を抑制したエンハンスメ
ントモードのＭＥＳＦＥＴを提供することである。
【０００６】
【課題を解決するための手段】まず、エンハンスメント
モードのＭＥＳＦＥＴにおいて、キャリア走行層のシー
ト抵抗が高くなる理由について検討する。
モードのＭＥＳＦＥＴにおいて、キャリア走行層のシー
ト抵抗が高くなる理由について検討する。
【０００７】まず、前述したようにゲート電極に負のバ
イアスを必要としないエンハンスメントモードのＭＥＳ
ＦＥＴは、ゲート電極に電圧を印加していない状態にお
いて、キャリア走行層の全厚さが空乏層で満たされる厚
さを実現する為に、比較的薄く形成せざるを得ない。
イアスを必要としないエンハンスメントモードのＭＥＳ
ＦＥＴは、ゲート電極に電圧を印加していない状態にお
いて、キャリア走行層の全厚さが空乏層で満たされる厚
さを実現する為に、比較的薄く形成せざるを得ない。
【０００８】一方、キャリア走行層に接続されるソー
ス、ドレイン領域は、ゲート電極とのショートを防止す
るために通常ゲート電極から離間して設けられる。この
離間した領域（ゲート電極の両側の領域）におけるキャ
リア走行層のシート抵抗は、ゲート電極によって空乏層
の制御が行われないので、ゲート電極の電位にかかわら
ず、実質的に一定である。
ス、ドレイン領域は、ゲート電極とのショートを防止す
るために通常ゲート電極から離間して設けられる。この
離間した領域（ゲート電極の両側の領域）におけるキャ
リア走行層のシート抵抗は、ゲート電極によって空乏層
の制御が行われないので、ゲート電極の電位にかかわら
ず、実質的に一定である。
【０００９】つまり、キャリア走行層は比較的薄いうえ
に、上記離間した領域においては、その内部に空乏層が
浸食している分だけ電流路が狭くなり、狭くなった分だ
け、キャリア走行層全体としてのシート抵抗が高くなる
のである。
に、上記離間した領域においては、その内部に空乏層が
浸食している分だけ電流路が狭くなり、狭くなった分だ
け、キャリア走行層全体としてのシート抵抗が高くなる
のである。
【００１０】そこで、本発明の一観点によると、支持基
板と、前記支持基板の上に配置された化合物半導体から
なるキャリア走行層と、前記キャリア走行層の上の一部
の領域に配置され、導電性材料からなるゲート電極と、
前記キャリア走行層の上の、前記ゲート電極の両側の領
域にそれぞれ配置され、ノンドープの化合物半導体から
なり、１００ｎｍ以上の厚さを有するキャップ層と、前
記キャリア走行層とオーミック接続する電流電極とを有
する半導体装置が提供される。
板と、前記支持基板の上に配置された化合物半導体から
なるキャリア走行層と、前記キャリア走行層の上の一部
の領域に配置され、導電性材料からなるゲート電極と、
前記キャリア走行層の上の、前記ゲート電極の両側の領
域にそれぞれ配置され、ノンドープの化合物半導体から
なり、１００ｎｍ以上の厚さを有するキャップ層と、前
記キャリア走行層とオーミック接続する電流電極とを有
する半導体装置が提供される。
【００１１】キャップ層の厚さを１００ｎｍ以上にする
と、キャップ領域の表面からキャリア走行層に延びる空
乏層の厚さよりもキャップ領域の方が厚くなり、その下
に配置されたキャリア走行層に空乏層が到達しなくなる
か、またはキャリア走行層中に侵入する空乏層の深さが
浅くなる。このため、キャリア走行層のシート抵抗を低
減することができる。
と、キャップ領域の表面からキャリア走行層に延びる空
乏層の厚さよりもキャップ領域の方が厚くなり、その下
に配置されたキャリア走行層に空乏層が到達しなくなる
か、またはキャリア走行層中に侵入する空乏層の深さが
浅くなる。このため、キャリア走行層のシート抵抗を低
減することができる。
【００１２】以上により、ＭＥＳＦＥＴをエンハンスメ
ントモードにするために、ゲート電極に電圧を印加して
いない状態でゲート電極下方のキャリア走行層の全厚さ
が空乏化する程度まで薄くしても、キャリア走行層のシ
ート抵抗の増加を抑制できる。
ントモードにするために、ゲート電極に電圧を印加して
いない状態でゲート電極下方のキャリア走行層の全厚さ
が空乏化する程度まで薄くしても、キャリア走行層のシ
ート抵抗の増加を抑制できる。
【００１３】本発明の他の観点によると、さらに上述の
構成に加えて、前記キャリア走行層とゲート電極との間
に配置され、前記キャリア走行層のバンドギャップより
も大きなバンドギャップを有する化合物半導体からなる
ゲートコンタクト層を有する半導体装置が提供される。
構成に加えて、前記キャリア走行層とゲート電極との間
に配置され、前記キャリア走行層のバンドギャップより
も大きなバンドギャップを有する化合物半導体からなる
ゲートコンタクト層を有する半導体装置が提供される。
【００１４】ゲートコンタクト層のバンドギャップを大
きくすることにより、ゲートコンタクト層とキャリア走
行層との間のポテンシャル障壁を増大し、ゲートリーク
電流を低減することができる。
きくすることにより、ゲートコンタクト層とキャリア走
行層との間のポテンシャル障壁を増大し、ゲートリーク
電流を低減することができる。
【００１５】本発明の他の観点によると、さらに上述の
構成に加えて、前記ゲート電極が、その両側にそれぞれ
形成された前記キャップ層の各々に対向する側面を有
し、前記キャップ層が、前記ゲート電極の側面に接して
いる半導体装置が提供される。
構成に加えて、前記ゲート電極が、その両側にそれぞれ
形成された前記キャップ層の各々に対向する側面を有
し、前記キャップ層が、前記ゲート電極の側面に接して
いる半導体装置が提供される。
【００１６】ソース電極とゲート電極間、及びドレイン
電極とゲート電極間のキャリア走行層の全領域がキャッ
プ層によって覆われているため、全領域にわたって空乏
層の発生を抑制することができる。
電極とゲート電極間のキャリア走行層の全領域がキャッ
プ層によって覆われているため、全領域にわたって空乏
層の発生を抑制することができる。
【００１７】本発明の他の観点によると、さらに上述の
構成に加えて、前記キャリア走行層と前記ゲートコンタ
クト層との間に配置され、前記キャリア走行層と同一組
成のノンドープ化合物半導体からなる緩和層を有する半
導体装置が提供される。
構成に加えて、前記キャリア走行層と前記ゲートコンタ
クト層との間に配置され、前記キャリア走行層と同一組
成のノンドープ化合物半導体からなる緩和層を有する半
導体装置が提供される。
【００１８】緩和層が、キャリア走行層とゲートコンタ
クト層との界面の荒れを防止する。本発明の他の観点に
よると、さらに上述の構成に加えて、前記ゲートコンタ
クト層と前記キャップ層との間に配置され、ノンドープ
の化合物半導体からなるスペーサ層と、前記スペーサ層
と前記キャップ層との間に配置され、前記スペーサ層及
び前記キャップ層とエッチング耐性の異なるエッチング
停止層とを有し、前記ゲート電極が、前記スペーサ層に
接するように配置されている半導体装置が提供される。
クト層との界面の荒れを防止する。本発明の他の観点に
よると、さらに上述の構成に加えて、前記ゲートコンタ
クト層と前記キャップ層との間に配置され、ノンドープ
の化合物半導体からなるスペーサ層と、前記スペーサ層
と前記キャップ層との間に配置され、前記スペーサ層及
び前記キャップ層とエッチング耐性の異なるエッチング
停止層とを有し、前記ゲート電極が、前記スペーサ層に
接するように配置されている半導体装置が提供される。
【００１９】キャップ層を選択的にエッチングする際
に、エッチング停止層でエッチングを自動的に停止させ
ることができる。また、その後の後処理でエッチングダ
メージを受けたエッチング停止層を除去し、スペーサ層
を表面に出すことができる。スペーサ層の表面上にゲー
ト電極を形成することにより、ゲートコンタクト層の表
面の荒れを防止することができる。
に、エッチング停止層でエッチングを自動的に停止させ
ることができる。また、その後の後処理でエッチングダ
メージを受けたエッチング停止層を除去し、スペーサ層
を表面に出すことができる。スペーサ層の表面上にゲー
ト電極を形成することにより、ゲートコンタクト層の表
面の荒れを防止することができる。
【００２０】さらに、本発明の他の観点によると、支持
基板と、前記支持基板上に配置され、導電性を付与する
不純物を含有する化合物半導体からなるキャリア走行層
と、前記キャリア走行層上の一部領域に配置され、導電
性材料からなるゲート電極と、前記ゲート電極の両側
に、かつ前記ゲート電極から離間して配置され、前記キ
ャリア走行層に電気的に接続するソース、ドレイン領域
と、前記キャリア走行層上の、前記ゲート電極と前記ソ
ース、ドレイン領域との間の領域にそれぞれ配置された
化合物半導体によって構成され、その表面から内部に向
かって延びる表面空乏層の厚みと同等か、またはそれよ
りも大きい厚みを有するキャップ領域とを有する半導体
装置が提供される。
基板と、前記支持基板上に配置され、導電性を付与する
不純物を含有する化合物半導体からなるキャリア走行層
と、前記キャリア走行層上の一部領域に配置され、導電
性材料からなるゲート電極と、前記ゲート電極の両側
に、かつ前記ゲート電極から離間して配置され、前記キ
ャリア走行層に電気的に接続するソース、ドレイン領域
と、前記キャリア走行層上の、前記ゲート電極と前記ソ
ース、ドレイン領域との間の領域にそれぞれ配置された
化合物半導体によって構成され、その表面から内部に向
かって延びる表面空乏層の厚みと同等か、またはそれよ
りも大きい厚みを有するキャップ領域とを有する半導体
装置が提供される。
【００２１】この構成によれば、ゲート電極とソース、
ドレイン領域との間に配置されたキャップ領域がキャリ
ア走行層への空乏層の侵入を阻止するので、この領域の
シート抵抗が高くなることを抑制でき、キャリア走行層
におけるシート抵抗を低減することができる。
ドレイン領域との間に配置されたキャップ領域がキャリ
ア走行層への空乏層の侵入を阻止するので、この領域の
シート抵抗が高くなることを抑制でき、キャリア走行層
におけるシート抵抗を低減することができる。
【００２２】
【発明の実施の形態】本発明者らは、エンハンスメント
モードのＭＥＳＦＥＴを作製するために、ＭＥＳＦＥＴ
の構成とその特性の定量的な解析を行った。
モードのＭＥＳＦＥＴを作製するために、ＭＥＳＦＥＴ
の構成とその特性の定量的な解析を行った。
【００２３】図４は、解析を行ったＭＥＳＦＥＴの断面
図を示す。半絶縁性ＧａＡｓ基板５０の表面上にｎ型不
純物がドープされたＧａＡｓからなる電子走行層５１が
形成され、その上にノンドープのＡｌＧａＡｓからなる
ゲートコンタクト層５２及びノンドープのＧａＡｓから
なるキャップ層５３が積層されている。
図を示す。半絶縁性ＧａＡｓ基板５０の表面上にｎ型不
純物がドープされたＧａＡｓからなる電子走行層５１が
形成され、その上にノンドープのＡｌＧａＡｓからなる
ゲートコンタクト層５２及びノンドープのＧａＡｓから
なるキャップ層５３が積層されている。
【００２４】キャップ層５３の一部の領域に、ゲートコ
ンタクト層５２の上面まで達する凹部５６が形成されて
いる。凹部５６は、導電性材料からなるゲート電極５５
で埋め尽くされている。キャップ層５３の表面上の、ゲ
ート電極５５の両側の領域にそれぞれＡｕＧｅ／Ａｕ
（ここで、Ａ／Ｂは下側のＡ層と上側のＢ層の積層を表
す。）の２層構造のソース電極５４Ｓ及びドレイン電極
５４Ｄが形成されている。
ンタクト層５２の上面まで達する凹部５６が形成されて
いる。凹部５６は、導電性材料からなるゲート電極５５
で埋め尽くされている。キャップ層５３の表面上の、ゲ
ート電極５５の両側の領域にそれぞれＡｕＧｅ／Ａｕ
（ここで、Ａ／Ｂは下側のＡ層と上側のＢ層の積層を表
す。）の２層構造のソース電極５４Ｓ及びドレイン電極
５４Ｄが形成されている。
【００２５】ソース電極５４Ｓ及びドレイン電極５４Ｄ
の下方には、キャップ層５３から電子走行層５１の上層
部分まで不純物がイオン注入され、低抵抗領域５７Ｓ及
び５７Ｄが形成されている。ソース電極５４Ｓ及びドレ
イン電極５４Ｄとキャップ層５３との界面近傍は、電極
形成後の熱処理により合金化されている。低抵抗領域５
７Ｓ及び５７Ｄにより、それぞれソース電極５４Ｓと電
子走行層５１及びドレイン電極５４Ｄと電子走行層５１
がオーミックに接続される。
の下方には、キャップ層５３から電子走行層５１の上層
部分まで不純物がイオン注入され、低抵抗領域５７Ｓ及
び５７Ｄが形成されている。ソース電極５４Ｓ及びドレ
イン電極５４Ｄとキャップ層５３との界面近傍は、電極
形成後の熱処理により合金化されている。低抵抗領域５
７Ｓ及び５７Ｄにより、それぞれソース電極５４Ｓと電
子走行層５１及びドレイン電極５４Ｄと電子走行層５１
がオーミックに接続される。
【００２６】ゲート電極５５に電圧を印加していない状
態では、ゲート電極５５が形成されている領域の電子走
行層５１の少なくとも上層部分が空乏化し、空乏層５１
ａが形成される。空乏層５１ａが電子走行層５１の上層
部分にのみ広がる場合には、下層部分においてソース／
ドレイン間が導通する。このため、ＭＥＳＦＥＴはディ
プレションモードになる。空乏層５１ａが電子走行層５
１の全厚さ部分に広がる場合には、ソース／ドレイン間
が導通しないため、ＭＥＳＦＥＴはエンハンスメントモ
ードになる。
態では、ゲート電極５５が形成されている領域の電子走
行層５１の少なくとも上層部分が空乏化し、空乏層５１
ａが形成される。空乏層５１ａが電子走行層５１の上層
部分にのみ広がる場合には、下層部分においてソース／
ドレイン間が導通する。このため、ＭＥＳＦＥＴはディ
プレションモードになる。空乏層５１ａが電子走行層５
１の全厚さ部分に広がる場合には、ソース／ドレイン間
が導通しないため、ＭＥＳＦＥＴはエンハンスメントモ
ードになる。
【００２７】ここで、空乏層とは、半導体層の表面もし
くは界面から、エネルギバンド端の傾きが０になるまで
の空乏化した厚さ部分を意味する。
くは界面から、エネルギバンド端の傾きが０になるまで
の空乏化した厚さ部分を意味する。
【００２８】図５Ａは、図４に示すＭＥＳＦＥＴの電子
走行層５１の厚さとピンチオフ電圧との関係を示す。ピ
ンチオフ電圧は、空乏層が電子走行層を横切るときのゲ
ートバイアス電圧で定義される。横軸は電子走行層５１
の厚さを単位ｎｍで表し、縦軸はピンチオフ電圧を単位
Ｖで表す。ピンチオフ電圧は、厚さ方向に関する１次元
のポアッソン方程式を解き、電子走行層５１の厚さと空
乏層５１ａの厚さとが等しくなる時のゲート電極印加電
圧から求めた。なお、電子走行層５１の不純物濃度を
１．５×１０17ｃｍ-3、ゲートコンタクト層５２のＡｌ
の組成比を０．２、厚さを３５ｎｍとした。
走行層５１の厚さとピンチオフ電圧との関係を示す。ピ
ンチオフ電圧は、空乏層が電子走行層を横切るときのゲ
ートバイアス電圧で定義される。横軸は電子走行層５１
の厚さを単位ｎｍで表し、縦軸はピンチオフ電圧を単位
Ｖで表す。ピンチオフ電圧は、厚さ方向に関する１次元
のポアッソン方程式を解き、電子走行層５１の厚さと空
乏層５１ａの厚さとが等しくなる時のゲート電極印加電
圧から求めた。なお、電子走行層５１の不純物濃度を
１．５×１０17ｃｍ-3、ゲートコンタクト層５２のＡｌ
の組成比を０．２、厚さを３５ｎｍとした。
【００２９】図５Ａに示すように、電子走行層５１の厚
さが厚くなるとピンチオフ電圧が単調に減少する（マイ
ナス方向に増加する）。電子走行層５１の厚さが約５０
ｎｍのときにピンチオフ電圧が０Ｖになり、それよりも
薄い場合にはピンチオフ電圧が正になる。すなわち、電
子走行層５１の厚さを５０ｎｍよりも薄くすると、エン
ハンスメントモードのＭＥＳＦＥＴが得られることがわ
かる。
さが厚くなるとピンチオフ電圧が単調に減少する（マイ
ナス方向に増加する）。電子走行層５１の厚さが約５０
ｎｍのときにピンチオフ電圧が０Ｖになり、それよりも
薄い場合にはピンチオフ電圧が正になる。すなわち、電
子走行層５１の厚さを５０ｎｍよりも薄くすると、エン
ハンスメントモードのＭＥＳＦＥＴが得られることがわ
かる。
【００３０】図５Ｂは、図４に示すＭＥＳＦＥＴのゲー
ト電極５５とゲートコンタクト層５２との界面のビルト
インポテンシャルとピンチオフ電圧との関係を示す。横
軸はビルトインポテンシャルを単位Ｖで表し、縦軸はピ
ンチオフ電圧を単位Ｖで表す。ピンチオフ電圧は、図５
Ａの場合と同様の方法で計算した。なお、電子走行層の
不純物濃度を１．５×１０17ｃｍ-3、厚さを１５０ｎ
ｍ、ゲートコンタクト層５２の厚さを３５ｎｍとした。
ト電極５５とゲートコンタクト層５２との界面のビルト
インポテンシャルとピンチオフ電圧との関係を示す。横
軸はビルトインポテンシャルを単位Ｖで表し、縦軸はピ
ンチオフ電圧を単位Ｖで表す。ピンチオフ電圧は、図５
Ａの場合と同様の方法で計算した。なお、電子走行層の
不純物濃度を１．５×１０17ｃｍ-3、厚さを１５０ｎ
ｍ、ゲートコンタクト層５２の厚さを３５ｎｍとした。
【００３１】図５Ｂに示すように、ビルトインポテンシ
ャルを増加させると、ピンチオフ電圧も増加する。図５
Ｂでは、ピンチオフ電圧が負の領域を示しているが、ビ
ルトインポテンシャルを増加させるとピンチオフ電圧が
増加する傾向にあるため、ビルトインポテンシャルを増
加させることにより、エンハンスメントモードのＭＥＳ
ＦＥＴが得られると考えられる。
ャルを増加させると、ピンチオフ電圧も増加する。図５
Ｂでは、ピンチオフ電圧が負の領域を示しているが、ビ
ルトインポテンシャルを増加させるとピンチオフ電圧が
増加する傾向にあるため、ビルトインポテンシャルを増
加させることにより、エンハンスメントモードのＭＥＳ
ＦＥＴが得られると考えられる。
【００３２】ビルトインポテンシャルは、ゲートコンタ
クト層５２のＡｌの組成比により変動し、Ａｌの組成比
を増加させるとビルトインポテンシャルも増加する。従
って、ゲートコンタクト層５２のＡｌの組成比を増加さ
せることにより、エンハンスメントモードのＭＥＳＦＥ
Ｔが得られるであろう。
クト層５２のＡｌの組成比により変動し、Ａｌの組成比
を増加させるとビルトインポテンシャルも増加する。従
って、ゲートコンタクト層５２のＡｌの組成比を増加さ
せることにより、エンハンスメントモードのＭＥＳＦＥ
Ｔが得られるであろう。
【００３３】次に、図６Ａを参照して、電子走行層の厚
さと不純物濃度との関係を説明する。ＭＥＳＦＥＴをエ
ンハンスメントモードにするために電子走行層５１を薄
くすると、電子走行層５１のシート抵抗が高くなる。シ
ート抵抗の増加を抑制するためには、電子走行層５１の
不純物濃度を高くすればよい。
さと不純物濃度との関係を説明する。ＭＥＳＦＥＴをエ
ンハンスメントモードにするために電子走行層５１を薄
くすると、電子走行層５１のシート抵抗が高くなる。シ
ート抵抗の増加を抑制するためには、電子走行層５１の
不純物濃度を高くすればよい。
【００３４】図６Ａは、図４に示すＭＥＳＦＥＴのピン
チオフ電圧Ｖp を０Ｖにするための電子走行層５１の厚
さと不純物濃度との関係を示す。横軸は不純物濃度を単
位ｃｍ-3で表し、縦軸は電子走行層５１の厚さを単位ｎ
ｍで表す。図中の折れ線はピンチオフ電圧が０Ｖになる
ときの電子走行層５１の厚さ及び不純物濃度を示す。こ
の折れ線よりも下側の領域においてＭＥＳＦＥＴがエン
ハンスメントモードになり、上側の領域においてディプ
レションモードになる。
チオフ電圧Ｖp を０Ｖにするための電子走行層５１の厚
さと不純物濃度との関係を示す。横軸は不純物濃度を単
位ｃｍ-3で表し、縦軸は電子走行層５１の厚さを単位ｎ
ｍで表す。図中の折れ線はピンチオフ電圧が０Ｖになる
ときの電子走行層５１の厚さ及び不純物濃度を示す。こ
の折れ線よりも下側の領域においてＭＥＳＦＥＴがエン
ハンスメントモードになり、上側の領域においてディプ
レションモードになる。
【００３５】図６Ａに示すようにピンチオフ電圧０Ｖを
与える折れ線は右下がりになっている。すなわち、電子
走行層５１の厚さを一定に保って不純物濃度を高くして
いくと、折れ線を横切る点でエンハンスメントモードか
らディプレションモードに変わってしまう。従って、電
子走行層５１を薄くしたときにエンハンスメントモード
を保ったままシート抵抗の増加を抑制するためには、図
６Ａの折れ線より下側、好ましくは折れ線の付近で示さ
れる不純物濃度とすることが好ましい。
与える折れ線は右下がりになっている。すなわち、電子
走行層５１の厚さを一定に保って不純物濃度を高くして
いくと、折れ線を横切る点でエンハンスメントモードか
らディプレションモードに変わってしまう。従って、電
子走行層５１を薄くしたときにエンハンスメントモード
を保ったままシート抵抗の増加を抑制するためには、図
６Ａの折れ線より下側、好ましくは折れ線の付近で示さ
れる不純物濃度とすることが好ましい。
【００３６】次に、図６Ｂを参照して、不純物濃度と飽
和ドレイン電流との関係を説明する。図６Ｂは、ピンチ
オフ電圧Ｖp が０Ｖになるときの電子走行層５１の不純
物濃度と厚さとの積を不純物濃度の関数として示す。横
軸は電子走行層５１の不純物濃度を単位ｃｍ-3で表し、
縦軸は不純物濃度と厚さとの積を表す。なお、ＭＥＳＦ
ＥＴの条件は図６Ａの場合と同様である。
和ドレイン電流との関係を説明する。図６Ｂは、ピンチ
オフ電圧Ｖp が０Ｖになるときの電子走行層５１の不純
物濃度と厚さとの積を不純物濃度の関数として示す。横
軸は電子走行層５１の不純物濃度を単位ｃｍ-3で表し、
縦軸は不純物濃度と厚さとの積を表す。なお、ＭＥＳＦ
ＥＴの条件は図６Ａの場合と同様である。
【００３７】電子走行層５１の不純物濃度を増加させる
と、ピンチオフ電圧を０Ｖとする不純物濃度と厚さとの
積も増加する。飽和ドレイン電流は、不純物濃度と厚さ
との積と相関関係を有し、この積が増加すると飽和ドレ
イン電流も増加する。従って、電子走行層５１の不純物
濃度を増加させると、飽和ドレイン電流も増加する。す
なわち、電子走行層５１を薄くしても、それに対応して
不純物濃度を増加させることにより、飽和ドレイン電流
の低下を防止できるのみならず、より大きな飽和ドレイ
ン電流を得ることができる。
と、ピンチオフ電圧を０Ｖとする不純物濃度と厚さとの
積も増加する。飽和ドレイン電流は、不純物濃度と厚さ
との積と相関関係を有し、この積が増加すると飽和ドレ
イン電流も増加する。従って、電子走行層５１の不純物
濃度を増加させると、飽和ドレイン電流も増加する。す
なわち、電子走行層５１を薄くしても、それに対応して
不純物濃度を増加させることにより、飽和ドレイン電流
の低下を防止できるのみならず、より大きな飽和ドレイ
ン電流を得ることができる。
【００３８】次に、キャップ領域を設けた時のＭＥＳＦ
ＥＴの電子走行層のシート抵抗と電子走行層上のキャッ
プ領域の厚さとの関係について説明する。図７Ａはゲー
ト電極の両側に電子走行層の表面が露出している従来の
リセス型ＭＥＳＦＥＴの断面図を示す。図４のＭＥＳＦ
ＥＴでは電子走行層５１とゲート電極５５との間にゲー
トコンタクト層５２が配置されているが、図７Ａに示す
ＭＥＳＦＥＴでは、電子走行層５１の表面上に直接ゲー
ト電極５５がショットキ接触している。その他の構成
は、図４に示すＭＥＳＦＥＴと同様である。
ＥＴの電子走行層のシート抵抗と電子走行層上のキャッ
プ領域の厚さとの関係について説明する。図７Ａはゲー
ト電極の両側に電子走行層の表面が露出している従来の
リセス型ＭＥＳＦＥＴの断面図を示す。図４のＭＥＳＦ
ＥＴでは電子走行層５１とゲート電極５５との間にゲー
トコンタクト層５２が配置されているが、図７Ａに示す
ＭＥＳＦＥＴでは、電子走行層５１の表面上に直接ゲー
ト電極５５がショットキ接触している。その他の構成
は、図４に示すＭＥＳＦＥＴと同様である。
【００３９】図７Ａに示すＭＥＳＦＥＴでは、キャップ
層５３とゲート電極５５との間に間隙が形成されてい
る。従って、この間隙部に電子走行層５１の表面が露出
している。
層５３とゲート電極５５との間に間隙が形成されてい
る。従って、この間隙部に電子走行層５１の表面が露出
している。
【００４０】電子走行層５１の表面が露出すると、この
露出した領域に表面空乏層５１ｂが形成される。表面空
乏層５１ｂのために電子走行層５１の実効的な厚さが減
少し、ソース／ドレイン間の抵抗が増加することが分か
る。
露出した領域に表面空乏層５１ｂが形成される。表面空
乏層５１ｂのために電子走行層５１の実効的な厚さが減
少し、ソース／ドレイン間の抵抗が増加することが分か
る。
【００４１】一方、図７Ｂは、ゲート電極の両側の電子
走行層の表面がキャップ層で覆われた埋込ゲート型ＭＥ
ＳＦＥＴの断面図を示す。ゲート電極５５がキャップ層
５３に形成された凹部内を埋め尽くし、キャップ層５３
がゲート電極５５の側面に接触している。このため、ゲ
ート電極５５の両側近傍領域において電子走行層５１の
表面が露出せず、キャップ層５３で覆われる。このた
め、電子走行層５１の表面に空乏層が形成されにくい。
電子走行層５１とキャップ層５３との界面に形成される
空乏層の厚さは、キャップ層５３の厚さに依存する。
走行層の表面がキャップ層で覆われた埋込ゲート型ＭＥ
ＳＦＥＴの断面図を示す。ゲート電極５５がキャップ層
５３に形成された凹部内を埋め尽くし、キャップ層５３
がゲート電極５５の側面に接触している。このため、ゲ
ート電極５５の両側近傍領域において電子走行層５１の
表面が露出せず、キャップ層５３で覆われる。このた
め、電子走行層５１の表面に空乏層が形成されにくい。
電子走行層５１とキャップ層５３との界面に形成される
空乏層の厚さは、キャップ層５３の厚さに依存する。
【００４２】図７Ｃは、電子走行層のシート抵抗を、そ
の上に形成されたキャップ層の厚さの関数として示す。
横軸はキャップ層の厚さを単位ｎｍで表し、縦軸はシー
ト抵抗を単位Ω／□で表す。なお、電子走行層の材料を
ＧａＡｓ、厚さを４６ｎｍ、不純物濃度を１×１０18ｃ
ｍ-3とし、キャップ層の材料をＧａＡｓとした。
の上に形成されたキャップ層の厚さの関数として示す。
横軸はキャップ層の厚さを単位ｎｍで表し、縦軸はシー
ト抵抗を単位Ω／□で表す。なお、電子走行層の材料を
ＧａＡｓ、厚さを４６ｎｍ、不純物濃度を１×１０18ｃ
ｍ-3とし、キャップ層の材料をＧａＡｓとした。
【００４３】図７Ｃに示すように、キャップ層を薄くす
るとシート抵抗が増加する。キャップ層の厚さを１００
ｎｍよりも薄くすると、シート抵抗が急激に増加する。
その理由は、キャップ層を形成したことで、キャップ層
表面で生じる表面空乏層が、キャップ層の厚みの中で終
端し、キャリア走行層中に実質的に到達しなくなったた
めであると考えられる。
るとシート抵抗が増加する。キャップ層の厚さを１００
ｎｍよりも薄くすると、シート抵抗が急激に増加する。
その理由は、キャップ層を形成したことで、キャップ層
表面で生じる表面空乏層が、キャップ層の厚みの中で終
端し、キャリア走行層中に実質的に到達しなくなったた
めであると考えられる。
【００４４】従って、表面空乏層によるシート抵抗の増
加を抑制するために、キャップ層の厚さを１００ｎｍ以
上とすることが好ましく、また、同図より１３０ｎｍ以
上とすることがより好ましいことが分かる。なお、以上
の例ではキャップ領域として、キャップ層を用い、これ
を単層で形成された場合を想定し、その結果、そのキャ
ップ層が１００ｎｍ以上であることが望ましいという結
論を見いだしたのであるが、例えば、キャップ層とキャ
リア走行層との間に他の半導体層が介在した構造であっ
ても、キャップ層として１００ｎｍ以上が形成されてお
れば、表面空乏層をキャリア走行層から十分に離せるの
で、その効果が低下することはない。
加を抑制するために、キャップ層の厚さを１００ｎｍ以
上とすることが好ましく、また、同図より１３０ｎｍ以
上とすることがより好ましいことが分かる。なお、以上
の例ではキャップ領域として、キャップ層を用い、これ
を単層で形成された場合を想定し、その結果、そのキャ
ップ層が１００ｎｍ以上であることが望ましいという結
論を見いだしたのであるが、例えば、キャップ層とキャ
リア走行層との間に他の半導体層が介在した構造であっ
ても、キャップ層として１００ｎｍ以上が形成されてお
れば、表面空乏層をキャリア走行層から十分に離せるの
で、その効果が低下することはない。
【００４５】なお、図４で説明したゲートコンタクト層
５２は、ゲート電極直下に生じる空乏層の伸び（キャリ
ア走行層中への侵入深さ）を大きくする為のものである
が、例えば、ゲート電極の両側のソース、ドレイン領域
までの離間部分に位置するゲートコンタクト層を前述の
キャップ領域として作用させることも可能である。
５２は、ゲート電極直下に生じる空乏層の伸び（キャリ
ア走行層中への侵入深さ）を大きくする為のものである
が、例えば、ゲート電極の両側のソース、ドレイン領域
までの離間部分に位置するゲートコンタクト層を前述の
キャップ領域として作用させることも可能である。
【００４６】すなわち、そのキャップ領域に位置するゲ
ートコンタクト層の厚みをゲート電極直下の厚みよりも
大きくし、キャップ領域に位置するゲートコンタクト層
の表面で生じる表面空乏層が、その厚みの中で終端し、
キャリア走行層中に空乏層が実質的に到達しない厚みで
形成すればよいのである。このようにすれば、キャップ
層５３が無いか、キャップ層５３の厚みがその内部で空
乏層が終端しない厚さ（例えば１００ｎｍ以下）であっ
ても、シート抵抗の増加は無くなるのである。
ートコンタクト層の厚みをゲート電極直下の厚みよりも
大きくし、キャップ領域に位置するゲートコンタクト層
の表面で生じる表面空乏層が、その厚みの中で終端し、
キャリア走行層中に空乏層が実質的に到達しない厚みで
形成すればよいのである。このようにすれば、キャップ
層５３が無いか、キャップ層５３の厚みがその内部で空
乏層が終端しない厚さ（例えば１００ｎｍ以下）であっ
ても、シート抵抗の増加は無くなるのである。
【００４７】要するに、ソース、ドレイン領域とゲート
電極との間の離間部のキャリア走行層上に、その表面で
生じる表面空乏層がゲートコンタクト層を含めたキャッ
プ領域の厚みの中で終端し、キャリア走行層中に実質的
に到達しなくなるように、半導体からなるキャップ領域
を形成すれば、シート抵抗の増加が防止できるのであ
る。
電極との間の離間部のキャリア走行層上に、その表面で
生じる表面空乏層がゲートコンタクト層を含めたキャッ
プ領域の厚みの中で終端し、キャリア走行層中に実質的
に到達しなくなるように、半導体からなるキャップ領域
を形成すれば、シート抵抗の増加が防止できるのであ
る。
【００４８】次に、図１及び図２を参照して、本発明の
第１の実施例について説明する。図１は、第１の実施例
によるＭＥＳＦＥＴの断面図を示す。以下、図１に示す
ＭＥＳＦＥＴの製造方法を説明する。
第１の実施例について説明する。図１は、第１の実施例
によるＭＥＳＦＥＴの断面図を示す。以下、図１に示す
ＭＥＳＦＥＴの製造方法を説明する。
【００４９】半絶縁性のＧａＡｓからなる基板１の上
に、分子線エピタキシ（ＭＢＥ）により、バッファ層
２、電子走行層３、界面の荒れを抑制するための緩和層
４、ゲートコンタクト層５、スペーサ層６、エッチング
停止層７、キャップ層８をこの順番に積層する。成長時
の基板温度は約６３０℃とする。
に、分子線エピタキシ（ＭＢＥ）により、バッファ層
２、電子走行層３、界面の荒れを抑制するための緩和層
４、ゲートコンタクト層５、スペーサ層６、エッチング
停止層７、キャップ層８をこの順番に積層する。成長時
の基板温度は約６３０℃とする。
【００５０】バッファ層２は、ノンドープのＧａＡｓか
らなる厚さ５００ｎｍの層である。電子走行層３は、不
純物濃度が１×１０18ｃｍ-3になるようにＳｉがドープ
されたｎ型ＧａＡｓからなる厚さ２０ｎｍの層である。
緩和層４は、ノンドープのＧａＡｓからなる厚さ５ｎｍ
の層である。ゲートコンタクト層５は、ノンドープのＡ
ｌ0.5 Ｇａ0.5 Ａｓからなる厚さ２０ｎｍの層である。
らなる厚さ５００ｎｍの層である。電子走行層３は、不
純物濃度が１×１０18ｃｍ-3になるようにＳｉがドープ
されたｎ型ＧａＡｓからなる厚さ２０ｎｍの層である。
緩和層４は、ノンドープのＧａＡｓからなる厚さ５ｎｍ
の層である。ゲートコンタクト層５は、ノンドープのＡ
ｌ0.5 Ｇａ0.5 Ａｓからなる厚さ２０ｎｍの層である。
【００５１】スペーサ層６は、ノンドープのＧａＡｓか
らなる厚さ５ｎｍの層である。エッチング停止層７は、
ノンドープのＡｌ0.5 Ｇａ0.5 Ａｓからなる厚さ５ｎｍ
の層である。キャップ層８は、ノンドープのＧａＡｓか
らなる厚さ１３０ｎｍの層である。
らなる厚さ５ｎｍの層である。エッチング停止層７は、
ノンドープのＡｌ0.5 Ｇａ0.5 Ａｓからなる厚さ５ｎｍ
の層である。キャップ層８は、ノンドープのＧａＡｓか
らなる厚さ１３０ｎｍの層である。
【００５２】次に、ソース電極及びドレイン電極が形成
される領域に対応した開口を有するレジストパターンを
形成する。このレジストパターンをマスクとして、例え
ば、加速エネルギ１５０〜１７５ｋｅＶ、ドーズ量１×
１０13ｃｍ-2の条件でＳｉをイオン注入する。８５０℃
で２０分間の熱処理を行い、注入されたＳｉ原子を活性
化する。ソース電極及びドレイン電極が形成される領域
に、キャップ層８から電子走行層３の上層部まで達する
低抵抗領域１０Ｓ及び１０Ｄが形成される。
される領域に対応した開口を有するレジストパターンを
形成する。このレジストパターンをマスクとして、例え
ば、加速エネルギ１５０〜１７５ｋｅＶ、ドーズ量１×
１０13ｃｍ-2の条件でＳｉをイオン注入する。８５０℃
で２０分間の熱処理を行い、注入されたＳｉ原子を活性
化する。ソース電極及びドレイン電極が形成される領域
に、キャップ層８から電子走行層３の上層部まで達する
低抵抗領域１０Ｓ及び１０Ｄが形成される。
【００５３】マスクとして使用したレジストパターンを
残したまま、ＡｕＧｅ／Ａｕの積層を蒸着により形成す
る。例えば、ＡｕＧｅ層の厚さを５０ｎｍ、Ａｕ層の厚
さを３００ｎｍとする。レジストパターンを、その上に
蒸着されたＡｕＧｅ／Ａｕ層と共に除去する。このよう
にして、ソース電極９Ｓ及びドレイン電極９Ｄが形成さ
れる。本実施例においては、ソース電極９Ｓとドレイン
電極９Ｄとの間隔ＬSDを４μｍとした。
残したまま、ＡｕＧｅ／Ａｕの積層を蒸着により形成す
る。例えば、ＡｕＧｅ層の厚さを５０ｎｍ、Ａｕ層の厚
さを３００ｎｍとする。レジストパターンを、その上に
蒸着されたＡｕＧｅ／Ａｕ層と共に除去する。このよう
にして、ソース電極９Ｓ及びドレイン電極９Ｄが形成さ
れる。本実施例においては、ソース電極９Ｓとドレイン
電極９Ｄとの間隔ＬSDを４μｍとした。
【００５４】Ｎ2 雰囲気中で温度を４５０℃とし、約２
分間の熱処理を行い、ソース電極９Ｓ及びドレイン電極
９Ｄとキャップ層８との界面を合金化する。ソース電極
９Ｓとドレイン電極９Ｄに挟まれたゲート電極形成領域
に対応した開口を有するレジストパターンを形成する。
このレジストパターンをマスクとし、エッチングガスと
してＳｉＣｌ4 ＋ＳＦ6 を用いた反応性イオンエッチン
グ（ＲＩＥ）によりキャップ層８をエッチングする。こ
のエッチングガスはＡｌＧａＡｓをほとんどエッチング
しないため、ＡｌＧａＡｓからなるエッチング停止層７
の上面が露出した時点で深さ方向のエッチングがほぼ停
止する。
分間の熱処理を行い、ソース電極９Ｓ及びドレイン電極
９Ｄとキャップ層８との界面を合金化する。ソース電極
９Ｓとドレイン電極９Ｄに挟まれたゲート電極形成領域
に対応した開口を有するレジストパターンを形成する。
このレジストパターンをマスクとし、エッチングガスと
してＳｉＣｌ4 ＋ＳＦ6 を用いた反応性イオンエッチン
グ（ＲＩＥ）によりキャップ層８をエッチングする。こ
のエッチングガスはＡｌＧａＡｓをほとんどエッチング
しないため、ＡｌＧａＡｓからなるエッチング停止層７
の上面が露出した時点で深さ方向のエッチングがほぼ停
止する。
【００５５】ＨＮＯ3 を用いたウェットエッチングによ
り、露出した領域のエッチング停止層７を後処理する。
ＨＮＯ3 は、ドライエッチングにより、ダメージを受け
たエッチング停止層７を除去し、スペーサ層６を表面に
露出させる。このようにして、スペーサ層６の上面まで
達する凹部１２が形成される。
り、露出した領域のエッチング停止層７を後処理する。
ＨＮＯ3 は、ドライエッチングにより、ダメージを受け
たエッチング停止層７を除去し、スペーサ層６を表面に
露出させる。このようにして、スペーサ層６の上面まで
達する凹部１２が形成される。
【００５６】エッチングマスクとして使用したレジスト
パターンを残したまま、厚さ３００ｎｍのＡｌ層を蒸着
により形成する。レジストパターン上に蒸着されたＡｌ
層と共にレジストパターンを除去する。凹部１２内を埋
め尽くすＡｌからなるゲート電極１１が形成される。本
実施例では、ソース電極９Ｓのゲート電極側の端部とゲ
ート電極１１の中心までの距離ＬSGを１．５μｍ、ゲー
ト長ＬG を０．９μｍとした。
パターンを残したまま、厚さ３００ｎｍのＡｌ層を蒸着
により形成する。レジストパターン上に蒸着されたＡｌ
層と共にレジストパターンを除去する。凹部１２内を埋
め尽くすＡｌからなるゲート電極１１が形成される。本
実施例では、ソース電極９Ｓのゲート電極側の端部とゲ
ート電極１１の中心までの距離ＬSGを１．５μｍ、ゲー
ト長ＬG を０．９μｍとした。
【００５７】図２は、図１に示すＭＥＳＦＥＴの電流電
圧特性を示す。横軸はドレイン電圧を単位Ｖで表し、縦
軸はドレイン電流を単位ｍＡで表す。図中の各曲線に付
した数字はゲート電圧を表す。ゲート電圧が０Ｖの時ド
レイン電流がほとんど流れず、エンハンスメントモード
になっていることがわかる。ゲート電圧を増加させると
飽和ドレイン電流も増加し、ゲート電圧１．６Ｖの時の
飽和ドレイン電流が約１６０ｍＡとなる。
圧特性を示す。横軸はドレイン電圧を単位Ｖで表し、縦
軸はドレイン電流を単位ｍＡで表す。図中の各曲線に付
した数字はゲート電圧を表す。ゲート電圧が０Ｖの時ド
レイン電流がほとんど流れず、エンハンスメントモード
になっていることがわかる。ゲート電圧を増加させると
飽和ドレイン電流も増加し、ゲート電圧１．６Ｖの時の
飽和ドレイン電流が約１６０ｍＡとなる。
【００５８】図１に示すＭＥＳＦＥＴでは、キャップ層
８の厚さを１３０ｎｍとしているため、図７Ｃで説明し
たように電子走行層３のシート抵抗の増加が抑制されて
いると考えられる。また、キャップ層８がゲート電極１
１の側面に接触しているため、図７Ａに示すようなゲー
ト電極の両側に形成される表面空乏層の発生が抑制され
る。
８の厚さを１３０ｎｍとしているため、図７Ｃで説明し
たように電子走行層３のシート抵抗の増加が抑制されて
いると考えられる。また、キャップ層８がゲート電極１
１の側面に接触しているため、図７Ａに示すようなゲー
ト電極の両側に形成される表面空乏層の発生が抑制され
る。
【００５９】また、ＡｌＧａＡｓからなるゲートコンタ
クト層５のＡｌの組成比が０．５とされている。従来、
ゲートコンタクト層５のＡｌの組成比は０．２程度とさ
れていた。Ａｌの組成比を高くすることにより、ゲート
電極１１とゲートコンタクト層５との間のビルトインポ
テンシャルを高くすることができる。図５Ｂで説明した
ように、ビルトインポテンシャルを高くするとピンチオ
フ電圧が高くなり、さらに、ゲート電圧を正に振り込ん
だ時のゲートリーク電流を低減できるため、エンハンス
メントモードのＭＥＳＦＥＴの作製に有効である。な
お、ゲートコンタクト層のＡｌの組成比を０．４〜１．
０としても同様の効果が得られるであろう。
クト層５のＡｌの組成比が０．５とされている。従来、
ゲートコンタクト層５のＡｌの組成比は０．２程度とさ
れていた。Ａｌの組成比を高くすることにより、ゲート
電極１１とゲートコンタクト層５との間のビルトインポ
テンシャルを高くすることができる。図５Ｂで説明した
ように、ビルトインポテンシャルを高くするとピンチオ
フ電圧が高くなり、さらに、ゲート電圧を正に振り込ん
だ時のゲートリーク電流を低減できるため、エンハンス
メントモードのＭＥＳＦＥＴの作製に有効である。な
お、ゲートコンタクト層のＡｌの組成比を０．４〜１．
０としても同様の効果が得られるであろう。
【００６０】緩和層４は、電子走行層３とゲートコンタ
クト層５との界面の荒れを抑制する。
クト層５との界面の荒れを抑制する。
【００６１】ゲートコンタクト層５の上に、スペーサ層
６を形成し、その上にスペーサ層６及びキャップ層８の
両方とエッチング耐性の異なるエッチング停止層７を形
成している。このエッチング停止層７を設けることによ
り、凹部１２の深さの制御が容易になる。
６を形成し、その上にスペーサ層６及びキャップ層８の
両方とエッチング耐性の異なるエッチング停止層７を形
成している。このエッチング停止層７を設けることによ
り、凹部１２の深さの制御が容易になる。
【００６２】第１の実施例では、図１に示すソース／ド
レイン電極間距離ＬSDを４μｍとした。ＭＥＳＦＥＴの
ドレイン効率を高めるためには、ソース／ドレイン電極
間距離ＬSDを４μｍ以下とすることが好ましい。また、
ソース電極とゲート電極中心間距離ＬSGを１．５μｍと
した。良好な相互コンダクタンスを得るためには、この
距離ＬSGを１．５μｍ以下とすることが好ましい。
レイン電極間距離ＬSDを４μｍとした。ＭＥＳＦＥＴの
ドレイン効率を高めるためには、ソース／ドレイン電極
間距離ＬSDを４μｍ以下とすることが好ましい。また、
ソース電極とゲート電極中心間距離ＬSGを１．５μｍと
した。良好な相互コンダクタンスを得るためには、この
距離ＬSGを１．５μｍ以下とすることが好ましい。
【００６３】図３Ａは、本発明の第２の実施例によるＭ
ＥＳＦＥＴの断面図を示す。図１に示すＭＥＳＦＥＴで
は、ソース電極９Ｓとドレイン電極９Ｄをキャップ層８
の上に配置した。これに対し、図３Ａに示すＭＥＳＦＥ
Ｔでは、キャップ層８からスペーサ層６の下面に達する
凹部１３Ｓ及び１３Ｄを形成してゲートコンタクト層５
の上面を露出させ、ゲートコンタクト層５に直接接する
ようにソース電極９Ｓとドレイン電極９Ｄを配置してい
る。
ＥＳＦＥＴの断面図を示す。図１に示すＭＥＳＦＥＴで
は、ソース電極９Ｓとドレイン電極９Ｄをキャップ層８
の上に配置した。これに対し、図３Ａに示すＭＥＳＦＥ
Ｔでは、キャップ層８からスペーサ層６の下面に達する
凹部１３Ｓ及び１３Ｄを形成してゲートコンタクト層５
の上面を露出させ、ゲートコンタクト層５に直接接する
ようにソース電極９Ｓとドレイン電極９Ｄを配置してい
る。
【００６４】図１に示すＭＥＳＦＥＴでは、Ｓｉを注入
した低抵抗領域１０Ｓ、１０Ｄにより、ソース電極９
Ｓ、ドレイン電極９Ｄと電子走行層３とをオーミック接
続している。これに対し、図２に示すＭＥＳＦＥＴで
は、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３
との間に緩和層４とゲートコンタクト層５のみしか存在
しないため、ソース電極９Ｓ及びドレイン電極９Ｄの下
方領域の合金化のみによりオーミック接続を確保するこ
とができる。その他の構成は、図１に示すＭＥＳＦＥＴ
と同様である。
した低抵抗領域１０Ｓ、１０Ｄにより、ソース電極９
Ｓ、ドレイン電極９Ｄと電子走行層３とをオーミック接
続している。これに対し、図２に示すＭＥＳＦＥＴで
は、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３
との間に緩和層４とゲートコンタクト層５のみしか存在
しないため、ソース電極９Ｓ及びドレイン電極９Ｄの下
方領域の合金化のみによりオーミック接続を確保するこ
とができる。その他の構成は、図１に示すＭＥＳＦＥＴ
と同様である。
【００６５】次に、図３Ａに示すＭＥＳＦＥＴの製造方
法を、図１に示すＭＥＳＦＥＴの製造方法との相違点に
着目して説明する。図１に示す低抵抗領域１０Ｓ、１０
Ｄの形成のためのＳｉイオン注入の工程の代わりに、ソ
ース電極９Ｓ及びドレイン電極９Ｄを形成すべき領域に
対応した開口を有するレジストパターンを形成し、この
開口を通してキャップ層８、エッチング停止層７及びス
ペーサ層６をエッチングし、凹部１３Ｓ及び１３Ｄを形
成する。キャップ層８とエッチング停止層７のエッチン
グ条件は、図１の凹部１２を形成する時の条件と同様で
ある。スペーサ層６のエッチング条件は、キャップ層８
のエッチング条件と同様である。
法を、図１に示すＭＥＳＦＥＴの製造方法との相違点に
着目して説明する。図１に示す低抵抗領域１０Ｓ、１０
Ｄの形成のためのＳｉイオン注入の工程の代わりに、ソ
ース電極９Ｓ及びドレイン電極９Ｄを形成すべき領域に
対応した開口を有するレジストパターンを形成し、この
開口を通してキャップ層８、エッチング停止層７及びス
ペーサ層６をエッチングし、凹部１３Ｓ及び１３Ｄを形
成する。キャップ層８とエッチング停止層７のエッチン
グ条件は、図１の凹部１２を形成する時の条件と同様で
ある。スペーサ層６のエッチング条件は、キャップ層８
のエッチング条件と同様である。
【００６６】エッチングマスクとして使用したレジスト
パターンを残したままＡｕＧｅ／Ａｕの積層を蒸着によ
り形成し、リフトオフすることにより、ソース電極９Ｓ
及びドレイン電極９Ｄを形成する。Ｎ2 雰囲気中で温度
を４５０℃とし、２分間の熱処理をおこなってソース電
極９Ｓ及びドレイン電極９Ｄの下方領域を合金化する。
パターンを残したままＡｕＧｅ／Ａｕの積層を蒸着によ
り形成し、リフトオフすることにより、ソース電極９Ｓ
及びドレイン電極９Ｄを形成する。Ｎ2 雰囲気中で温度
を４５０℃とし、２分間の熱処理をおこなってソース電
極９Ｓ及びドレイン電極９Ｄの下方領域を合金化する。
【００６７】その他の工程は、図１で説明した工程と同
様である。図３Ａに示すＭＥＳＦＥＴでは、合金化され
た領域によってソース電極９Ｓ、ドレイン電極９Ｄと電
子走行層３とがオーミックに接続される。これに対し、
図１では、ゲートコンタクト層５を貫通して形成された
低抵抗領域１０Ｓ及び１０Ｄによりソース電極９Ｓ、ド
レイン電極９Ｄと電子走行層３とがオーミックに接続さ
れる。
様である。図３Ａに示すＭＥＳＦＥＴでは、合金化され
た領域によってソース電極９Ｓ、ドレイン電極９Ｄと電
子走行層３とがオーミックに接続される。これに対し、
図１では、ゲートコンタクト層５を貫通して形成された
低抵抗領域１０Ｓ及び１０Ｄによりソース電極９Ｓ、ド
レイン電極９Ｄと電子走行層３とがオーミックに接続さ
れる。
【００６８】ＡｌＧａＡｓからなるゲートコンタクト層
３のＡｌの組成比は約０．５である。このようにＡｌの
組成比を比較的高くすると、イオン注入されたＳｉ原子
が活性化しにくくなる。このため、ソース電極９Ｓ、ド
レイン電極９Ｄと電子走行層３との間の接続抵抗を低く
することが困難になる。
３のＡｌの組成比は約０．５である。このようにＡｌの
組成比を比較的高くすると、イオン注入されたＳｉ原子
が活性化しにくくなる。このため、ソース電極９Ｓ、ド
レイン電極９Ｄと電子走行層３との間の接続抵抗を低く
することが困難になる。
【００６９】図３Ａに示すように、ソース電極９Ｓ、ド
レイン電極９Ｄと電子走行層３とを合金化領域で接続す
ることにより、ソース電極９Ｓ、ドレイン電極９Ｄと電
子走行層３との間の接続抵抗を低減することが容易にな
る。
レイン電極９Ｄと電子走行層３とを合金化領域で接続す
ることにより、ソース電極９Ｓ、ドレイン電極９Ｄと電
子走行層３との間の接続抵抗を低減することが容易にな
る。
【００７０】図３Ｂは、図３Ａに示す第２の実施例の変
形例を示す。図３Ａに示すＭＥＳＦＥＴでは、ソース電
極９Ｓ及びドレイン電極９Ｄがゲートコンタクト層５に
接していたが、図３Ｂに示すＭＥＳＦＥＴでは、ソース
電極９Ｓ及びドレイン電極９Ｄが緩和層４に接してい
る。その他の構成は、図３ＡのＭＥＳＦＥＴと同様であ
る。
形例を示す。図３Ａに示すＭＥＳＦＥＴでは、ソース電
極９Ｓ及びドレイン電極９Ｄがゲートコンタクト層５に
接していたが、図３Ｂに示すＭＥＳＦＥＴでは、ソース
電極９Ｓ及びドレイン電極９Ｄが緩和層４に接してい
る。その他の構成は、図３ＡのＭＥＳＦＥＴと同様であ
る。
【００７１】図３Ｂに示す構成でも、ソース電極９Ｓ、
ドレイン電極９Ｄと電子走行層３とが、ゲートコンタク
ト層５を貫通するＳｉ注入領域を介さず、合金化領域に
よってオーミック接続される。従って、ソース電極９
Ｓ、ドレイン電極９Ｄと電子走行層３との間の接続抵抗
の増加を抑制することができる。
ドレイン電極９Ｄと電子走行層３とが、ゲートコンタク
ト層５を貫通するＳｉ注入領域を介さず、合金化領域に
よってオーミック接続される。従って、ソース電極９
Ｓ、ドレイン電極９Ｄと電子走行層３との間の接続抵抗
の増加を抑制することができる。
【００７２】図３Ｂでは、ソース電極９Ｓとドレイン電
極９Ｄとを緩和層４に接触させる場合を示したが、緩和
層４を設けない場合等には、電子走行層３に直接接触さ
せてもよい。
極９Ｄとを緩和層４に接触させる場合を示したが、緩和
層４を設けない場合等には、電子走行層３に直接接触さ
せてもよい。
【００７３】上記第１及び第２の実施例では、ＧａＡｓ
基板を用い、電子走行層３、緩和層４、スペーサ層６及
びキャップ層８をＧａＡｓで形成し、ゲートコンタクト
層５及びエッチング停止層７をＡｌＧａＡｓで形成した
場合を説明したが、その他の材料で形成してもよい。
基板を用い、電子走行層３、緩和層４、スペーサ層６及
びキャップ層８をＧａＡｓで形成し、ゲートコンタクト
層５及びエッチング停止層７をＡｌＧａＡｓで形成した
場合を説明したが、その他の材料で形成してもよい。
【００７４】例えば、ＧａＡｓ基板を用い、電子走行層
３をＩｎＧａＡｓで形成し、緩和層４をＩｎＧａＡｓ若
しくはＧａＡｓで形成し、ゲートコンタクト層５及びエ
ッチング停止層７をＡｌＧａＡｓで形成し、スペーサ層
６及びキャップ層８をＧａＡｓで形成してもよい。ま
た、ＩｎＰ基板を用い、電子走行層３、緩和層４及びス
ペーサ層６をＩｎＧａＡｓで形成し、ゲートコンタクト
層５及びエッチング停止層７をＡｌＩｎＡｓで形成し、
キャップ層８をＩｎＰで形成してもよい。
３をＩｎＧａＡｓで形成し、緩和層４をＩｎＧａＡｓ若
しくはＧａＡｓで形成し、ゲートコンタクト層５及びエ
ッチング停止層７をＡｌＧａＡｓで形成し、スペーサ層
６及びキャップ層８をＧａＡｓで形成してもよい。ま
た、ＩｎＰ基板を用い、電子走行層３、緩和層４及びス
ペーサ層６をＩｎＧａＡｓで形成し、ゲートコンタクト
層５及びエッチング停止層７をＡｌＩｎＡｓで形成し、
キャップ層８をＩｎＰで形成してもよい。
【００７５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
電子走行層の上に配置されるキャップ層を厚くすること
により、電子走行層を薄くしたときのシート抵抗の増加
を抑制することができる。このため、電子走行層を薄く
してＭＥＳＦＥＴをエンハンスメントモードにしたとき
のシート抵抗の増加による利得の低下等を抑制すること
ができる。
電子走行層の上に配置されるキャップ層を厚くすること
により、電子走行層を薄くしたときのシート抵抗の増加
を抑制することができる。このため、電子走行層を薄く
してＭＥＳＦＥＴをエンハンスメントモードにしたとき
のシート抵抗の増加による利得の低下等を抑制すること
ができる。
【図１】本発明の第１の実施例によるＭＥＳＦＥＴの断
面図である。
面図である。
【図２】図１に示すＭＥＳＦＥＴの電流電圧特性を示す
グラフである。
グラフである。
【図３】本発明の第２の実施例及びその変形例によるＭ
ＥＳＦＥＴの断面図である。
ＥＳＦＥＴの断面図である。
【図４】ＭＥＳＦＥＴの断面図である。
【図５】図４に示すＭＥＳＦＥＴのピンチオフ電圧を電
子走行層の厚さ及びビルトインポテンシャルの関数とし
て示すグラフである。
子走行層の厚さ及びビルトインポテンシャルの関数とし
て示すグラフである。
【図６】図４に示すＭＥＳＦＥＴのピンチオフ電圧を０
Ｖとするための電子走行層の厚さを不純物濃度の関数と
して示すグラフ、及び電子走行層の不純物濃度と厚さと
の積を不純物濃度の関数として示すグラフである。
Ｖとするための電子走行層の厚さを不純物濃度の関数と
して示すグラフ、及び電子走行層の不純物濃度と厚さと
の積を不純物濃度の関数として示すグラフである。
【図７】リセス型ＭＥＳＦＥＴ及び埋込ゲート型ＭＥＳ
ＦＥＴの断面図、及び電子走行層のシート抵抗をその上
に形成されたキャップ層の厚さの関数として示すグラフ
である。
ＦＥＴの断面図、及び電子走行層のシート抵抗をその上
に形成されたキャップ層の厚さの関数として示すグラフ
である。
１ 半絶縁性基板 ２ ノンドープバッファ層 ３ ｎ型電子走行層 ４ 緩和層 ５ ゲートコンタクト層 ６ スペーサ層 ７ エッチング停止層 ８ キャップ層 ９Ｓ ソース電極 ９Ｄ ドレイン電極 １０Ｓ、１０Ｄ 低抵抗領域 １１ ゲート電極 １２、１３Ｓ、１３Ｄ 凹部 ５０ 半絶縁性基板 ５１ 電子走行層 ５１ａ、５１ｂ 空乏層 ５２ ゲートコンタクト層 ５３ キャップ層 ５４Ｓ ソース電極 ５４Ｄ ドレイン電極 ５５ ゲート電極 ５６ 凹部 ５７Ｓ、５７Ｄ 低抵抗領域
Claims (24)
- 【請求項１】 支持基板と、 前記支持基板の上に配置された化合物半導体からなるキ
ャリア走行層と、 前記キャリア走行層の上の一部の領域に配置され、導電
性材料からなるゲート電極と、 前記キャリア走行層の上の、前記ゲート電極の両側の領
域にそれぞれ配置され、ノンドープの化合物半導体から
なり、１００ｎｍ以上の厚さを有するキャップ層と、 前記キャリア走行層とオーミック接続する電流電極とを
有する半導体装置。 - 【請求項２】 さらに、前記キャリア走行層とゲート電
極との間に配置され、前記キャリア走行層のバンドギャ
ップよりも大きなバンドギャップを有する化合物半導体
からなるゲートコンタクト層を有する請求項１に記載の
半導体装置。 - 【請求項３】 前記２つの電流電極が前記キャップ層の
上に配置されている請求項２に記載の半導体装置。 - 【請求項４】 前記２つの電流電極が前記キャップ層の
上面から少なくとも該キャップ層の下面に達する凹部内
に配置されている請求項２に記載の半導体装置。 - 【請求項５】 前記２つの電流電極が前記キャップ層の
上面から少なくとも前記ゲートコンタクト層の下面に達
する凹部内に配置されている請求項４に記載の半導体装
置。 - 【請求項６】 前記ゲート電極に外部から電圧を印加し
ない状態において、前記キャリア走行層の前記ゲート電
極下方領域の全厚さが空乏化している請求項２〜５のい
ずれかに記載の半導体装置。 - 【請求項７】 前記ゲート電極が、その両側にそれぞれ
形成された前記キャップ層の各々に対向する側面を有
し、 前記キャップ層が、前記ゲート電極の側面に接している
請求項２〜６のいずれかに記載の半導体装置。 - 【請求項８】 前記２つの電流電極の間隔が４μｍ以下
である請求項２〜７のいずれかに記載の半導体装置。 - 【請求項９】 さらに、前記キャリア走行層と前記ゲー
トコンタクト層との間に配置され、前記キャリア走行層
と同一組成のノンドープ化合物半導体からなる緩和層を
有する請求項２〜８のいずれかに記載の半導体装置。 - 【請求項１０】 さらに、 前記ゲートコンタクト層と前記キャップ層との間に配置
され、ノンドープの化合物半導体からなるスペーサ層
と、 前記スペーサ層と前記キャップ層との間に配置され、前
記スペーサ層及び前記キャップ層とエッチング耐性の異
なるエッチング停止層とを有し、 前記ゲート電極が、前記スペーサ層に接するように配置
されている請求項２〜９のいずれかに記載の半導体装
置。 - 【請求項１１】 前記支持基板及び前記キャップ層がノ
ンドープのＧａＡｓで形成され、 前記キャリア走行層がｎ型不純物をドープされたＧａＡ
ｓで形成され、 前記ゲートコンタクト層がノンドープのＡｌＧａＡｓで
形成されている請求項２〜１０のいずれかに記載の半導
体装置。 - 【請求項１２】 前記ゲートコンタクト層のＡｌの組成
比が０．４〜１．０である請求項１１に記載の半導体装
置。 - 【請求項１３】 前記支持基板、前記キャップ層及び前
記緩和層がノンドープのＧａＡｓで形成され、 前記キャリア走行層がｎ型不純物をドープされたＧａＡ
ｓで形成され、 前記ゲートコンタクト層がノンドープのＡｌＧａＡｓで
形成されている請求項９に記載の半導体装置。 - 【請求項１４】 前記支持基板、前記キャップ層及び前
記スペーサ層がノンドープのＧａＡｓで形成され、 前記キャリア走行層がｎ型不純物をドープされたＧａＡ
ｓで形成され、 前記ゲートコンタクト層及び前記エッチング停止層がノ
ンドープのＡｌＧａＡｓで形成されている請求項１０に
記載の半導体装置。 - 【請求項１５】 前記支持基板及び前記キャップ層がノ
ンドープのＧａＡｓで形成され、 前記キャリア走行層がｎ型不純物をドープされたＩｎＧ
ａＡｓで形成され、 前記ゲートコンタクト層がノンドープのＡｌＧａＡｓで
形成されている請求項２〜１０のいずれかに記載の半導
体装置。 - 【請求項１６】 前記ゲートコンタクト層のＡｌの組成
比が０．４〜１．０である請求項１５に記載の半導体装
置。 - 【請求項１７】 前記支持基板、前記キャップ層がノン
ドープのＧａＡｓで形成され、 前記キャリア走行層がｎ型不純物をドープされたＩｎＧ
ａＡｓで形成され、 前記ゲートコンタクト層がノンドープのＡｌＧａＡｓで
形成され、 前記緩和層がノンドープのＩｎＧａＡｓまたはＧａＡｓ
で形成されている請求項９に記載の半導体装置。 - 【請求項１８】 前記支持基板、前記キャップ層及び前
記スペーサ層がノンドープのＧａＡｓで形成され、 前記キャリア走行層がｎ型不純物をドープされたＩｎＧ
ａＡｓで形成され、 前記ゲートコンタクト層及び前記エッチング停止層がノ
ンドープのＡｌＧａＡｓで形成されている請求項１０に
記載の半導体装置。 - 【請求項１９】 前記支持基板及びキャップ層がノンド
ープのＩｎＰで形成され、 前記キャリア走行層がｎ型不純物をドープされたＩｎＧ
ａＡｓで形成され、 前記ゲートコンタクト層がノンドープのＡｌＩｎＡｓで
形成されている請求項２〜１０のいずれかに記載の半導
体装置。 - 【請求項２０】 前記支持基板及びキャップ層がノンド
ープのＩｎＰで形成され、 前記キャリア走行層がｎ型不純物をドープされたＩｎＧ
ａＡｓで形成され、 前記ゲートコンタクト層がノンドープのＡｌＩｎＡｓで
形成され、 前記緩和層がノンドープのＩｎＧａＡｓで形成されてい
る、請求項９に記載の半導体装置。 - 【請求項２１】 前記支持基板及びキャップ層がノンド
ープのＩｎＰで形成され、 前記キャリア走行層がｎ型不純物をドープされたＩｎＧ
ａＡｓで形成され、 前記スペーサ層がノンドープのＩｎＧａＡｓで形成さ
れ、 前記ゲートコンタクト層及び前記エッチング停止層がノ
ンドープのＡｌＩｎＡｓで形成されている請求項１０に
記載の半導体装置。 - 【請求項２２】 支持基板と、 前記支持基板上に配置され、導電性を付与する不純物を
含有する化合物半導体からなるキャリア走行層と、 前記キャリア走行層上の一部領域に配置され、導電性材
料からなるゲート電極と、 前記ゲート電極の両側に、かつ前記ゲート電極から離間
して配置され、前記キャリア走行層に電気的に接続する
ソース、ドレイン領域と、 前記キャリア走行層上の、前記ゲート電極と前記ソー
ス、ドレイン領域との間の領域にそれぞれ配置された化
合物半導体によって構成され、その表面から内部に向か
って延びる表面空乏層の厚みと同等か、またはそれより
も大きい厚みを有するキャップ領域とを有する半導体装
置。 - 【請求項２３】 さらに、 前記キャリア走行層と前記ゲート電極との間に配置さ
れ、前記キャリア走行層のバンドギャップよりも大きな
バンドギャップを有する化合物半導体からなるゲートコ
ンタクト層を有する請求項２２に記載の半導体装置。 - 【請求項２４】 前記ゲート電極に外部から電圧を印加
しない状態において、前記キャリア走行層の前記ゲート
電極下方の全厚さが空乏化している請求項２２および２
３に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04016096A JP3616447B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体装置 |
| US08/689,661 US5949095A (en) | 1996-02-27 | 1996-08-13 | Enhancement type MESFET |
| FR9610436A FR2745421B1 (fr) | 1996-02-27 | 1996-08-26 | Mesfet du type enrichissement |
| KR1019970001484A KR100250793B1 (ko) | 1996-02-27 | 1997-01-20 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04016096A JP3616447B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232336A true JPH09232336A (ja) | 1997-09-05 |
| JP3616447B2 JP3616447B2 (ja) | 2005-02-02 |
Family
ID=12573018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04016096A Expired - Fee Related JP3616447B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5949095A (ja) |
| JP (1) | JP3616447B2 (ja) |
| KR (1) | KR100250793B1 (ja) |
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