JPS6352479A - ＧａＡｓ電界効果型トランジスタ及びその製造方法 - Google Patents
ＧａＡｓ電界効果型トランジスタ及びその製造方法Info
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- JPS6352479A JPS6352479A JP19522186A JP19522186A JPS6352479A JP S6352479 A JPS6352479 A JP S6352479A JP 19522186 A JP19522186 A JP 19522186A JP 19522186 A JP19522186 A JP 19522186A JP S6352479 A JPS6352479 A JP S6352479A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、ＧａＡｓを基板に用いたショットキ接合ゲ
ート型電界効果トランジスタ及びその調造方法に関する
。
ート型電界効果トランジスタ及びその調造方法に関する
。
（従来の技術）
ＧａＡｓを基板に用いたシ＝１ノトキ接合ゲート型電界
効果トランジスタ（以下５ｉＥＳＦＥＴと略す）の性能
を向上させるには、■ゲート長を短縮する。
効果トランジスタ（以下５ｉＥＳＦＥＴと略す）の性能
を向上させるには、■ゲート長を短縮する。
■動作層をＵ層化、高濃度化するという２つの手法があ
る。しかし■ゲート長と短縮した場合に）ま、ゲートの
両脇に形成された高濃度のソース・ドレイン領域が近接
するため、これらの間を基板を通して電流が流れ、しき
い値電圧Ｖ ＋ ｈが負側にシフトシ、相互フンダクタ
ンスｇｍが劣化するといういわゆるショートチャネル効
果が生じる。また、■動作層をＩＱ Ｒ化するに際して
は、一般にＧａＡｓＭＥＳＦＥＴの動作層はイオン注入
で形成されており、注入エネルギーを下げて動作層を薄
層化するにはイオン注入装置自体からの制約がある。
る。しかし■ゲート長と短縮した場合に）ま、ゲートの
両脇に形成された高濃度のソース・ドレイン領域が近接
するため、これらの間を基板を通して電流が流れ、しき
い値電圧Ｖ ＋ ｈが負側にシフトシ、相互フンダクタ
ンスｇｍが劣化するといういわゆるショートチャネル効
果が生じる。また、■動作層をＩＱ Ｒ化するに際して
は、一般にＧａＡｓＭＥＳＦＥＴの動作層はイオン注入
で形成されており、注入エネルギーを下げて動作層を薄
層化するにはイオン注入装置自体からの制約がある。
これらの問題を解決する方法として、動作層となるｎ型
層の下部に反対導電型であるＰ型層を形成する技術が報
告されている（Ｋ−Ｙａｍａｓａｋｉ ｅｔ−ａｌ−”
Ｂｅｌｏｗ １０ｐｓ／ｇａｔｅ ｏｐｅｒａｔｉｏ
ｎ ｗｉｔｈ Ｂｕｒｉｅｄ Ｐ−Ｉａｙｅｒ ５Ａ
ＩＮＴ ＦＥＴ′ｓ” Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｅ
ｔｔｅｒｃ ＶＯＩ、２０ｐＩ） １０２９−１０３１
、 （１９８４） ）。
層の下部に反対導電型であるＰ型層を形成する技術が報
告されている（Ｋ−Ｙａｍａｓａｋｉ ｅｔ−ａｌ−”
Ｂｅｌｏｗ １０ｐｓ／ｇａｔｅ ｏｐｅｒａｔｉｏ
ｎ ｗｉｔｈ Ｂｕｒｉｅｄ Ｐ−Ｉａｙｅｒ ５Ａ
ＩＮＴ ＦＥＴ′ｓ” Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｅ
ｔｔｅｒｃ ＶＯＩ、２０ｐＩ） １０２９−１０３１
、 （１９８４） ）。
第３図にこの構造を示す。ゲー）′ｇｉ極（５）に近接
して高儂度のｎソース・ドレイン領域（２，３）が形成
されている。ｎ＋型型動滑層１）及びｎ＋領＃ｊＣ（２
゜３）をこりかこんでイオン注入によるｐ型ｒｆＩ（４
）が形成されている。６，７はそれぞれソース・ドレイ
ン電弛、８はＳ ｉ Ｎ膜、９はＳｉｎ、膜である。
して高儂度のｎソース・ドレイン領域（２，３）が形成
されている。ｎ＋型型動滑層１）及びｎ＋領＃ｊＣ（２
゜３）をこりかこんでイオン注入によるｐ型ｒｆＩ（４
）が形成されている。６，７はそれぞれソース・ドレイ
ン電弛、８はＳ ｉ Ｎ膜、９はＳｉｎ、膜である。
本構造のＭＥＳＦＥＴにおいては動作層（４）及びｎ＋
領領域２．３）をとりかこむように形成されたｐＭ（４
）；６（ｎ”（２、３）間の電子に対するごテンシャル
パリアとなり、基板電流が流れるのを防いで短チヤネル
効果が抑制される。さらにこのｐ層（４）は動作層（１
）との間にｐ −ｎ接合を形成し、そのビルトイン電圧
によって動作層（１）側にも空乏層がのび、実質的に動
作層（１）が薄層化されている。
領領域２．３）をとりかこむように形成されたｐＭ（４
）；６（ｎ”（２、３）間の電子に対するごテンシャル
パリアとなり、基板電流が流れるのを防いで短チヤネル
効果が抑制される。さらにこのｐ層（４）は動作層（１
）との間にｐ −ｎ接合を形成し、そのビルトイン電圧
によって動作層（１）側にも空乏層がのび、実質的に動
作層（１）が薄層化されている。
しかしながら、本構造においては、ｐ層（４）がドレイ
ン領域（３）ともｐ −ｎ接合を形成するため、ドレイ
ン電極の対地容量が増大するという欠点がある。また、
ＧａＡｓ ＭＥＳＦＥＴの場合は、一般にオーミック電
極としてＡｕＧｅ系合金をＧａＡｓと反応（合金化）さ
せてオーミックコンタクトを形成するが、この合金化反
応はかなりの深さまで進行する。その結果ソース・ドレ
イン電ｔｉ！（６，７）がｐ層（４）とフンタクトし、
本来７０−ティングであるべきｐｆｆ（４）の電位がソ
ースあるいはドレインの電圧によって変調されてしまう
という恐れもある。
ン領域（３）ともｐ −ｎ接合を形成するため、ドレイ
ン電極の対地容量が増大するという欠点がある。また、
ＧａＡｓ ＭＥＳＦＥＴの場合は、一般にオーミック電
極としてＡｕＧｅ系合金をＧａＡｓと反応（合金化）さ
せてオーミックコンタクトを形成するが、この合金化反
応はかなりの深さまで進行する。その結果ソース・ドレ
イン電ｔｉ！（６，７）がｐ層（４）とフンタクトし、
本来７０−ティングであるべきｐｆｆ（４）の電位がソ
ースあるいはドレインの電圧によって変調されてしまう
という恐れもある。
さらにこれらの問題を解決しようとして、ｐ型層をｒｌ
＋層よりも薄くする、あるいはｎ＋層をｐ ７蕾：りも
深く形成するという方法をとった場合には、ｐ層の下を
ｎ＋間の基板電流が流れてしまい、充分に短チヤネル効
果を抑制することができなくなる。
＋層よりも薄くする、あるいはｎ＋層をｐ ７蕾：りも
深く形成するという方法をとった場合には、ｐ層の下を
ｎ＋間の基板電流が流れてしまい、充分に短チヤネル効
果を抑制することができなくなる。
（発明が解決しようとする問題点）
以上述べてきたように、動作層及びｎ中層の下部全面に
ｐ型層を形成する方法においては、ドレイン領域のｎ＋
層とｐ層の接合にょるドレイン容量の増大、及びオーミ
ック電極金属のつき抜けによるｐ層の電位の変調という
問題点があった。本発明は、ドレイン容量の増大をまね
くことなく、短チヤネル効果を充分に抑制するとともに
、動作層を薄層化することにより、高速動作の可能なＧ
ａＡｓＭｇ５Ｆ’ＢＴと、その製造方法を提供すること
にある。
ｐ型層を形成する方法においては、ドレイン領域のｎ＋
層とｐ層の接合にょるドレイン容量の増大、及びオーミ
ック電極金属のつき抜けによるｐ層の電位の変調という
問題点があった。本発明は、ドレイン容量の増大をまね
くことなく、短チヤネル効果を充分に抑制するとともに
、動作層を薄層化することにより、高速動作の可能なＧ
ａＡｓＭｇ５Ｆ’ＢＴと、その製造方法を提供すること
にある。
（問題点を解決するための手段）
上記目的を達成するために本発明においては、ｐ型層を
動作層の下部にのみ設け、がっソース・ドレイ／のｎ領
域とは接していないことを特徴とする。また、この様な
構造を実現する手段とじてｎ＋の注入に用いたマスク・
パターンを絶縁膜等のパターンに反転するセルファライ
ン方法において、パターン反転を行った後、反転した膜
をマスクとしてセルファラインでｐ型を形成する不純物
を動作層の下部にのみイオン注入することを特徴とする
Ｏ （作用） ｐ −ｎ接合の容量は、接合の面積に比例する。
動作層の下部にのみ設け、がっソース・ドレイ／のｎ領
域とは接していないことを特徴とする。また、この様な
構造を実現する手段とじてｎ＋の注入に用いたマスク・
パターンを絶縁膜等のパターンに反転するセルファライ
ン方法において、パターン反転を行った後、反転した膜
をマスクとしてセルファラインでｐ型を形成する不純物
を動作層の下部にのみイオン注入することを特徴とする
Ｏ （作用） ｐ −ｎ接合の容量は、接合の面積に比例する。
本発明においては、ドレインのｎ＋領領域内接合を形成
する部分はゲート端部のみに限られるので、従来構造に
比べて接合面積が大幅に減少し、結果として接合容量の
増大を抑えられる。
する部分はゲート端部のみに限られるので、従来構造に
比べて接合面積が大幅に減少し、結果として接合容量の
増大を抑えられる。
さらに、オーミック１！極の下部にｐＦｔｊが存在しな
いため、仮にオーミック電極が合金化反応によりｎ領域
をつき抜けたとしても、ｐ層と接することはない。
いため、仮にオーミック電極が合金化反応によりｎ領域
をつき抜けたとしても、ｐ層と接することはない。
（実施例）
第１図は、本発明の一実施例における５ｆＢＳＦＥＴの
断面図である。半＠縁性ＧａＡｓ基板Ｌ０）の表面にｎ
型動作層（１１が形成され、その上部にゲート電極（５
）が形成されている。ゲート電極（５）に近接して、ｎ
型＃ （１）より高濃度で深い計ソース・ドレイン領域
（２，３）がセルファラインで形成されている。
断面図である。半＠縁性ＧａＡｓ基板Ｌ０）の表面にｎ
型動作層（１１が形成され、その上部にゲート電極（５
）が形成されている。ゲート電極（５）に近接して、ｎ
型＃ （１）より高濃度で深い計ソース・ドレイン領域
（２，３）がセルファラインで形成されている。
ｎ型動作層（１）の下部には、反対導電型であるｐ型層
（４）が形成されているが、このｐ型Ｒ（４）は動作層
（１）の下部にのみ形成され、ソースドレイン領域の高
濃度層（２，３）の下部には形成されていない。
（４）が形成されているが、このｐ型Ｒ（４）は動作層
（１）の下部にのみ形成され、ソースドレイン領域の高
濃度層（２，３）の下部には形成されていない。
６．７はそれぞれソース・ドレイン電極、８は表面保護
用のＳｉＮ膜、９はパターン反転用のＳｉＯ膜である。
用のＳｉＮ膜、９はパターン反転用のＳｉＯ膜である。
以下第２図（ａ）〜（ｅ）を用いて、本構造を実現する
ための製造方法について説明する。
ための製造方法について説明する。
半絶縁性ＧａＡｓ基板（０）に、Ｓｉイオンを加速エネ
ルギ５Ｑｋｅｖ、注入量３．０Ｘ１ｏ”で選択的に注入
することにより、ｎ型動作層（１）を形成する。引き続
き表面保腹膜として、プラズマＣＶＤ法によりＳｉＮ膜
（８）を１５０ＯＡの厚さに堆積し、その上部に多層レ
ジスト法によりレジスト員／スパッタＳｉｎ、膜（１０
からなるｎ＋注入用マスクを形成する（第２図（ａ））
。
ルギ５Ｑｋｅｖ、注入量３．０Ｘ１ｏ”で選択的に注入
することにより、ｎ型動作層（１）を形成する。引き続
き表面保腹膜として、プラズマＣＶＤ法によりＳｉＮ膜
（８）を１５０ＯＡの厚さに堆積し、その上部に多層レ
ジスト法によりレジスト員／スパッタＳｉｎ、膜（１０
からなるｎ＋注入用マスクを形成する（第２図（ａ））
。
この多層レジストをマスクとして、Ｓｉイオンを加ｇｘ
木ルギ２００ｋｅ’／％注入量４．ＯＸ １１ ｃｒｙ
ｐｔ −ｃＳｉＮ膜を通して注入し、高ｊ度のソース・
ドレイン領ｔｔｃ（２，３）を形成する。この後、スパ
ッタ８ ｉ ０．膜（９）を全面に５００ＯＡの厚さに
堆積し、多層レジストでリフトオフすることにより、ｎ
＋注入パターンを反転したＳｉｎ、パターンが形成され
る（第２図（ｂ））。
木ルギ２００ｋｅ’／％注入量４．ＯＸ １１ ｃｒｙ
ｐｔ −ｃＳｉＮ膜を通して注入し、高ｊ度のソース・
ドレイン領ｔｔｃ（２，３）を形成する。この後、スパ
ッタ８ ｉ ０．膜（９）を全面に５００ＯＡの厚さに
堆積し、多層レジストでリフトオフすることにより、ｎ
＋注入パターンを反転したＳｉｎ、パターンが形成され
る（第２図（ｂ））。
次にＰＥＴの動作層以外の部分をフォトレジストα２で
覆った後、ｐ型不純物としてＢｅイオンを、ｎ＋ソース
・ドレイン領域（２，３）より深く注入する。本実施例
においては、Ｂｅイオンの注入条件は、加速エネルギ１
３０ｋｅｖ、注入量８ Ｘ １０ｉｌ ｃｒＥ２とした
。この時、ｎ＋（２，３）の上部に形成された５０００
Ａ厚のＳｉＯ，（９）およびレジス） １１２がＢｅイ
オンに対してのマスクとなり、計領域にはＢｅは注入さ
れない。この結果、動作層（１）の下部にのみセルファ
ラインでｐ型層（４）が形成される。
覆った後、ｐ型不純物としてＢｅイオンを、ｎ＋ソース
・ドレイン領域（２，３）より深く注入する。本実施例
においては、Ｂｅイオンの注入条件は、加速エネルギ１
３０ｋｅｖ、注入量８ Ｘ １０ｉｌ ｃｒＥ２とした
。この時、ｎ＋（２，３）の上部に形成された５０００
Ａ厚のＳｉＯ，（９）およびレジス） １１２がＢｅイ
オンに対してのマスクとなり、計領域にはＢｅは注入さ
れない。この結果、動作層（１）の下部にのみセルファ
ラインでｐ型層（４）が形成される。
引き絖き注入不純物活性化のためのアニールを８０００
Ｃ２０分間行った後、Ｓ ｌＯｘ （９）／ Ｓ ｉ
Ｎｆ８）を順次開口してオーミックｔｌ！Ｏ（６，７）
を形成する（第２図（ｄ））。
Ｃ２０分間行った後、Ｓ ｌＯｘ （９）／ Ｓ ｉ
Ｎｆ８）を順次開口してオーミックｔｌ！Ｏ（６，７）
を形成する（第２図（ｄ））。
最後にＳ ｉ Ｏ，（９１をマスクとして動作層上部の
８ｉＮ膜（８）を、選択的に開口し、ゲート電極（５）
を形成することによりＦＥＴが完成する（第２図（ｅ）
）。
８ｉＮ膜（８）を、選択的に開口し、ゲート電極（５）
を形成することによりＦＥＴが完成する（第２図（ｅ）
）。
本発明のＦＥＴにおいては、動作層の下部に、ソース・
ドレインのｎ＋領領域り深くｐ型層が形成されている。
ドレインのｎ＋領領域り深くｐ型層が形成されている。
このｐ型層は電子に対するボテンシャル・バリアとなる
ため、ゲート長が短くなりソース−ドレインのｎ＋が近
接してきても、ｎ＋間を流れる電流を工止することがで
きる。この結果、ゲート長を１μｍ以下に短ｎしても短
チヤネル効果が生じず、高性能のＦＥＴが得られる。ま
たこのｐ層はｎ型である動作層との間でｐ −ｎ接合を
形成し、そのビルト・インポテンシャルにより動作層側
にも空乏層がのび、活性層の厚さが実効的に薄くなる。
ため、ゲート長が短くなりソース−ドレインのｎ＋が近
接してきても、ｎ＋間を流れる電流を工止することがで
きる。この結果、ゲート長を１μｍ以下に短ｎしても短
チヤネル効果が生じず、高性能のＦＥＴが得られる。ま
たこのｐ層はｎ型である動作層との間でｐ −ｎ接合を
形成し、そのビルト・インポテンシャルにより動作層側
にも空乏層がのび、活性層の厚さが実効的に薄くなる。
このため低エネルギー注入を行わなくても高濃度・！：
（層の活性層が得られ、ＦＥＴの電流駆動能力が大幅に
向上される。
（層の活性層が得られ、ＦＥＴの電流駆動能力が大幅に
向上される。
さらに本発明のＦＥ’Ｉ’においては、ｎ＋の下部にｐ
層が存在せず、ソース・ドレイン領域のｎ＋とｐ層が接
するのはわずかに動作ｍ個の一部である。
層が存在せず、ソース・ドレイン領域のｎ＋とｐ層が接
するのはわずかに動作ｍ個の一部である。
このため、ｐ層のない従来構造のものと比較しても、ド
レイン容量はほとんど増加しない。また、オーミック７
Ｈ葎の合金化反応によるつき抜けでデバイス特性が劣化
することもない。
レイン容量はほとんど増加しない。また、オーミック７
Ｈ葎の合金化反応によるつき抜けでデバイス特性が劣化
することもない。
以上の効果により、本発明にかかるＦＥＴにおいては、
容量増大の問題や、オーミック金属の突き沙けといった
デバイス製造上の問題点を生じることなく、短チヤネル
効果を生じずに短ゲート化が可能で、かつ動作層の薄層
化・箭濃度化がなされるため、高性能なＦＥＴを得るこ
とができ、スイッチングスピードを向上することができ
る。
容量増大の問題や、オーミック金属の突き沙けといった
デバイス製造上の問題点を生じることなく、短チヤネル
効果を生じずに短ゲート化が可能で、かつ動作層の薄層
化・箭濃度化がなされるため、高性能なＦＥＴを得るこ
とができ、スイッチングスピードを向上することができ
る。
第１図は本発明によるＭＥＳＦ’ＥＴの構造を示す断面
図、第２図は本発明の一実施例によるへ（ＥＳＦ１〕’
！’の製造方法を示す断面図、第３図は従来の５ＩＨ８
ＦＥＴの構造を示す断面図である。 ０・・・半絶縁性ＧａＡｓ基板 １・・・ｎ型動作層 ２・・・ｎ＋ソース領域 ３・・・ｎ＋ドレイン領域 ４・・・ｐ列沿 ５・・・ゲート″Ｕ！極 ６・・・ソース電極 ７・・・ドレイン電極 ８・・・ＳｉＮ界 ９・・・Ｓｉｎ、膜 １０・・・レジスト １１・・・スパッタＳｉｎ、膜 １２・・・レジスト 代理人 弁理士 則 近 憲 佑 同 竹 花 喜大男 第１図 第２図 第２図 第３図
図、第２図は本発明の一実施例によるへ（ＥＳＦ１〕’
！’の製造方法を示す断面図、第３図は従来の５ＩＨ８
ＦＥＴの構造を示す断面図である。 ０・・・半絶縁性ＧａＡｓ基板 １・・・ｎ型動作層 ２・・・ｎ＋ソース領域 ３・・・ｎ＋ドレイン領域 ４・・・ｐ列沿 ５・・・ゲート″Ｕ！極 ６・・・ソース電極 ７・・・ドレイン電極 ８・・・ＳｉＮ界 ９・・・Ｓｉｎ、膜 １０・・・レジスト １１・・・スパッタＳｉｎ、膜 １２・・・レジスト 代理人 弁理士 則 近 憲 佑 同 竹 花 喜大男 第１図 第２図 第２図 第３図
Claims (4)
- （１）半絶縁性半導体基板の表面に、動作層となる一導
電型導電層を有し、該動作層の下部に該動作層に接して
反対導電型導電層を有し、かつソース・ドレインの高濃
度領域の下部には該反対導電型層が形成されていないこ
とを特徴とするＧａＡｓ電界効果型トランジスタ。 - （２）半絶縁性半導体基板はＧａＡｓ基板であることを
特徴とする特許請求範囲第１項記載のＧａＡｓ電界効果
型トランジスタ。 - （３）半絶縁性半導体基板上に動作層を形成する工程と
第１の膜でイオン注入のマスクを形成する工程と、該第
１の膜をマスクとして高濃度のソース・ドレイン領域を
形成する工程と、前記第１の膜のパターンを第２の膜に
転写する工程と、該第２の膜をマスクに動作層とは反対
の導電層を形成する不純物をイオン注入する工程とを有
することを特徴とするＧａＡｓ電界効果型トランジスタ
の製造方法。 - （４）半絶縁性半導体基板はＧａＡｓ基板であることを
特徴とする特許請求範囲第３項記載のＧａＡｓ電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19522186A JPS6352479A (ja) | 1986-08-22 | 1986-08-22 | ＧａＡｓ電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19522186A JPS6352479A (ja) | 1986-08-22 | 1986-08-22 | ＧａＡｓ電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352479A true JPS6352479A (ja) | 1988-03-05 |
Family
ID=16337479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19522186A Pending JPS6352479A (ja) | 1986-08-22 | 1986-08-22 | ＧａＡｓ電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352479A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187379A (en) * | 1991-02-14 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and manufacturing method therefor |
| JPH06151965A (ja) * | 1992-10-29 | 1994-05-31 | Toyoda Gosei Co Ltd | 窒素−３属元素化合物半導体発光素子 |
| US5686325A (en) * | 1994-11-30 | 1997-11-11 | Fujitsu Limited | Method for forming MESFET having T-shaped gate electrode |
| US6075262A (en) * | 1995-09-21 | 2000-06-13 | Fujitsu Limited | Semiconductor device having T-shaped gate electrode |
-
1986
- 1986-08-22 JP JP19522186A patent/JPS6352479A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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