JPH0493038A

JPH0493038A - 電界効果トランジスタ

Info

Publication number: JPH0493038A
Application number: JP20933890A
Authority: JP
Inventors: Takamaro Mizoguchi; 溝口　孝麿; Norihiko Matsunaga; 徳彦松永
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-09
Filing date: 1990-08-09
Publication date: 1992-03-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、電極を改良した電界効果トランジスタＰＥＴ
に関する。

（従来の技術）ＧａＡｓＭＥ８ＦＥＴまたはその集積回路は、８ｉを形
成母材にした素子に比べて、高速動作ができるものとし
て、広い応用が考えられている。従来Ｇ　ａ　Ａ　ｓ集
積回路においては、高速性の特徴をよりいっそう発揮せ
しめるため、ＦＥＴのゲート長を短縮する努力が行われ
、ゲート長は１μｍから０．８μｍの水準のものが実用
化の段階にいたっている。さらに将来的には０．５μｍ
ないしょシ短いゲート長の素子が要望されている。

ゲート長を短縮することの付随効果として、素子の特性
に悪影響を及ぼす短チヤネル効果と称されるものが派生
する。この影響を排除するため、ｐ層を埋込み構造とし
て介在させるＦＥＴ構造が有効であることがしられてい
る。この構造によれば、別の効果として、集積回路の安
定な動作に必要な素子特性の均一性が向上するとされて
いる。

ところが、ゲート長が０５μｍの水準になると、ＦＥＴ
の静特性にいわゆるキンク現象が現われる。

この現象はキャリアである電子Ｅが、電界で加速され、
ドレイン側近傍で電子とホールＨの対をつくるが、この
ホールによってドレイン電流が多量に流れる事に起因す
る。この現象の現われる特性上の位置を特定するパラメ
ータとしてドレイン電圧（Ｖｄ）に注目すれば、Ｖｄは
個々の素子ごとに異なり、このことはＰＥＴの動作点が
個々に異なることになる。高密度集積と高速性をめざし
た回路においては、このようなばらつきの影響が顕著に
現われる。

このような不都合を解消する方法として、ｐ型埋め込み
層に引き出し電極を設け、ここからホールをすい出すこ
とが有効である。

この様なＦＥＴｆｆ、第７図に示す。半絶縁性ＧａＡｓ
基板１０表面にｎ型動作層７２が形成され、さらにこれ
とショットキー接合する窒化タングステンのゲート電極
７４がこの動作層７２上に形成されている。またこのゲ
ート電極７４の両側にはｎ型のソース・ドレイン領域７
６．７７が配設されており、さらに夫々の領域上にはソ
ース・ドレイン電極７９１，７９２　　が形成されてい
る。７３は動作層７２のＦから基板１の表面にまで延在
して形成されたｐ型埋め込み層であり、取り出し電極７
０を有する。このＭＢＳＦＢＴの電極７０に一２■の電
圧（この時ドレインは＋２Ｖ、ソースは０■印加）を印
加してこの電極７０からすい出すことによシ、キンク現
象の発生を抑制することができる。

しかしながら、このＭＥＳＦＥＴには以下の様な問題が
あった。

即ち、ｐ型埋め込み層７３の取シ出し電極７０をＭＥＳ
ＦＥＴの夫々の電極と別個にしかも離して形成するため
に、素子全体の占める占有面積が大きくなり、素子の微
細化ができなかった。この様なＭＥＳＦＥＴを素子とし
て用いた集積回路は篩集積化を達成できず、大型化して
しまうばかりか、ｐ型埋め込みＪ＠７３に印加する別の
電源を必要とし、構成が煩雑になるのであった。この様
に引き出し電極７０をＭＥ８ＦＥＴ本体から離して形成
した主たる要因は、キンク現象を防止するために、ＭＥ
ＳＦＥＴのソース拳ドレイン領域７６．７７に印加する
電位よりも低い別の電位をｐ型埋め込み層７３に加える
必要があったためである。本発明者は種々のシュミレー
ションを行った結果、この電位が、ソースと同一電位で
あってもキンク現象を十分に抑制できる事を見い出した
のである。

（発明が解決しようとする課題）従来の電界効果トランジスタは、ｐ型埋め込み層に電極
を形成しており、この電極がソース・ドレイン電極から
離間して形成されているため、この電極を含めたトラン
ジスタの占める占有面積は大きくなるという問題があっ
た。

本発明は上記問題点に鑑みなされたもので、この電極を
含めた電界効果トランジスタ全体の占有面積の縮小化を
図った電界効果トランジスタを提供する事を目的とする
。

〔発明の構成〕

（課題を解決するだめの手段）上記問題点を解決するために、本発明は半導体基板表面
に形成された一導電型の動作層と、この動作層上に形成
された制御ゲートと、前記動作層に夫々隣接し前記制御
ゲートの両側の前記基板表面に形成されたソース領域及
びドレイン領域と、前記ソース・ドレイン領域の一方の
領域及び前記動作層に隣接し前記基板表面まで延在して
形成さ電極とを具備する事を特徴とする電界効果トラン
ジスタを提供するものである。

（作用）上記構成によれば逆導電型半導体層の埋め込み層は基板
表面まで延在し、この基板表面でソース・ドレイン領域
の一方と隣接して形成されているので逆導電型半導体層
を含めた電界効果トランジスタの占有面積は従来と比べ
縮小化される。−！、た、逆導電型半導体層の引き出し
電極はソース・ドレイン電極の一方と一体になっており
、ソース・ドレイン領域のいずれかに印加される電圧に
よってこの引き出し電極からキ／り現象の原因となるキ
ャリアを取り出す事ができる。

（実施例）本発明の詳細を実施例によって説明する。

本発明の第１の実施例に係るショットキー接合型電界効
果トランジスタ（ＭＢＳＦＥＴ）を第１図に示した。第
１図（ａ）は平面図、第１図（ｂ）はその人Ａ′断面図
である。このＭＥＳＦＥＴを第２図の製造工程順に示し
た断面丙で詳細を説明する。

先ず、半絶縁性のＧ　ａ　Ａ　ｓ基板１上にＳｉのイオ
ン注入によって、ｎ型の動作層２を形成する。この後、
全面に窒化タングステンをスパッタリングで極４をマス
クにしてＳｉのイオン注入を行い、ｎ型の中間濃度層６
．．７．を形成する。この層は不純物濃度が動作層２よ
りも高く、ソース・ドレイン領域よりも低いものである
。３□は、ゲート電極４の形成前にＭｇ又１ｌ−１：Ｂ
ｅイオンを注入して形成したｐ型埋め込み層である。（
第２図（ａ））さらにマスク膜５１を除去した後、全面にＣＶＤ法によ
って５ｉｏ２膜を形成し、エッチバックを行う事によっ
てゲート電極４の側壁に５ｉｎ２膜８を残置する。次い
で、このゲート電極４とＳｉｎ、膜８それにマスク膜５
２をマスクにしてＳｉイオンを基板中に注入する事によ
り、ｎ型のソース・ドレイン領域６２．７２を形成する
。以上の工程では注入したイオンの活性化のだめの熱処
理工程の説明を省略したが、これは８００℃２０分間程
度で行えば良く、イオン注入工程が終了毎に行っても良
い賦−括して最後に行っても良い（第２図（ｂ））。

さらに、マスク膜５２を除去した後、蒸着法によってＡ
　ｕ　Ｏｅ合金のソース・ドレインｆｔ＆９＋、ｃ＋□
を形成する（第２図（Ｃ））。

最後に、ソース電極９□に接触させる様に、蒸着法によ
ってＡ　ｕ　Ｚ　ｎの引き出し電極１０１をｐ型埋め込
み層３、上に形成してＭＥＳＦＥＴは完成する。

（第１図（ｂ））っている。このソース電極９．に０■、ドレイン電極９
１に負荷抵抗Ｒを介して電源電圧＋２■を印加してＭＥ
ＳＦＥＴを動作させ、Ｉ、　−Ｖ、特性を調べたものが
第３図である。実線は本実施例のデータである。破線は
−）テ黴のために挙げたｐ埋め込み層のないＭＥＳＦＥ
Ｔの同様のデータである。夫々、ゲート電圧を０．２　
、０．３　、０．４Ｖについて調べた。

この図から明らかな様に、本実施例のＭＢＳＦＥＴでは
、キンク現象が全く発生しない事が判った。

さらに、ソース領域６ｚに隣接してｐ型埋め込み層３ｍ
が形成され、しかもｐ型埋め込み層３．とソス領域を合
わせた占有面積（ゲート電極上から見た面積）はドレイ
ン領域７ｚとほぼ同一になっているため、全体の占有面
積は第７図に示した従来のＭＥＳＦＢＴに比べて小さく
なる。

次ぎに、本発明の第２の実施例を第４図に沿って説明す
る。以下の実施例では、先の実施例と同一部分について
の詳細な説明は省略する。このＭＥＳＦＥＴはソース領
域６２からドレイン領域７Ｊ：かけて除々に幅広になっ
ておシ、また引き出し電極１０２はゲート電極４の長手
方向に沿ってソース電極９３に並べて形成した点が、先
の実施例のものと大きく異なる。

尚、第４図（ａ）はこのＭＢＳＦＥＴの平面図であり、
また第４図（ｂ）はこの平面図のＢ　−Ｂｌ断面を示す
図である。

この様なＭＥＳＦＥＴは、先の実施例と全く同様の効果
を奏する事に加え、ソース領域６２に比ベトレイン領域
７□側の動作層の幅りを広くしているために、ドレイン
耐圧の低下を抑制することができる。

上述した引き出し電極はｐ型用及びｎ型用の２種類の異
なる材料の電極を接触させて形成したが、この様に分け
なくても同一材料で形成しても良い。

この場合には、例えば電極材料にＡ　ｕ　Ｚ　ｎを選び
、この実施例のＭＥＳＦＥＴのソース領域６２を低濃度
のｎｌＪｌ層に形成した後、このｎ型層にＡ　ｕ　Ｚ　
ｎのソース電極をアロイ形成する。しかる後、予め形成
していた比較的不純物濃度の高いｐ型埋め込み層３、に
Ａ　ｕ　Ｚ　ｎの引き出し電極を蒸着形成し、この層と
の間にオーミック接触を取る様にすれば実現できる。

さらに、本発明の第３の実施例を第５図に沿って説明す
る。第５図（ａ）のｃ　−ｃ’断面を第５図（ｂ）に示
した。

この実施例に係るＭＥＳＦＥＴは、ｐ型埋め込み層３２
の表面近傍に不純物濃度のピーク値を持ってきた点が第
２の実施例と異なる点である。

この様なＭＥＳＦＥＴを実現するには、引き出し電極１
０２の形成予定領域に他の部分よりも厚くしたマスクか
或はこの領域のみにマスクを形成しておき、このマスク
とＧａＡｓ基板１との境界部分に不純物濃度のピークが
くる様にこのマスク上からＭｇやＢｅ等をイオン注入す
る。この後、マスクを除去することによって、ＧａＡｓ
基板１表面でのｐ型不純物の濃度を最も高くできる。こ
れによって引き出し電極１０２とｐ型埋め込み層３２間
のオーミックコンタクトも低抵抗にて良好に取ることが
できるのである。

さらに、本発明の第４の実施例を第６図に沿って説明す
る。このＭＥＳＦＥＴはｎ型のソースＯドレイン領域が
エピタキシャル層で形成されておシ、動作層２よりも結
果的に底上げされて形成されている点と、引き出し電極
１０２がソース電極９４からずらして形成されている点
が第３の実施例のものと異なる。第６図（ａ）の平面図
のうち、Ｅ−Ｅｌ断面は第６図（ｂ）の右半分の断面図
に示し、またＤ　−Ｄ’断面は第６図（ｂ）の左半分の
断面図に示した。

このＭＥＳＦＥＴは、先の第３の実施例と全く同一の効
果を得ることができる。

本発明は実施例に限定されるものではなく、以下の様に
しても良いのである。

■以上の実施例では、ｎ型動作層のＭＥＳＦＥＴについ
て説明したが、ｐ型動作層のものにも同様に適用できる
。この場合には、埋め込み層はｎ型となり、この層に設
ける引き出し電極はソース電極ではなくドレイン電極に
接触して形成する。これは、キンクの原因となるのがホ
ールではなく電子であるため、ソースに比べて高電位と
なるドレイン側からしかこの電子をすい出せないからで
ある。

■ここではショットキー接合型電極を有するＭＥＳＦＥ
Ｔについて述べたがこの電極は、動作層に電界を印加で
きるものなら何でも良く、例えばＭＯ８型電極ＳＩＳ型
電極或は、動作層と逆の導電型の半導体を電極とする様
なｐｎ接合型電極でも良い。

■形成母材はＧａＡｓに限るものではなく、他の化合物
半導体例えば、５ｉＧｅやＩｎＰ等でも良く、また■族
生導体例えばＳｉやＧｅ等でも同様に適用できる。

〔発明の効果〕

本発明により、電界効果トランジスタの占める占有面積
を縮小化できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は本発
明の第１の実施例を示す断面図、第３図は本発明の第１
の実施例を説明する図、第４図は、本発明の第２の実施
例を示す図、第５図は本発明の第３の実施例を示す図、
第６図は本発明の第４の実施例を示す図、第７図は従来
例を示す断面図である。１・・・ＧａＡｓ基板、２・・・ｎ型動作層、３・・・
ｐ型埋め込み層、４・・・ショットキーゲート電極、５
・・・マスク膜、６・・・ソース領域、７・・・ドレイ
ン領域、８・・・絶縁物、９・・・ソース・ドレイン、
１０・・・ｐ埋め込み層の電極。代理人　弁理士　則　近　憲　佑第図

Claims

【特許請求の範囲】

（１）半導体基板表面に形成された一導電型の動作層と
、この動作層上に形成された制御ゲートと、前記動作層
に夫々隣接し前記制御ゲートの両側の前記基板表面に形
成されたソース領域及びドレイン領域と、前記ソース・
ドレイン領域の一方の領域及び動作層に隣接し前記基板
表面まで延在して形成された逆導電型半導体層と、この
逆導電型半導体層と前記ソース・ドレイン領域の一方の
領域にオーミツク接触して形成された電極とを具備する
事を特徴とする電界効果トランジスタ。
（２）前記電極は前記ソース領域表面に形成されたソー
ス電極と前記逆導電型半導体層表面に形成された引き出
し電極とが接触して形成された事を特徴とする電界効果
トランジスタ。
（３）前記動作層は、ソース領域側からドレイン領域側
にかけ、ゲート電極の長手方向に徐々に広がっている事
を特徴とする請求項１記載の電界効果トランジスタ。
（４）前記ソース・ドレイン領域はエピタキシャル層で
ある事を特徴とする請求項１記載の電界効果トランジス
タ。