JPS62211959A - 半導体装置 - Google Patents
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- JPS62211959A JPS62211959A JP5361386A JP5361386A JPS62211959A JP S62211959 A JPS62211959 A JP S62211959A JP 5361386 A JP5361386 A JP 5361386A JP 5361386 A JP5361386 A JP 5361386A JP S62211959 A JPS62211959 A JP S62211959A
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- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
半導体装置であって、基板（４）を゛備え、一導電形の
キャリヤを含む該キャリヤ注入用の領域（Ｌ）および該
キャリヤ排出用の領域（２）を該基板（４）の表面に設
け、領域（１）を領域（２）に比べて浅くかつ高濃度に
することにより、該領域間の抵抗の増大を抑制し、耐圧
を損なうことな（短チヤネル効果の低減を可能とする。
キャリヤを含む該キャリヤ注入用の領域（Ｌ）および該
キャリヤ排出用の領域（２）を該基板（４）の表面に設
け、領域（１）を領域（２）に比べて浅くかつ高濃度に
することにより、該領域間の抵抗の増大を抑制し、耐圧
を損なうことな（短チヤネル効果の低減を可能とする。
本発明は半導体装置に関し、特に、高速コンピュータ、
高速通信システム等において要求されている高性能ＬＳ
ｒ（大規模集積回路）の基本素子としてのＦＥＴ （電
界効果トランジスタ）に関する。
高速通信システム等において要求されている高性能ＬＳ
ｒ（大規模集積回路）の基本素子としてのＦＥＴ （電
界効果トランジスタ）に関する。
従来、ＬＳＩ用のＦＥＴとしてはＳｉ（シリコン）を材
料としたものが主流であるが、より一層の高速化および
消費電力Φ低減化を図る観点から、最近ではＧａＡｓ
（ガリウムヒ素）等の化合物半導体を材料としたものも
盛んに研究開発されている。
料としたものが主流であるが、より一層の高速化および
消費電力Φ低減化を図る観点から、最近ではＧａＡｓ
（ガリウムヒ素）等の化合物半導体を材料としたものも
盛んに研究開発されている。
このような高性能なＬＳＩを提供するためにはデバイス
規模の縮小化を行えばよいことが知られているが、この
場合当然のこととしてゲート長も短縮されることになり
、それによって短チヤネル効果が現われる。この短チヤ
ネル効果は、ゲートしきい値電圧が変化したり、あるい
はソース・ドレイン間の相互コンダクタンスｇｍが低下
したりする現象を総称して呼ばれているもので、この短
チヤネル効果を低減させるために従来より種々の試みが
なされている。
規模の縮小化を行えばよいことが知られているが、この
場合当然のこととしてゲート長も短縮されることになり
、それによって短チヤネル効果が現われる。この短チヤ
ネル効果は、ゲートしきい値電圧が変化したり、あるい
はソース・ドレイン間の相互コンダクタンスｇｍが低下
したりする現象を総称して呼ばれているもので、この短
チヤネル効果を低減させるために従来より種々の試みが
なされている。
第５図には従来のＦＥＴの一例が模式的に示される。図
中、５４は半絶縁性ＧａＡｓ基板であり、該基板の表面
には、ｎ形キャリヤを高濃度（ｎ″′）に含むソース領
域５１およびドレイン領域５２が同じ深さで比較的浅く
形成され、これら２つの領域間にはｎ形キャリヤを含む
チャネル層５３が浅く形成されている。さらに、ソース
領域５Ｉおよびドレイン領域５２のそれぞれにオーム性
接触による電極Ｓ、Ｄが設けられ、チャネル層５３には
ショットキー接触によるゲート電極Ｇが設けられている
。第５図に示される構成によれば、短チヤネル効果を低
減させるためにチャネル層５３およびソース領域５１．
ドレイン領域５２の浅層化に加え、ソース領域５１およ
びドレイン領域５２の高濃度化が行われている。しかし
ながら、ゲート電極Ｇ端のドレイン領域５２のキャリヤ
濃度が高く、しかも該ドレイン領域が浅く形成されてい
るが故に、耐圧が低下するという問題点がある。
中、５４は半絶縁性ＧａＡｓ基板であり、該基板の表面
には、ｎ形キャリヤを高濃度（ｎ″′）に含むソース領
域５１およびドレイン領域５２が同じ深さで比較的浅く
形成され、これら２つの領域間にはｎ形キャリヤを含む
チャネル層５３が浅く形成されている。さらに、ソース
領域５Ｉおよびドレイン領域５２のそれぞれにオーム性
接触による電極Ｓ、Ｄが設けられ、チャネル層５３には
ショットキー接触によるゲート電極Ｇが設けられている
。第５図に示される構成によれば、短チヤネル効果を低
減させるためにチャネル層５３およびソース領域５１．
ドレイン領域５２の浅層化に加え、ソース領域５１およ
びドレイン領域５２の高濃度化が行われている。しかし
ながら、ゲート電極Ｇ端のドレイン領域５２のキャリヤ
濃度が高く、しかも該ドレイン領域が浅く形成されてい
るが故に、耐圧が低下するという問題点がある。
第６図には従来のＦＥＴの他の例が模式的に示される。
第５図に示される構成と異なる点は、１つのソース領域
５１の代わりに２つのソース領域５１ａ、５１ｂが設け
られ、かつ、１つのドレイン領域５２の代わりに２つの
ドレイン領域５２ａ、５２ｂが設けられていることであ
る。ここで、ソース領域５１ａおよびドレイン領域５２
ａはゲート電極Ｇに隣接して設けられ、かつキャリヤ濃
度が低く、浅く形成されており、一方、ソース領域５１
ｂおよびドレイン領域５２ｂはゲート電極Ｇから隔てら
れて設けられ、かつキャリヤ濃度が高く、深く形成され
ている。第６図に示される構成によれば、耐圧の低下を
防止することはできるが、低濃度領域（５１ａおよび５
２ａ）が存在するためにソース・ドレイン間の抵抗が増
大す為という問題点が新たに生じる。
５１の代わりに２つのソース領域５１ａ、５１ｂが設け
られ、かつ、１つのドレイン領域５２の代わりに２つの
ドレイン領域５２ａ、５２ｂが設けられていることであ
る。ここで、ソース領域５１ａおよびドレイン領域５２
ａはゲート電極Ｇに隣接して設けられ、かつキャリヤ濃
度が低く、浅く形成されており、一方、ソース領域５１
ｂおよびドレイン領域５２ｂはゲート電極Ｇから隔てら
れて設けられ、かつキャリヤ濃度が高く、深く形成され
ている。第６図に示される構成によれば、耐圧の低下を
防止することはできるが、低濃度領域（５１ａおよび５
２ａ）が存在するためにソース・ドレイン間の抵抗が増
大す為という問題点が新たに生じる。
本発明は、上述した従来形における問題点に鑑み創作さ
れたもので、抵抗の増大を抑制し、耐圧を損なうことな
く短チヤネル効果を低減することができる半導体装置を
提供することを目的としている。
れたもので、抵抗の増大を抑制し、耐圧を損なうことな
く短チヤネル効果を低減することができる半導体装置を
提供することを目的としている。
第１図に本発明による半導体装置の原理ブロック図が示
される。
される。
第１図において４は基板であり、この基板４の表面には
３つの領域が設けられる。すなわち、第１の領域１は一
導電形（ｎ形またはｐ形）のキャリヤを含む領域であっ
て、該キャリヤ注入用として用いられ、第２の領域２は
前記第１の領域１と同じ導電形（ｎ形またはｐ形）のキ
ャリヤを含む領域であって、該キャリヤ排出用として用
いられ、第３の領域３は第１の領域１から第２の領域２
へのキャリヤの移動をｒａ御するのに供される領域であ
る。
３つの領域が設けられる。すなわち、第１の領域１は一
導電形（ｎ形またはｐ形）のキャリヤを含む領域であっ
て、該キャリヤ注入用として用いられ、第２の領域２は
前記第１の領域１と同じ導電形（ｎ形またはｐ形）のキ
ャリヤを含む領域であって、該キャリヤ排出用として用
いられ、第３の領域３は第１の領域１から第２の領域２
へのキャリヤの移動をｒａ御するのに供される領域であ
る。
第１の領域１は第２の領域２に比べて浅く形成され、か
つ第１の領域１のキャリヤ濃度（ｎ″＋またはｐＨ）が
第２の領域２のキャリヤ濃度（ｎ＋またはｐ”）に比べ
て高濃度になるように形成されている。
つ第１の領域１のキャリヤ濃度（ｎ″＋またはｐＨ）が
第２の領域２のキャリヤ濃度（ｎ＋またはｐ”）に比べ
て高濃度になるように形成されている。
本発明による半導体装置においては、第２の領域２が第
１の領域１に比べて相対的に深く形成されているため、
該領域２の抵抗を低く維持することができると共に耐圧
の低下防止にも寄与することができ、その一方で第１の
領域１のキャリヤ濃度が第２の領域２のキャリヤ濃度に
比べて高濃度となっているので、該領域１の抵抗の増大
を抑制することができ、短チヤネル効果の低減が可能と
なる。
１の領域１に比べて相対的に深く形成されているため、
該領域２の抵抗を低く維持することができると共に耐圧
の低下防止にも寄与することができ、その一方で第１の
領域１のキャリヤ濃度が第２の領域２のキャリヤ濃度に
比べて高濃度となっているので、該領域１の抵抗の増大
を抑制することができ、短チヤネル効果の低減が可能と
なる。
第２図に本発明の一実施例としての半導体装置の構成が
断面的に示され、第３図には該装置の製造工程が示され
る。
断面的に示され、第３図には該装置の製造工程が示され
る。
第２図の装置はＭＥＳＦＥＴ （ショットキーバリアゲ
ート形ＦＥＴ）の場合を示し、図中、４は半絶縁性Ｇａ
Ａｓ基板である。基板４の表面にはｎ形チャフル層３が
形成されており、このチャネル層３上にショットキー接
触によるゲート電極Ｇが配設されている。さらにチャネ
ル層３の両側には、ゲート電極Ｇを使用してセルフアラ
イメント方式によりｎ形ソース領域１とｎ形ドレイン領
域２が形成されており、ここでソース領域１はドレイン
領域２に比べて浅く、かつ高濃度となるように形成され
ている。ソースおよびドレインの各領域にはそれぞれソ
ース電極Ｓ、ドレイン電極りがオーム性接触により配設
されている。
ート形ＦＥＴ）の場合を示し、図中、４は半絶縁性Ｇａ
Ａｓ基板である。基板４の表面にはｎ形チャフル層３が
形成されており、このチャネル層３上にショットキー接
触によるゲート電極Ｇが配設されている。さらにチャネ
ル層３の両側には、ゲート電極Ｇを使用してセルフアラ
イメント方式によりｎ形ソース領域１とｎ形ドレイン領
域２が形成されており、ここでソース領域１はドレイン
領域２に比べて浅く、かつ高濃度となるように形成され
ている。ソースおよびドレインの各領域にはそれぞれソ
ース電極Ｓ、ドレイン電極りがオーム性接触により配設
されている。
以下、第３図を参照しながら第２図装置の製造工程を説
明する。
明する。
まず工程（ａ）においては、予めフォトリソグラフィ工
程によりバターニング露光および現像の完了した後のフ
ォトレジスト１０ （厚さ１μｍ）が塗布された半絶縁
性基板４に対して、Ｓｉのイオン注入２０ （エネルギ
ー３０ＫｅＶ 、ドーズ量２．５Ｘ１．Ｏｃｍ ）が
行われ、ｎ形チャネルＮ３が形成される。このｎ形チャ
ネル層の形成後、フォトレジスト１０は除去される。
程によりバターニング露光および現像の完了した後のフ
ォトレジスト１０ （厚さ１μｍ）が塗布された半絶縁
性基板４に対して、Ｓｉのイオン注入２０ （エネルギ
ー３０ＫｅＶ 、ドーズ量２．５Ｘ１．Ｏｃｍ ）が
行われ、ｎ形チャネルＮ３が形成される。このｎ形チャ
ネル層の形成後、フォトレジスト１０は除去される。
工程（ｂ）においては、予めスパッタによりＡｆＮ （
窒化アルミニウム）の保護膜３０ （厚さ１０００人）
がデポジションされた半絶縁性基板４に対して、８５０
℃、２０分間程度の活性化熱処理が施される。この熱処
理が施された後、保護膜３０は８０℃の熱リン酸により
除去される。
窒化アルミニウム）の保護膜３０ （厚さ１０００人）
がデポジションされた半絶縁性基板４に対して、８５０
℃、２０分間程度の活性化熱処理が施される。この熱処
理が施された後、保護膜３０は８０℃の熱リン酸により
除去される。
工程（Ｃ）においては、ｎ形チャネル層３上に、高融点
性のタングステンシリ勺゛イド（Ｗ、Ｓｉ、 ）を用い
てゲート電極Ｇ（厚さ４０００人、長さ１μｍ）が形成
される。
性のタングステンシリ勺゛イド（Ｗ、Ｓｉ、 ）を用い
てゲート電極Ｇ（厚さ４０００人、長さ１μｍ）が形成
される。
工程（ｄ）においては、予めフォトリソグラフィ工程に
よりフォトレジス１−１１＜厚さ１μｍ）が塗布された
半絶縁性基板４に対して、Ｓｉのイオン注入２１ （エ
ネルギー１７５ＫｅＶ 、ドーズ量１．７Ｘ １０”
ｃｍ−” ）が行われ、ｎ形ドレイン領域２が形成され
る。このｎ形ドレイン領域の形成後、フォトレジスト１
１は除去される。
よりフォトレジス１−１１＜厚さ１μｍ）が塗布された
半絶縁性基板４に対して、Ｓｉのイオン注入２１ （エ
ネルギー１７５ＫｅＶ 、ドーズ量１．７Ｘ １０”
ｃｍ−” ）が行われ、ｎ形ドレイン領域２が形成され
る。このｎ形ドレイン領域の形成後、フォトレジスト１
１は除去される。
工程＜ｅ＞においては、予めフォトリソグラフィ工程に
よりフォトレジスト１２（ｆｆさ１μｍ）が塗布された
半絶縁性基板４に対して、Ｓｔのイオン注入２２（エネ
ルギー６０ＫｅＶ、ドーズ量２．０×１０ ｃｍ
）が行われ、ｎ形ソース領域１が形成される。このｎ形
ソース領域の形成後、フォトレジスト１２は除去される
。
よりフォトレジスト１２（ｆｆさ１μｍ）が塗布された
半絶縁性基板４に対して、Ｓｔのイオン注入２２（エネ
ルギー６０ＫｅＶ、ドーズ量２．０×１０ ｃｍ
）が行われ、ｎ形ソース領域１が形成される。このｎ形
ソース領域の形成後、フォトレジスト１２は除去される
。
工程（ｒ）においては、予めスパッタによりＡＡＮの保
護膜３１ （厚さ１０００人）がデボジションされた半
絶縁性基板４に対して、７５０℃、１５分間程度の活性
化熱処理が施される。この熱処理が施された後、保護膜
３１は８０℃の熱リン酸により除去される。
護膜３１ （厚さ１０００人）がデボジションされた半
絶縁性基板４に対して、７５０℃、１５分間程度の活性
化熱処理が施される。この熱処理が施された後、保護膜
３１は８０℃の熱リン酸により除去される。
最後の工程（ｇ）においては、ｎ形ソース領域１および
ｎ形ドレイン領域２のそれぞれに、金・ゲルマニウム／
金（ＡｕＧｅ／Ａｕ）を用いてソース電極Ｓ （厚さ３
０００人）、ドレイン電極Ｄ （厚さ３０００人）が形
成される。
ｎ形ドレイン領域２のそれぞれに、金・ゲルマニウム／
金（ＡｕＧｅ／Ａｕ）を用いてソース電極Ｓ （厚さ３
０００人）、ドレイン電極Ｄ （厚さ３０００人）が形
成される。
第３図に示される工程に従って製造された第２図のＦＥ
Ｔによれば、耐圧を損なうことなく相互コンダクタンス
ｇｍを従来形よりも１０〜２０％増大させることができ
た。
Ｔによれば、耐圧を損なうことなく相互コンダクタンス
ｇｍを従来形よりも１０〜２０％増大させることができ
た。
第２図に示されるＦＥＴにおいては、ソース領域１はド
レイン領域２に比べて相対的に浅く形成されているが、
キャリヤ濃度に関しては高濃度になっているので、ソー
ス領域１の抵抗の増大を抑制することができる。
レイン領域２に比べて相対的に浅く形成されているが、
キャリヤ濃度に関しては高濃度になっているので、ソー
ス領域１の抵抗の増大を抑制することができる。
第４図には本発明の他の実施例の構成が断面的に示され
る。第４図のＦＥＴは、ソース抵抗の低下を実現したも
ので、第２図に示されるソース領域１に更に深くて高濃
度の第２のソース領域５を形成したものである。第４図
のＦＥＴは第２図のＦＥＴと同様に製造することができ
、この場合、第３図に示される（ｅ）の工程が２度くり
返される。
る。第４図のＦＥＴは、ソース抵抗の低下を実現したも
ので、第２図に示されるソース領域１に更に深くて高濃
度の第２のソース領域５を形成したものである。第４図
のＦＥＴは第２図のＦＥＴと同様に製造することができ
、この場合、第３図に示される（ｅ）の工程が２度くり
返される。
なお、上述した実施例ではＧａＡｓ ＭＥＳＦＥＴの場
合について説明したが、それに限らず、ＧａＡｓ ＪＦ
ＥＴ（Ｇａ−へＳ接合ゲート形ＦＥＴ）あるいはＭＯＳ
ＦＥＴ（絶縁ゲート形ＦＥＴ）についても同じ効果が得
られることはもちろんである。
合について説明したが、それに限らず、ＧａＡｓ ＪＦ
ＥＴ（Ｇａ−へＳ接合ゲート形ＦＥＴ）あるいはＭＯＳ
ＦＥＴ（絶縁ゲート形ＦＥＴ）についても同じ効果が得
られることはもちろんである。
以上説明したように本発明によれば、耐圧の低下および
抵抗の増大を招くことな（相互コンダクタンスｇｍを増
大させることができ、短チヤネル効果の低減が可能とな
る。
抵抗の増大を招くことな（相互コンダクタンスｇｍを増
大させることができ、短チヤネル効果の低減が可能とな
る。
第１図は本発明による半導体装置の原理ブロック図。
第２図は本発明の一実施例の構成を示す断面図。
第３図は第２図に示される装置の製造工程図。
第４図は本発明の他の実施例の構成を示す断面図。
第５図は従来のＦＥＴの一例の構成を示す断面図。
第６図は従来のＦＥＴの他の例の構成を示す断面図、で
ある。 １・・・第１の領域（ソース領域）。 ２・・・第２の領域（ドレイン領域）。 ３・・・第３の領域（チャネルＮ）。 ４・・・基板。 ５・・・ソース領域。 本発明の原理ブロック図 第１図 本発明の一実施例の構成を示す断面図 第２図装置の製造工程図 第３図 本発明の他の実施例の構成を示す断面図第４図 従来のＦＥＴの一例の構成を示す断面同第 ５図 従来のＦＥＴの他の例の構成を示す断面図第６図
ある。 １・・・第１の領域（ソース領域）。 ２・・・第２の領域（ドレイン領域）。 ３・・・第３の領域（チャネルＮ）。 ４・・・基板。 ５・・・ソース領域。 本発明の原理ブロック図 第１図 本発明の一実施例の構成を示す断面図 第２図装置の製造工程図 第３図 本発明の他の実施例の構成を示す断面図第４図 従来のＦＥＴの一例の構成を示す断面同第 ５図 従来のＦＥＴの他の例の構成を示す断面図第６図
Claims (1)
- 【特許請求の範囲】 １、基板（４）を備え、該基板（４）の表面に、一導電
形のキャリヤを含む該キャリヤ注入用の第１の領域（１
）と、 前記第１の領域（１）と同じ導電形のキャリヤを含む該
キャリヤ排出用の第２の領域（２）と、前記第１の領域
（１）から第２の領域（２）への前記キャリヤの移動を
制御するのに供される第３の領域（３）とを設け、 前記第１の領域（１）を前記第２の領域（２）に比べて
浅く形成しかつ該第１の領域（１）のキャリヤ濃度を該
第２の領域（２）のキャリヤ濃度に比べて高濃度にした
ことを特徴とする半導体装置。 ２、前記基板（４）が前記第１の領域（１）と反対導電
形の材料からなる特許請求の範囲第１項記載の半導体装
置。 ３、前記基板（４）が半絶縁性の材料からなる特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5361386A JPS62211959A (ja) | 1986-03-13 | 1986-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5361386A JPS62211959A (ja) | 1986-03-13 | 1986-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211959A true JPS62211959A (ja) | 1987-09-17 |
Family
ID=12947751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5361386A Pending JPS62211959A (ja) | 1986-03-13 | 1986-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136376A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH01241181A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-03-13 JP JP5361386A patent/JPS62211959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136376A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH01241181A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置の製造方法 |
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