JPS6156464A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6156464A JPS6156464A JP17860184A JP17860184A JPS6156464A JP S6156464 A JPS6156464 A JP S6156464A JP 17860184 A JP17860184 A JP 17860184A JP 17860184 A JP17860184 A JP 17860184A JP S6156464 A JPS6156464 A JP S6156464A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に半絶縁性半導体基板上に形成
されたショットキバリア形電界効果トランジスタの改良
に関する。
されたショットキバリア形電界効果トランジスタの改良
に関する。
マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）半導
体装置であって、トランジスタ素子の微細化によってそ
の特性の向上と集積度の増大に大きい効果をあげている
。
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）半導
体装置であって、トランジスタ素子の微細化によってそ
の特性の向上と集積度の増大に大きい効果をあげている
。
更にシリコンの物性に基づく限界を超える動作速度の向
上などを実現するために、キャリアの移動度がシリコン
より遥かに大きい砒化ガリウｌ、（ＧａＡｓ）などの化
合物半導体を用いる半導体装置が開発されている。
上などを実現するために、キャリアの移動度がシリコン
より遥かに大きい砒化ガリウｌ、（ＧａＡｓ）などの化
合物半導体を用いる半導体装置が開発されている。
化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタの開発が先行しているが、その特性と集積度とを向
上するために一層の微細化を実現する努力が重ねられて
いる。
工程が簡単であるなどの理由によって電界効果トランジ
スタの開発が先行しているが、その特性と集積度とを向
上するために一層の微細化を実現する努力が重ねられて
いる。
半導体材料にＧａＡｓを用いたショットキバリア形電界
効果１−ランジスタ（以下ＧａＡｓ ＭＥＳ ＦＥＴと
略称する）は現在化合物半導体トランジスタとして最も
多く行われているが、その構造の一例を第２図の模式側
断面図に示す。
効果１−ランジスタ（以下ＧａＡｓ ＭＥＳ ＦＥＴと
略称する）は現在化合物半導体トランジスタとして最も
多く行われているが、その構造の一例を第２図の模式側
断面図に示す。
図に示す従来例においては、半絶縁性ＧａＡｓ基板１１
に、例えばイオン注入法によって或いは不純物をドープ
したＧａＡｓエピタキシャル成長層によって、ｎ形チャ
ネル層１２が形成され、このｎ形チャネル層１２上にシ
ョットキ接触するゲート電極１３が配設される。
に、例えばイオン注入法によって或いは不純物をドープ
したＧａＡｓエピタキシャル成長層によって、ｎ形チャ
ネル層１２が形成され、このｎ形チャネル層１２上にシ
ョットキ接触するゲート電極１３が配設される。
このゲート電極１３をマスクとするイオン注入法によっ
て不純物が導入されて、ｎ形チャネルＦ！１２より高不
純物濃度のｎ゛形ソース及びドレイン領域１４が形成さ
れ、このｎ１形ソース及びドレイン領域１４上にオーミ
ック接触するソース及びドレイン電極１５が配設される
。このいわゆるセルフアライメント法は、ゲート電極１
３の端面とソース及びドレイン高不純物濃度領域１４の
界面とを整合させることを目的として採用されている。
て不純物が導入されて、ｎ形チャネルＦ！１２より高不
純物濃度のｎ゛形ソース及びドレイン領域１４が形成さ
れ、このｎ１形ソース及びドレイン領域１４上にオーミ
ック接触するソース及びドレイン電極１５が配設される
。このいわゆるセルフアライメント法は、ゲート電極１
３の端面とソース及びドレイン高不純物濃度領域１４の
界面とを整合させることを目的として採用されている。
しかしながら、トランジスタ素子の微細化が進められそ
のゲート長が短縮されるに伴って、ゲート閾値電圧の変
動が大きくなり、かつマイナス側にずれ、またトランス
コンダクタンスｇｍが小さくなり、ゲート・ソース間容
量Ｃｇｓが増大して高周波性能指数ａｍ／Ｃｆ！ｓが低
下するなどのいわゆるショートチャネル効果が次第に顕
著になっている。
のゲート長が短縮されるに伴って、ゲート閾値電圧の変
動が大きくなり、かつマイナス側にずれ、またトランス
コンダクタンスｇｍが小さくなり、ゲート・ソース間容
量Ｃｇｓが増大して高周波性能指数ａｍ／Ｃｆ！ｓが低
下するなどのいわゆるショートチャネル効果が次第に顕
著になっている。
このショートチャネル効果の原因の一つとして、ソース
及びドレイン高不純物濃度領域１４に導入される不純物
が、イオン注入及びその後の活性化熱処理の際にゲート
電極下に侵入することが既に知られているが、更に次の
原因がある。
及びドレイン高不純物濃度領域１４に導入される不純物
が、イオン注入及びその後の活性化熱処理の際にゲート
電極下に侵入することが既に知られているが、更に次の
原因がある。
すなわち図に示す如く、ｎ°形ソース及びドレイン領域
１４は相互に接近してｎ形チャネル層１２より深く高不
純物濃度に形成されており、ソース・ドレイン間電圧に
よってｎ形チャネル層１２の下の半絶縁性半導体基板部
分に強い電界を生じて電流 ｉが流れることが
また原因の一つとなっている。
１４は相互に接近してｎ形チャネル層１２より深く高不
純物濃度に形成されており、ソース・ドレイン間電圧に
よってｎ形チャネル層１２の下の半絶縁性半導体基板部
分に強い電界を生じて電流 ｉが流れることが
また原因の一つとなっている。
この様な半絶縁性半導体基板部分に生ずる電流は、ｎ０
形ソース及びドレイン領域１４をｎ形チャネルＪｉｉ１
２と同等の深さにすれば抑制することが可能であるが、
ｎ°形ソース及びドレイン領域１４をイオン注入法によ
って形成する場合に不純物濃度をｌＸｌ０”Ｇｉｌ＋−
’程度以上に出来ないために、ソース及びドレイン電極
のオーミツ接触抵抗及びソース・ゲート間等の寄生抵抗
が増大して、目的とする特性改善を実現することが出来
ない。
形ソース及びドレイン領域１４をｎ形チャネルＪｉｉ１
２と同等の深さにすれば抑制することが可能であるが、
ｎ°形ソース及びドレイン領域１４をイオン注入法によ
って形成する場合に不純物濃度をｌＸｌ０”Ｇｉｌ＋−
’程度以上に出来ないために、ソース及びドレイン電極
のオーミツ接触抵抗及びソース・ゲート間等の寄生抵抗
が増大して、目的とする特性改善を実現することが出来
ない。
以上説明した如＜ 、ＧａＡｓ ＭＥＳ ＦＥＴ等の微
細化を推進して特性と集積度との向上を実現するために
は、チャネル層下の半絶縁性半導体基板部分を流れる電
流をソース抵抗等の増大を招くことなく抑制することが
必要である。
細化を推進して特性と集積度との向上を実現するために
は、チャネル層下の半絶縁性半導体基板部分を流れる電
流をソース抵抗等の増大を招くことなく抑制することが
必要である。
前記問題点は、半絶縁性半導体基板上に、第１の不純物
導入領域と、該第１の不純物導入領域に接して相互に対
向しかつ該第１の不純物導入領域より高不純物濃度の一
対の第２の不純物Ｗ大領域と、該第１の不純物４人領域
にショットキ接触するゲート電極と、該第２の不純物導
入領域にそれぞれオーミック接触するソースおよびドレ
イン電極とを備えて、該第２の不純物導入領域の深さが
、該ゲート電極の近傍において該ソースもしくはドレイ
ン電極下より小なる本発明による半導体装置により解決
される。
導入領域と、該第１の不純物導入領域に接して相互に対
向しかつ該第１の不純物導入領域より高不純物濃度の一
対の第２の不純物Ｗ大領域と、該第１の不純物４人領域
にショットキ接触するゲート電極と、該第２の不純物導
入領域にそれぞれオーミック接触するソースおよびドレ
イン電極とを備えて、該第２の不純物導入領域の深さが
、該ゲート電極の近傍において該ソースもしくはドレイ
ン電極下より小なる本発明による半導体装置により解決
される。
本発明による半導体装置の前記第２の不純物導入領域す
なわちソース及びドレイン領域は、半絶縁性半導体基板
もしくはノンドープのエピタキシャル成長層等の半導体
基体表面からの深さを従来例の如く一様とせず、ゲート
電極の近傍の深さをソースもしくはドレイン電極下より
浅くし、例えばこの領域と前記第１の不純物導入領域す
なわちチャネル層との界面において、両頭域の深さを同
等にする。
なわちソース及びドレイン領域は、半絶縁性半導体基板
もしくはノンドープのエピタキシャル成長層等の半導体
基体表面からの深さを従来例の如く一様とせず、ゲート
電極の近傍の深さをソースもしくはドレイン電極下より
浅くし、例えばこの領域と前記第１の不純物導入領域す
なわちチャネル層との界面において、両頭域の深さを同
等にする。
この構造によって、チャネル層下における高不純物濃度
のソース領域とドレイン領域との間隔が拡大され、ある
いは至近距離で対向する面積が減少してチャネル層下を
流れる漏れ電流が減少し、先に述べた電界効果トランジ
スタの特性劣化が解決される。
のソース領域とドレイン領域との間隔が拡大され、ある
いは至近距離で対向する面積が減少してチャネル層下を
流れる漏れ電流が減少し、先に述べた電界効果トランジ
スタの特性劣化が解決される。
以下本発明を第１図に工程順模式側断面図を示す実施例
により具体的に説明する。
により具体的に説明する。
第１図（ａ）参照
半絶縁性ＧａＡｓ半導体基板１の領域２ａに、例えばシ
リコン（Ｓｉ）をエネルギー５９ ｋｅＶ、 ドーズ
量１．０ＸＩＯ”ｃｎ＋−”程度にイオン注入する。
リコン（Ｓｉ）をエネルギー５９ ｋｅＶ、 ドーズ
量１．０ＸＩＯ”ｃｎ＋−”程度にイオン注入する。
第１図（ｂ）参照
基板１上面を例えば窒化アルミニウム（ＡＩＮ）膜（図
示されない）で保護して、例えば温度８５０℃、時間１
０分間程度の活性化熱処理を行い、チャネル層となる第
１の不純物導入領域２を形成する。この第１の不純物導
入領域２上に、例えばタングステン・シリサイド（Ｗ５
Ｓｉ３）を用いてゲート電極３を設ける。
示されない）で保護して、例えば温度８５０℃、時間１
０分間程度の活性化熱処理を行い、チャネル層となる第
１の不純物導入領域２を形成する。この第１の不純物導
入領域２上に、例えばタングステン・シリサイド（Ｗ５
Ｓｉ３）を用いてゲート電極３を設ける。
１ 第１図（Ｃ）参照
ソース及びドレイン領域に不純物を導入する。
本実施例のこの不純物導入は、収束イオンビームを偏向
させて意図する領域のみを照射する所謂マスクレスイオ
ン注入法により、例えばＳｉイオンのエネルギーとイオ
ン注入範囲との組合せを４段階にして、図に示す如くプ
ロファイル４ａｓ ４ｂｓ ４Ｃ％４ｄの４回のイオン
注入を行っている。
させて意図する領域のみを照射する所謂マスクレスイオ
ン注入法により、例えばＳｉイオンのエネルギーとイオ
ン注入範囲との組合せを４段階にして、図に示す如くプ
ロファイル４ａｓ ４ｂｓ ４Ｃ％４ｄの４回のイオン
注入を行っている。
本実施例のプロファイル４ａはエネルギー５９ｋｅＶで
ゲート電極３がマスクとして機能する範囲まで、プロフ
ァイル４ｂはエネルギー９０ｋｅＶでゲート電極３から
若干離れた範囲まで、プロファイル４ｃはエネルギー１
２０ｋｅＶでゲート電極３から更に離れた範囲まで、プ
ロファイル４ｄはエネルギー１７５ｋｅＶでソースまた
はドレイン電極の端面近傍まで離れた範囲としている。
ゲート電極３がマスクとして機能する範囲まで、プロフ
ァイル４ｂはエネルギー９０ｋｅＶでゲート電極３から
若干離れた範囲まで、プロファイル４ｃはエネルギー１
２０ｋｅＶでゲート電極３から更に離れた範囲まで、プ
ロファイル４ｄはエネルギー１７５ｋｅＶでソースまた
はドレイン電極の端面近傍まで離れた範囲としている。
ただしドーズ■は各プロファイルについて例えば１．４
ＸＩＯ１２ｃｍ−”としている。
ＸＩＯ１２ｃｍ−”としている。
第１図（ｄ）参照
再び基板１面上を例えばＡＩＮ膜で保８正シて、例えば
温度８００°Ｃ１時間１５分間程度の活性化熱処理を行
い、第２の不純物導入領域ずなわちソース及
１１びドレイン領域４を形成する。
温度８００°Ｃ１時間１５分間程度の活性化熱処理を行
い、第２の不純物導入領域ずなわちソース及
１１びドレイン領域４を形成する。
上述の如きイオン注入によって、本実施例のソース及び
ドレイン領域４はゲート電極３の端面下からソース又は
ドレイン電極を形成する領域まで、その深さが次第に増
大するプロファイルとなっている。
ドレイン領域４はゲート電極３の端面下からソース又は
ドレイン電極を形成する領域まで、その深さが次第に増
大するプロファイルとなっている。
ついで従来技術によって、ソース及びドレイン電極５を
予定した位置に設ける。
予定した位置に設ける。
以上説明した実施例においては、高不純物濃度のソース
及びドレイン領域４がゲート電極３近傍では浅くチャネ
ルＮ２と同等の深さであって、半絶縁性基板１を流れる
漏れ電流は前記従来例より大幅に減少する。更にこの領
域４はソース又はドレイン電極５の下では充分な深さを
もつためにオーミック接触抵抗は低く保たれ、ソース・
ゲート間等の寄生抵抗もほとんど増加しない。
及びドレイン領域４がゲート電極３近傍では浅くチャネ
ルＮ２と同等の深さであって、半絶縁性基板１を流れる
漏れ電流は前記従来例より大幅に減少する。更にこの領
域４はソース又はドレイン電極５の下では充分な深さを
もつためにオーミック接触抵抗は低く保たれ、ソース・
ゲート間等の寄生抵抗もほとんど増加しない。
以上説明した如く本発明によれば、オーミック接触抵抗
及びソース・ゲート間等の寄生抵抗を増大させることな
く、チャネル層下の漏れ電流が大幅に抑制されて、ショ
ットキバリア形電界効果トランジスタを微細化してその
特性及び集積度を向上するに際して大きい効果が得られ
る。
及びソース・ゲート間等の寄生抵抗を増大させることな
く、チャネル層下の漏れ電流が大幅に抑制されて、ショ
ットキバリア形電界効果トランジスタを微細化してその
特性及び集積度を向上するに際して大きい効果が得られ
る。
第１図は本発明の実施例を示す工程順模式側断面図、
第２図は従来例を示す模式側断面図である。
図において
１は半絶縁性ＧａＡｓ半感体基板、
２は第１の不純物導入領域即ちチャネル層、３はゲート
電極、 ４は第２の不純物導入領域即ちソース及びドレイン領域
、 ４ａ、 ４ｂ、 ４ｃ、 ４ｄはイオン注入プロファイ
ル、５はソース及びドレイン電極を示す。 茅 １ 回 Ｓ ３ ５ 牟 ２ リ
電極、 ４は第２の不純物導入領域即ちソース及びドレイン領域
、 ４ａ、 ４ｂ、 ４ｃ、 ４ｄはイオン注入プロファイ
ル、５はソース及びドレイン電極を示す。 茅 １ 回 Ｓ ３ ５ 牟 ２ リ
Claims (1)
- 【特許請求の範囲】 １、半絶縁性半導体基板上に、第１の不純物導入領域と
、該第１の不純物導入領域に接して相互に対向しかつ該
第１の不純物導入領域より高不純物濃度の一対の第２の
不純物導入領域と、該第１の不純物導入領域にショット
キ接触するゲート電極と、該第２の不純物導入領域にそ
れぞれオーミック接触するソース及びドレイン電極とを
備えて、該第２の不純物導入領域の深さが、該ゲート電
極の近傍において該ソースもしくはドレイン電極下より
小なることを特徴とする半導体装置。 ２、前記第２の不純物導入領域の深さが、前記ゲート電
極の近傍においては前記第１の不純物導入領域と同等で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17860184A JPS6156464A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17860184A JPS6156464A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156464A true JPS6156464A (ja) | 1986-03-22 |
Family
ID=16051302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17860184A Pending JPS6156464A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281470A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6488356A (en) * | 1987-09-30 | 1989-04-03 | Yokogawa Electric Corp | Method for measuring residual chlorine |
-
1984
- 1984-08-28 JP JP17860184A patent/JPS6156464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281470A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6488356A (en) * | 1987-09-30 | 1989-04-03 | Yokogawa Electric Corp | Method for measuring residual chlorine |
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