JPH0216022B2 - - Google Patents
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- JPH0216022B2 JPH0216022B2 JP55093524A JP9352480A JPH0216022B2 JP H0216022 B2 JPH0216022 B2 JP H0216022B2 JP 55093524 A JP55093524 A JP 55093524A JP 9352480 A JP9352480 A JP 9352480A JP H0216022 B2 JPH0216022 B2 JP H0216022B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置およびその製造方法に関
し、Ｖ字型もしくはＵ字型と呼ばれる縦型MOS
電界効果トランジスタ（以下MOSFET）に関
し、とりわけ高耐圧化を可能ならしめるととも
に、オン抵抗の減少を可能ならしめる新しい構造
ならびにその製造方法を提供するものである。
し、Ｖ字型もしくはＵ字型と呼ばれる縦型MOS
電界効果トランジスタ（以下MOSFET）に関
し、とりわけ高耐圧化を可能ならしめるととも
に、オン抵抗の減少を可能ならしめる新しい構造
ならびにその製造方法を提供するものである。
Ｖ字型MOSFETは、高速性、良直線性など本
質的に優れた特長を有しているため、電力用の分
野では、これまで使われてきたバイポーラトラン
ジスタに取つて換わるものとして注目されてい
る。しかしながらVMOSFETは、ドレイン耐圧
を大きくする事が必ずしも容易ではなく、この点
でバイポーラトランジスタに劣るとされてきた。
このため、ドレイン耐圧向上に対する研究が必要
とされ、様々な構造や製作法が提案されている。
質的に優れた特長を有しているため、電力用の分
野では、これまで使われてきたバイポーラトラン
ジスタに取つて換わるものとして注目されてい
る。しかしながらVMOSFETは、ドレイン耐圧
を大きくする事が必ずしも容易ではなく、この点
でバイポーラトランジスタに劣るとされてきた。
このため、ドレイン耐圧向上に対する研究が必要
とされ、様々な構造や製作法が提案されている。
第１図に一般的な電力用VMOSFETの構造断
面図を示す。
面図を示す。
１はドレイン電極へつながる（100）面を有す
る単結晶の基板よりなるN+シリコン半導体層、
２はドレイン耐圧を大きくするために設けられた
高抵抗N-型シリコン半導体層、３はチヤンネル
部となる型シリコン半導体Ｐ層で、２，３も
（100）面を有する。４はソース電極につながる
N+層、５はゲート酸化膜、６はソース電極、７
はゲート電極である。
る単結晶の基板よりなるN+シリコン半導体層、
２はドレイン耐圧を大きくするために設けられた
高抵抗N-型シリコン半導体層、３はチヤンネル
部となる型シリコン半導体Ｐ層で、２，３も
（100）面を有する。４はソース電極につながる
N+層、５はゲート酸化膜、６はソース電極、７
はゲート電極である。
このような従来のVMOSFETに於いては、ド
レイン耐圧はＶ溝部での電界集中又はチツプ端部
での電界集中によつて決められる。
レイン耐圧はＶ溝部での電界集中又はチツプ端部
での電界集中によつて決められる。
本発明は、この周辺耐部での電界集中およびＶ
字溝内での電界集中を緩和させる事を目的として
為されたものであり、第２図に本発明の一実施例
にかかるVMOSFETの構造を示す。
字溝内での電界集中を緩和させる事を目的として
為されたものであり、第２図に本発明の一実施例
にかかるVMOSFETの構造を示す。
以下、図面を参照して本発明の構造と特長を述
べる。第２図において、第１図と同じ部分には同
一番号を付す。
べる。第２図において、第１図と同じ部分には同
一番号を付す。
第１図の従来の例では蝕刻最深部はＰ層３の底
部よりも深い。本発明では蝕刻部底部先端は、Ｐ
層２の底部よりも浅い。そのため、Ｖ溝底部先端
における電界集中が緩和され、この点でドレイン
−ソース間耐圧は改善される。
部よりも深い。本発明では蝕刻部底部先端は、Ｐ
層２の底部よりも浅い。そのため、Ｖ溝底部先端
における電界集中が緩和され、この点でドレイン
−ソース間耐圧は改善される。
次に本発明の一実施例のVMOSFETの製造に
ついて第３図を用いて述べる。
ついて第３図を用いて述べる。
まず、第３図ａに示されるようにN+型Si単結
晶（100）基板１上に高抵抗シリコンN-型層２を
エピタキシヤル成長した基板を用い、高抵抗N-
層２の表面を酸化し熱酸化膜１０を成長するとと
もに、窒化硅素膜１１を通常のCVD法を用い形
成する。
晶（100）基板１上に高抵抗シリコンN-型層２を
エピタキシヤル成長した基板を用い、高抵抗N-
層２の表面を酸化し熱酸化膜１０を成長するとと
もに、窒化硅素膜１１を通常のCVD法を用い形
成する。
次に同図ｂに示されるように、フオトレジスト
１２をマスクに、ゲート領域となる部分の窒化硅
素膜１１だける残すように他の部分の窒化硅素膜
をエツチング除去する。
１２をマスクに、ゲート領域となる部分の窒化硅
素膜１１だける残すように他の部分の窒化硅素膜
をエツチング除去する。
次に、フオトレジスト１２及び窒化硅素膜１１
をマスクに、ボロンのイオン注入及び拡散により
N-層２中にＰ型層３を形成する。このＰ型層３
は製作するMOSFETのチヤワネル層となる。こ
の様子は同図ｃに示されている。
をマスクに、ボロンのイオン注入及び拡散により
N-層２中にＰ型層３を形成する。このＰ型層３
は製作するMOSFETのチヤワネル層となる。こ
の様子は同図ｃに示されている。
次に、同図ｄに示したようにゲート領域をマス
クしていたフオトレジスト１２を除去するととも
に、Ｐ型層３に基板電圧を与えるに必要な領域だ
けを残して、酸化膜１０を選択的に除去する。さ
らに残つた酸化膜１０と窒化硅素膜１１をマスク
として燐を拡散し、ソース領域となるN+層４を
形成する。次に窒化硅素膜１１をプラズマエツチ
ングにより除去した後、化学エツチを行つて窒化
硅素膜１１の直下の酸化膜層１０を除去してシリ
コン表面を露出させる。
クしていたフオトレジスト１２を除去するととも
に、Ｐ型層３に基板電圧を与えるに必要な領域だ
けを残して、酸化膜１０を選択的に除去する。さ
らに残つた酸化膜１０と窒化硅素膜１１をマスク
として燐を拡散し、ソース領域となるN+層４を
形成する。次に窒化硅素膜１１をプラズマエツチ
ングにより除去した後、化学エツチを行つて窒化
硅素膜１１の直下の酸化膜層１０を除去してシリ
コン表面を露出させる。
次いで、異方性エツチング液を用い、ソース形
成時の燐拡散のときに生成した酸化膜１３をマス
クとしてエツチングを行い、Ｖ字型の溝を掘る。
この時、Ｖ溝はＰ型層３を完全に貫通する必要が
ある。この後、Ｖ溝部を酸化してゲート酸化膜５
を形成するとともに、例えばドープドポリシリコ
ン膜等によつて同図ｅのごとくゲート電極７を形
成する。
成時の燐拡散のときに生成した酸化膜１３をマス
クとしてエツチングを行い、Ｖ字型の溝を掘る。
この時、Ｖ溝はＰ型層３を完全に貫通する必要が
ある。この後、Ｖ溝部を酸化してゲート酸化膜５
を形成するとともに、例えばドープドポリシリコ
ン膜等によつて同図ｅのごとくゲート電極７を形
成する。
最後に、同図ｆに示されるように、ソース・コ
ンタクト及びＰ型拡散層３の基板バイアス用コン
タクトを同時に開孔するとともに、金属により電
極形成を行ないソース電極６とする。
ンタクト及びＰ型拡散層３の基板バイアス用コン
タクトを同時に開孔するとともに、金属により電
極形成を行ないソース電極６とする。
以上の工程によつて第３図ｆに示されるような
VMOS構造の縦型FETが実現される。この工程
によれば、窒化硅素膜１１とその直下の酸化膜１
０をマスクとしてチヤンネル領域およびソース領
域４を拡散により形成し、ソース領域４の拡散の
際に生じた酸化膜をマスクとして、Ｖ字型溝のエ
ツチングを行なうので自己整合方式によりＶ字型
溝が正確な位置に形成され、チヤンネル領域とド
レイン領域の境界面が上方に曲つたところで必ず
Ｖ字型溝と交わるようにすることができる。
VMOS構造の縦型FETが実現される。この工程
によれば、窒化硅素膜１１とその直下の酸化膜１
０をマスクとしてチヤンネル領域およびソース領
域４を拡散により形成し、ソース領域４の拡散の
際に生じた酸化膜をマスクとして、Ｖ字型溝のエ
ツチングを行なうので自己整合方式によりＶ字型
溝が正確な位置に形成され、チヤンネル領域とド
レイン領域の境界面が上方に曲つたところで必ず
Ｖ字型溝と交わるようにすることができる。
このMOSFETは従来のものと比較して、ソー
ス耐圧が70％向上し、オン抵抗が40％減少し、高
耐圧MOSFETの特性が著しく向上した。
ス耐圧が70％向上し、オン抵抗が40％減少し、高
耐圧MOSFETの特性が著しく向上した。
以上述べたように、Ｖ溝底部をチヤンネル拡散
層底部より浅くする構造のMOSFETは、高耐圧
化、低オン抵抗化に著しい効果を有し、この工業
価値は極めて大きい。
層底部より浅くする構造のMOSFETは、高耐圧
化、低オン抵抗化に著しい効果を有し、この工業
価値は極めて大きい。
第１図は従来のＶ溝MOSFETの構造断面図、
第２図は本発明の一実施例にかかるVMOSFET
の部分構造図、第３図ａ〜ｆは本発明の
MOSFETの製作工程断面図である。 １……N+シリコン基板、２……N-エピタキシ
ヤル層、３……Ｐ型層、４……N+型層、５……
ゲート酸化膜、６……ソース電極、７……ゲート
電極、１０……酸化膜、１１……窒化膜。
第２図は本発明の一実施例にかかるVMOSFET
の部分構造図、第３図ａ〜ｆは本発明の
MOSFETの製作工程断面図である。 １……N+シリコン基板、２……N-エピタキシ
ヤル層、３……Ｐ型層、４……N+型層、５……
ゲート酸化膜、６……ソース電極、７……ゲート
電極、１０……酸化膜、１１……窒化膜。
Claims (1)
- １ ドレインとなる一導電型半導体層上にチヤン
ネル層となる、前記一導電型とは反対の導電型の
層が形成され、前記反対導電型の層の中にソース
となる前記一導電型の領域が形成され、前記一導
電型の領域の表面から前記一導電型半導体層に達
する深さで、底部が前記反対導電型の層の底面よ
りも浅い位置にある溝が形成され、前記構内部の
表面に絶縁膜を介してゲート電極が形成されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352480A JPS5718365A (en) | 1980-07-08 | 1980-07-08 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352480A JPS5718365A (en) | 1980-07-08 | 1980-07-08 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718365A JPS5718365A (en) | 1982-01-30 |
| JPH0216022B2 true JPH0216022B2 (ja) | 1990-04-13 |
Family
ID=14084701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352480A Granted JPS5718365A (en) | 1980-07-08 | 1980-07-08 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5718365A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442530Y2 (ja) * | 1985-02-25 | 1992-10-07 | ||
| US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| EP1469524A3 (en) * | 1991-08-08 | 2005-07-06 | Kabushiki Kaisha Toshiba | Insulated trench gate bipolar transistor |
| US6429481B1 (en) | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
| US6396102B1 (en) | 1998-01-27 | 2002-05-28 | Fairchild Semiconductor Corporation | Field coupled power MOSFET bus architecture using trench technology |
| US6238981B1 (en) * | 1999-05-10 | 2001-05-29 | Intersil Corporation | Process for forming MOS-gated devices having self-aligned trenches |
| JP7230477B2 (ja) * | 2018-12-12 | 2023-03-01 | 株式会社デンソー | トレンチゲート型のスイッチング素子の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544079A (en) * | 1977-06-10 | 1979-01-12 | Sony Corp | Semiconductor device |
-
1980
- 1980-07-08 JP JP9352480A patent/JPS5718365A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544079A (en) * | 1977-06-10 | 1979-01-12 | Sony Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718365A (en) | 1982-01-30 |
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