JPS59966A - Ｍｏｓｆｅｔ及びオ−バハングマスクを用いたその製造方法 - Google Patents

Ｍｏｓｆｅｔ及びオ−バハングマスクを用いたその製造方法

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JPS59966A
JPS59966A JP58073707A JP7370783A JPS59966A JP S59966 A JPS59966 A JP S59966A JP 58073707 A JP58073707 A JP 58073707A JP 7370783 A JP7370783 A JP 7370783A JP S59966 A JPS59966 A JP S59966A
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mesa
spacing
region
etched
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AKURIAN Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般的に半導体装置及びその製造方法に係シ、
特にシリコン電界効果トランジスタ（ＭＯＳＦＥＴ）構
造体及びその製造方法に係る。
縦型及び横型のＭＯ８ＦＥＴ構造はこの技術分野では公
知である。縦型構造は得られるチャンネルの長さが小さ
い丸め高周波用として特に有利である。又、等方性及び
非等方性（選択的）エツチング技術のオーバハング酸化
膜！スキング技術と共に用いる利用も公知である。
本発明は公知の方法を独特に組合せて新規なＭＯＳＦＥ
Ｔの作る方法に係る。鮮しくいえば、酸化物オーバハン
グを有するメサ構造体が提起されるがこの場合オーバハ
ング部が製造過程においてマスクとして働くものである
。メサ構造の縦型のＭＯＳＦＥＴは短かい制御されたチ
ャンネル領域を有し、これは高周波に有利に適用される
。
本発明及び本発明の目的、特徴は次の図面に基づく詳細
な説明、及び特許請求の範囲の記載よシ直ぢに明らかと
なろう。
図面に付き説明すると、オＩＡ−ＩＦは本発明の１実施
例としてＭＯＳＦＥＴを製造する場合の各段階の半導体
本体１部の断面図である。ここにはＮチャンネルエンハ
ンスモード装置ｉｅ作る場合の各過程を示す。然し他に
Ｐチャンネル型のデプレションモード構造を含むＦＥＴ
を作るのにもこの過程が用い得るものと理解すべ精であ
る。
第１Ａ図において、複数個の絶縁層１０，１２及び１４
がＮ−シリコン本体１６の主面上に形成される。これら
絶縁層はシリコン酸化物層、或いは酸化シリコン−Ｕ化
シリコン１−より成る。表面は１−０−０結晶構造を有
し、後述する様に非等方性或いは選択的エツチングが出
来るようにする。
本体１６は半導体基板或いはシリコン基体上のエピタ“
クシャル層である。絶縁層１０．１２．１４は本体１６
の主面にボロンのようなＰ型ドープ剤を拡散する時マス
クとして利用し、Ｐ型でドープした領域２０．２２．２
４及び２６ｆｔ形成する。
次いで、第１Ｂ図に示すように絶縁層１０．１２．１４
間の本体１６の露出面はフッ化水素酸と硝酸との混合物
の様な等方性エツチング液でエツチングされる。この等
方性エツチングは絶縁層１０．１２．１４に一アンダカ
ットしメサ構造を造る。
次に水酸化カリウムの如き非等方性エツチング剤が用い
られ、１これはシリコン表面の１−０−０面を選択的に
食刻し、Ｐ領域２０〜２６のエツチングされていた部分
を更に深くシ１、メサに対し一般的に平らで斜め側壁を
形成するがこれはシリコン物質の１−１−１結晶面によ
多形成される。
この選択エツチングに続いて、第１Ｄ図に示す様にＮ十
拡散がシリコン酸化層１０〜１４ｔ−通してＰ領域２０
〜２６面へと々される。その後、選択エツチングが再び
半導体物質の露、出面に施され＋ １−０−０面の浅いＮ　領域を取り除くが第１Ｂ図に示
した様なメサの側壁である１−１−１結晶面におけるＮ
十領域６０はそのまま残す。
最後に、第１Ｆ図に示すが、アルミニウムの様な導電金
属がシリコン本体表面に付着される。絶縁層１０〜１４
はシャドーマスクとして働き絶縁層上に付着された金属
層６２をＰ領域２０〜２６の面上に形成された金属層６
４から遮断する完成した構造体は共通ドレイン領域とし
て本体１６、ソース領域として領域３０、絶縁層１０〜
１４の直下のＰドープ領域２０〜２６が装置のチャンネ
ル領域となる。金属層６２はゲート接点、金属層６４は
共通ソース−チャンネル領域接点である。
重要なことはチャンネル領域の長さが短かく、メサの側
壁中へのＮ＋拡散によシよく画成されていることである
。更に、金属層６４がソースとチャンネル領域とをチャ
ンネルに対し至近とし、ＮＰＮトランジスタとしての寄
生動作を抑止することでおる。
第１Ａ〜１Ｆ図に示し九過程の別の実施例をオ２人及び
２Ｂ図に示すが、こζでは半導体本体１６°の等方性及
び非等方性エツチングＰドープ剤の拡散前に牙２ＡｖＡ
Ｋ示す様になされ第２Ｂ図に示す様に領域２０．２２．
２４．２６ｔ−形成する。
第３Ａ〜６Ｆ図も半導体本体の断面を示し、本発明の更
に他の実施例に基づく製造方法過程を示す。オ６Ａ図に
示す様に絶縁層４０．４２．４４、ｌ汽割Ｐ苧衝−０主
面上に形成され、Ｐドープ領域５０．５２．５４．５６
は本体４６の主面上に形成される。
その後、第３Ｂ図に示す様にＰ領域５０〜５６が等方性
的にエツチングされ、絶縁層４０〜４４をアンダカット
し、エツチングされた領域の露出面が第５Ｂ図に示す様
に酸化される。
次に牙６Ｃ図に示す様に、アルミニウムの様なマスキン
グ材の層５８及び６０が本体４６の主面上に付着されオ
ーバハング絶縁物がマスクを構成し、これはメサの側壁
からこのマスキング材を遮断する。それから側壁上の露
出されたシリコン酸化物はエツチング剤で取シ除かれ、
次にマスキング材が取カ除かれる。
その後、８６Ｄ図に示す様にＮ型領域がメサの露出側壁
に拡散されるが底面上の酸化物はこの領域をＮ＋拡散か
らマスクする。続いて、Ｐ領域５０〜５６上に残ってい
るシリコン酸化物層がオ６Ｅ図に示す様にエツチングに
よシ除去される。
（より厚いシリコン酸化物層４０〜４４の若干も除去さ
れる） 最終的にはオ６Ｆ図に示す様に導電的金属化物が本体４
６の主面上に付着され、絶縁層４０〜４４０表面上の金
属層６２がオーバハング絶縁層によシ形成されるシャド
ウｉスクによりＰ領域５０〜５６の面上の金属層６４か
ら分離される。オ６Ｆ図に示す構成は第１Ｆ図に示した
構成と同じである。
第４Ａ及び４Ｂ図はオ６Ｃ図とオ６Ｄ図に示す工程間に
施し得る追加的工程を示す図である。第４Ａ図は絶縁層
４０〜４４の頂面上のマスキング材層５８及びＰ領域５
０〜５６の頂面上のマスキング層６０ｔ−もっ九オ６Ｃ
図の構成を示したものである。第４Ｂ図に示す様に等方
性エツチングが絶縁層４０〜４４の下のメサ露出側壁に
施され、この絶縁層の下のＰ耐領域によシ画成されたチ
ャンネル領域の厚みを更に少なくする。このマスキング
材層は等方性エツチングの前或いは後に除去することが
できる。この工程変更はＰチャンネル領域の最終表面濃
度がメサ側壁を非等方性エツチングする時にテストウェ
ハーのシート抵抗を監視することにより調節することが
できる。その後、Ｎ型領域は第３Ｂ図に示す様に露出メ
サ側壁罠形成される。
上述した工程の結果得られる構造体は第１Ｆ図及びオ６
Ｆ図に示した縦形のＭＯＳＦＥＴである。
然し乍ら、これら工程は第５図に示す様に横形のＭＯＳ
ＦＥＴを形成する様に僅かに変形することができる。こ
の実施例に訃いてはＮ半導体本体７４内に形成された拡
散Ｐ領域７０及び７２はＰ領域のないエツチングされた
領域によシ分離される。
金属層７６はＮ一本体及びＮ＋チャンネル部分８２への
ドレイン接点、絶縁層８０上の金属７８はゲート接点、
そして金属層８２はソース−チャンネル領域接点である
。ゲート接点７８は下に横たわるＮ十領域８２における
チャンネル領域を制御する。然して電流はソース接点８
２から耐領域８２に誘起されたチャンネルを通シトレイ
ン接点７６へと流れる。
図示した実施例においては、Ｎ一本体は１ＣＣ尚ルリン
原子１０１４〜１０１６のドープ剤濃度を有するエピタ
キシャル層である。Ｐ−領域はｉ　ｃｃ当シロ ボロン６ｘ１０　原子の表面濃度を有し、耐領域はｉ　
ｃｅ当りリン原子３×１０　のドープ剤濃度を有する。
等方性エツチング及び非等方性エツチング夫々は半導体
物質ｔ−ｉ〜２ミクＣンを除去する。
ここにチャンネル領域が狭く、且つ動作特性を増強する
ため緻密に制御されたＭＯＳＦＥＴ　）ランジスタ構造
が説明された。更に、これはソース及びチャンネル領域
への共通接点が誘起されたチャンネル近くに設けられ寄
生バイボー２トランジスタ作用を抑止するものである。
メサ上のオーバノ・ングシリコン酸化物層により形成さ
れ九シャドウ・マスクはメサの頂面上の金属層（ゲート
接点）と凹んだエツチングされた領域の狭面上の金属層
（ソース及びドレイン接点）とｔ−遮断する。
ここに本発明は特定の実施例を参照して説明されたが、
この説明は本発明の例示であって本発明を限定するもの
ではない。本発明の当業者は本発明特許請求の範囲に規
定した要旨から逸脱せずに種々の変型、改変を企図する
ことが出来よう。
【図面の簡単な説明】
第１Ａ図〜第１Ｆ図は本発明の１実施例に基づきＭＯＳ
ＦＥＴを製造する工程を示した半導体本体１部の断面図
、第２Ａ〜２Ｂ図は第１Ａ〜１Ｆ図に示された他の工程
を示す半導体本体１部の断面図、第６Ａ〜６Ｆ図社本発
明の他の実施例によりＭＯＳＦＥＴを製造する各工程を
示した半導体本体１部の断面図、第４人及び、１４Ｂ図
はオ６Ａ〜３Ｆ図に示した工程における変型工程を示す
半導体本体１部の断面図、第５図は本発明の罠に他の実
施例に基づ＜ＭＯ８ＦＥＴ構造体を説明する半導体本体
１部の断面図である。 １０．１２，１４・・・絶縁層 １６・・・半導体本体 ２０〜２６・・・Ｐ型領域 ３２．３４・・・金属層 ４０．４２，４４・・・絶縁層 ４６・・・半導体本体 ５０〜５６・・・Ｐ型領域 図面の浄書（内容に蛮更なし） ＦＩＧ、−ＩＣ ＦＩＧ、−ＩＤ ＦＩＧ、−ＩＥ ＦＩＧ、−２Ａ ＦＩＧ、−２８ ＦＩＧ、−３Ａ 特許庁長官　若　杉　和　夫　殴 １．事件の表示　　　　昭和５８年特許願第７３　’／
　ｌ）°１号３、補正をする者 事件との関係　　出願人 名　称　　　　アクリアン　インツーボレーテラｉ゛４
、代理人 ５、補正命令の日付　　昭和５８年７月２６１３０３−

Claims (1)

  1. 【特許請求の範囲】 １、第１の導電製の半導体物質の本体に電界効果トラン
    ジスタを製造する方法に於いて、ａ）上記本体の主面に
    絶縁物質の離間層を複数個形成し、 ｂ）上記主面の１部を化学エツチングによシ除去し、上
    記絶縁物質の離間層がオーバフ１ングする様にメサ構造
    を形成し、 Ｃ）上記半導体のエツチングされ九表面を酸化してシリ
    コン酸化物層を形成し、 ｄ）上記複数個の離間層上にマスク物質層、上記エツチ
    ングされた面上に導体層を付着し、上記メサをオーバハ
    ングする離間層がこの離間層上のマスキング材層が上記
    エツチングされた面に達するのｔｍ断する様にし、 ・）第１Ａ＄＋９例ｊシた離間層の下で上記マスキング
    物質で覆われてない上記メサの側壁上のシリコン酸化物
    を除去し、 ｆ）上記マスキング物質層を除去し、 ｇ）第１の導を型ドープ剤を上記メサ側壁の露出面に拡
    散し、 ｈ）上記エツチングされた領域からシリコン酸化物層を
    除去し、 ｌ）上記複数個の離間層上に導電金属層、上記エツチン
    グした面上に導電層を形成し、上記メサをオーバハング
    する離間層がこの離間層上の導電金属層を上記エツチン
    グした面上の上記導電金属層から遮る様にした、 ことを特徴とする電界効果トランジスタ製造方法。 ２、上記特許請求の範囲１の（ｅ）と（ｆ）工程との間
    に露出メサ側壁をエツチングする工程を含ませると。 と。 ６、第１の導電型の半導体物質の本体、該本体の１主面
    上に形成されたメサ構造体、該メサ上にあって骸メサを
    オーバハングする絶縁層、咳メサの側壁を含む上記主面
    に於ける逆導電型の第１領域、 １オ１領域の側壁に於ける第１導電型の第２領域、及び 上記メサ上のシリコン酸化物層と上記第１、第２領域を
    接触させる上記主面上の導電層、とを具備して成ること
    ｔ−特徴とする電界効果トランジスタ。
JP58073707A 1982-04-26 1983-04-26 Ｍｏｓｆｅｔ及びオ−バハングマスクを用いたその製造方法 Pending JPS59966A (ja)

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US06/371,599 US4419811A (en) 1982-04-26 1982-04-26 Method of fabricating mesa MOSFET using overhang mask

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JPS59966A true JPS59966A (ja) 1984-01-06

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