JPS6122476B2 - - Google Patents
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- JPS6122476B2 JPS6122476B2 JP188980A JP188980A JPS6122476B2 JP S6122476 B2 JPS6122476 B2 JP S6122476B2 JP 188980 A JP188980 A JP 188980A JP 188980 A JP188980 A JP 188980A JP S6122476 B2 JPS6122476 B2 JP S6122476B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Description
【発明の詳細な説明】
本発明は、縦型静電誘導トランジスタ（SIT）
や縦型電界効果トランジスタ（FET）、前記トラ
ンジスタと同様なチヤンネル構造を有するサイリ
スタ、メモリセル及びこれらを含む集積回路な
ど、電界効果半導体装置の製造方法に関するもの
である。
や縦型電界効果トランジスタ（FET）、前記トラ
ンジスタと同様なチヤンネル構造を有するサイリ
スタ、メモリセル及びこれらを含む集積回路な
ど、電界効果半導体装置の製造方法に関するもの
である。
SITは、低歪、低雑音、低容量、高変換コンダ
クタンスなど優れた特性を有し、音響用、高周波
用に特に適するトランジスタとして注目されてい
る。これを論理集積回路に組み込んだときには、
低消費電力、高速動作で他のトランジスタICを
凌いでいる。第１図ａには、従来の平面型SITを
含む論理回路一単位の断面図、第２図ｂにはその
等価回路を示す。SITは、主電極としてソース電
極２、ドレイン電極１及びそれぞれ主電極高不純
物密度領域としてソースn+領域１２、ドレイン
n+領域１１を有し、これら主電極の間にチヤン
ネルが形成される低不純物密度領域であるチヤン
ネルn-領域１３及びこれを囲むゲートp+領域１
４、ゲート電極４とから成る。第１図ａの例で
は、ドレインn+領域１１とゲートp+領域１４が
同一主表面に露出する倒立型の例を示し、ゲート
p+領域１４はエミツタp+領域１５、ベースn-領
域１３ａと共に横型トランジスタのコレクタ領域
としても働いている場合である。等価回路は第１
図ｂの様なIIL型であり、この例ではSITはノー
マリ・オフ型特性を有し順方向ゲート電圧領域で
動作する。そのため、SITの容量には接合容量と
共に、少数キヤリア蓄積効果による等価的容量が
あり、高速動作のためにはできるかぎり少ないこ
とが望ましい。その点において、ゲートp+領域
１４の平面的幅は細く、またコンタクト部分も含
めた平面積を小さく、かつ少数キヤリアが蓄積し
やすいチヤンネルn-領域１３のSIT動作に不要な
部分はできるだけ少ないことが望ましい。さら
に、通常この平面型SITは、ゲートp+領域１４形
成後に、ドレインn+領域１１を形成するためフ
オトリソグラフイ工程で酸化膜７に開孔するわけ
であるが、ノーマリ・オフ型であるためゲート
p+領域１４に囲まれるチヤンネルn-領域１３の
幅は狭く、かつ接合容量減少の点で開孔をその中
央に行なうことが望ましいため、高精度な位置合
わせと微細寸法の加工技術を必要とした。SITの
電気的特性のさらなる改善のための一手段は、上
記のようにゲートp+領域１４の平面積を小さく
し、チヤンネルn-領域１３の不要な部分を除
き、さらにドレインn+領域１１を細くチヤンネ
ル中央に形成することである。同様なことは、倒
立型に限らず正立型、ノーマリ・オン型にも、ま
たｎチヤンネルに限らずｐチヤンネルにも適用さ
れる。さらに縦型FET等前述の電界効果半導体
装置に共通の手段である。
クタンスなど優れた特性を有し、音響用、高周波
用に特に適するトランジスタとして注目されてい
る。これを論理集積回路に組み込んだときには、
低消費電力、高速動作で他のトランジスタICを
凌いでいる。第１図ａには、従来の平面型SITを
含む論理回路一単位の断面図、第２図ｂにはその
等価回路を示す。SITは、主電極としてソース電
極２、ドレイン電極１及びそれぞれ主電極高不純
物密度領域としてソースn+領域１２、ドレイン
n+領域１１を有し、これら主電極の間にチヤン
ネルが形成される低不純物密度領域であるチヤン
ネルn-領域１３及びこれを囲むゲートp+領域１
４、ゲート電極４とから成る。第１図ａの例で
は、ドレインn+領域１１とゲートp+領域１４が
同一主表面に露出する倒立型の例を示し、ゲート
p+領域１４はエミツタp+領域１５、ベースn-領
域１３ａと共に横型トランジスタのコレクタ領域
としても働いている場合である。等価回路は第１
図ｂの様なIIL型であり、この例ではSITはノー
マリ・オフ型特性を有し順方向ゲート電圧領域で
動作する。そのため、SITの容量には接合容量と
共に、少数キヤリア蓄積効果による等価的容量が
あり、高速動作のためにはできるかぎり少ないこ
とが望ましい。その点において、ゲートp+領域
１４の平面的幅は細く、またコンタクト部分も含
めた平面積を小さく、かつ少数キヤリアが蓄積し
やすいチヤンネルn-領域１３のSIT動作に不要な
部分はできるだけ少ないことが望ましい。さら
に、通常この平面型SITは、ゲートp+領域１４形
成後に、ドレインn+領域１１を形成するためフ
オトリソグラフイ工程で酸化膜７に開孔するわけ
であるが、ノーマリ・オフ型であるためゲート
p+領域１４に囲まれるチヤンネルn-領域１３の
幅は狭く、かつ接合容量減少の点で開孔をその中
央に行なうことが望ましいため、高精度な位置合
わせと微細寸法の加工技術を必要とした。SITの
電気的特性のさらなる改善のための一手段は、上
記のようにゲートp+領域１４の平面積を小さく
し、チヤンネルn-領域１３の不要な部分を除
き、さらにドレインn+領域１１を細くチヤンネ
ル中央に形成することである。同様なことは、倒
立型に限らず正立型、ノーマリ・オン型にも、ま
たｎチヤンネルに限らずｐチヤンネルにも適用さ
れる。さらに縦型FET等前述の電界効果半導体
装置に共通の手段である。
本発明は、叙上の特性の改善を容易にするため
のSITをはじめとした電界効果型半導体装置の製
造方法を提供するものであり、半導体結晶の異方
性エツチと選択酸化技術を有効に利用するもので
ある。以下に図面に沿つて、本発明について詳述
する。
のSITをはじめとした電界効果型半導体装置の製
造方法を提供するものであり、半導体結晶の異方
性エツチと選択酸化技術を有効に利用するもので
ある。以下に図面に沿つて、本発明について詳述
する。
第２図ａ〜ｇには、I2L型SIT論理回路の一単
位構造の工程に沿つた断面図を示し、本発明によ
る製造方法を説明する。
位構造の工程に沿つた断面図を示し、本発明によ
る製造方法を説明する。
第２図ａには、n+Si基板であるn+ソース領域
１２上に形成したn-エピタキシヤル層１３の表
面に酸化膜１７をつけ、将来SITのほぼチヤンネ
ル断面になる領域またはやや大きめに第１島状酸
化膜１７を残し、p+拡散層１４を浅く形成した
断面を示す。p+拡散１４は第１島状酸化膜１７
の縁より横方向にはいり込む必要があり、接合深
さにして典型的には0.3〜2.0μｍであり、後工程
のSi選択エツチの際のサイド・エツチによりp+
拡散層がなくならないことが重要である。
１２上に形成したn-エピタキシヤル層１３の表
面に酸化膜１７をつけ、将来SITのほぼチヤンネ
ル断面になる領域またはやや大きめに第１島状酸
化膜１７を残し、p+拡散層１４を浅く形成した
断面を示す。p+拡散１４は第１島状酸化膜１７
の縁より横方向にはいり込む必要があり、接合深
さにして典型的には0.3〜2.0μｍであり、後工程
のSi選択エツチの際のサイド・エツチによりp+
拡散層がなくならないことが重要である。
拡散中は、表面に酸化膜をつくらないことが望
ましいが、第１島状酸化膜１７より薄く形成して
もよい。その場合には、拡散後全面エツチにより
p+拡散層１４上の酸化膜を除去し、マスクとな
つた第１島状酸化膜１７は第２図ａのように残
す。
ましいが、第１島状酸化膜１７より薄く形成して
もよい。その場合には、拡散後全面エツチにより
p+拡散層１４上の酸化膜を除去し、マスクとな
つた第１島状酸化膜１７は第２図ａのように残
す。
第２図ａの状態で第１島状酸化膜１７の厚みは
典型的には500〜2000Åである。その後、第２図
ｂのように、窒化膜（Si3N4またはSiOxNy）を
CVD等で堆積し、第１島状酸化膜１７上でそれ
より小さく第１島状窒化膜８１、第１島状酸化膜
１７とp+拡散層１４の上にまたがる状態で第２
島状窒化膜８４をそれぞれ分離した形で残す。
典型的には500〜2000Åである。その後、第２図
ｂのように、窒化膜（Si3N4またはSiOxNy）を
CVD等で堆積し、第１島状酸化膜１７上でそれ
より小さく第１島状窒化膜８１、第１島状酸化膜
１７とp+拡散層１４の上にまたがる状態で第２
島状窒化膜８４をそれぞれ分離した形で残す。
その際、横型トランジスタのp+エミツタ領域
１５となるべき領域上にも第３島状窒化膜８５を
残す。これら第１島状酸化膜１７、第１、第２、
第３島状窒化膜８１，８４，８５をマスクとして
p+拡散層１４を選択エツチした断面が第２図ｃ
である。選択エツチは、n-エピタキシヤル層１
３の一部または全部の深さまで行なつてよいが、
上記マスク下のp+拡散層を残す必要があるの
で、サイド・エツチの少ない異方性エツチが望ま
しい。
１５となるべき領域上にも第３島状窒化膜８５を
残す。これら第１島状酸化膜１７、第１、第２、
第３島状窒化膜８１，８４，８５をマスクとして
p+拡散層１４を選択エツチした断面が第２図ｃ
である。選択エツチは、n-エピタキシヤル層１
３の一部または全部の深さまで行なつてよいが、
上記マスク下のp+拡散層を残す必要があるの
で、サイド・エツチの少ない異方性エツチが望ま
しい。
異方性エツチには、反応性スパツタ・エツチや
イオン・ミリングが使え、または結晶面に強く依
存する炭素塩化物によるプラズマ・エツチや
APW、KOH、NaOH等のアルカリ水溶液が使用
できる。
イオン・ミリングが使え、または結晶面に強く依
存する炭素塩化物によるプラズマ・エツチや
APW、KOH、NaOH等のアルカリ水溶液が使用
できる。
例えば、APWの場合、｛100｝面に対し｛111｝
面が約１／30〜１／50の遅いエツチ速度なので
｛100｝面が主表面の結晶を用いると有利である。
面が約１／30〜１／50の遅いエツチ速度なので
｛100｝面が主表面の結晶を用いると有利である。
この性質は、他のアルカリ水溶液や上記プラズ
マ・エツチ、さらにHCl、HBrを用いた高温ガ
ス・エツチにもあるので同様である。しばしば、
異方性エツチはp+領域のエツチ速度が遅いこと
があるが、これは２種以上のエツチ法を用いて行
なえば欠点を補える。表面が｛110｝面の場合
は、エツチ側面は垂直になるので、これも他の応
用として本発明に適用できる。第２図ｃには
｛100｝面を用いたときの例を示してあるが、第２
及び第３島状窒化膜８４，８５の間の距離により
最大エツチ深さが結晶学的にきまるので、SIT動
作に不要な外部n-エピタキシヤル層を完全に除
去しても、横型トランジスタのn-ベース領域１
３ａは残すことができる。エピタキシヤル層の界
面近傍は不純物密度が比較的高いので、第２図ｃ
のようにn-ベース領域１３ａに凹部を形成する
ことにより、パンチ・スルーを抑えることがで
き、または平面的ベース幅を狭くできて集積密度
向上に役立つ。以上の工程によつて、p+ゲート
領域１４及びp+エミツタ領域１５ができたわけ
である。次に、通常の例えばHF系の酸化膜エツ
チによつて第１島状酸化膜１７をオーバー・エツ
チして将来n+ドレイン領域１１形成用の開孔の
大きさまで小さくする（第２図ｄ）。第１及び第
２島状窒化膜８１，８４はオーバー・ハング状に
なる。
マ・エツチ、さらにHCl、HBrを用いた高温ガ
ス・エツチにもあるので同様である。しばしば、
異方性エツチはp+領域のエツチ速度が遅いこと
があるが、これは２種以上のエツチ法を用いて行
なえば欠点を補える。表面が｛110｝面の場合
は、エツチ側面は垂直になるので、これも他の応
用として本発明に適用できる。第２図ｃには
｛100｝面を用いたときの例を示してあるが、第２
及び第３島状窒化膜８４，８５の間の距離により
最大エツチ深さが結晶学的にきまるので、SIT動
作に不要な外部n-エピタキシヤル層を完全に除
去しても、横型トランジスタのn-ベース領域１
３ａは残すことができる。エピタキシヤル層の界
面近傍は不純物密度が比較的高いので、第２図ｃ
のようにn-ベース領域１３ａに凹部を形成する
ことにより、パンチ・スルーを抑えることがで
き、または平面的ベース幅を狭くできて集積密度
向上に役立つ。以上の工程によつて、p+ゲート
領域１４及びp+エミツタ領域１５ができたわけ
である。次に、通常の例えばHF系の酸化膜エツ
チによつて第１島状酸化膜１７をオーバー・エツ
チして将来n+ドレイン領域１１形成用の開孔の
大きさまで小さくする（第２図ｄ）。第１及び第
２島状窒化膜８１，８４はオーバー・ハング状に
なる。
第２図ｅには、通常の熱酸化法によつて第１、
第２、第３島状窒化膜８１，８４，８５以外の表
面に酸化膜７を形成した断面を示す。酸化膜７の
厚みは、第１島状酸化膜１７より厚いことが必要
であり、この工程でほぼ所望の深さのp+ゲート
領域１４、p+エミツタ領域１５を得る。あまり
深く拡散したくない場合には、高圧酸化法も有効
である。第２図ｆには、マスク工程を経て、プラ
ズマ・エツチやSiO2をマスクとしたりん酸等に
よる衆知の窒化膜選択エツチによつて第１島状窒
化膜８１を除去し、続いて酸化膜全面エツチまた
は選択エツチによつて第１島状酸化膜１７を除
去・開孔し、n+ドレイン領域１１を形成した断
面を示す。n+ドレイン領域１１の形成は、リン
やAsなどｎ型不純物の拡散によつて行なえる
が、Si表面に酸化膜をできるだけつけないで、い
わゆるウオツシユト・ドレインにすることが望ま
しい。また、他の方法としては、Si多結晶を拡散
源として用いることも可能である。第２図ｇで
は、マスク工程なしで窒化膜エツチを行ない第
２、第３島状窒化膜８４，８５を除去して、p+
ゲート領域１４、p+エミツタ領域１５のコンタ
クト開孔を行ない、Al等金属を堆積した後、選
択エツチによつて配線を完了した断面を示す。従
来、コンタクト形成のため動作に不要な高不純物
密度領域（例えば、p+ゲート領域１４やp+エミ
ツタ領域１５のコンタクト領域）の面積が大きか
つたが、本発明の方法によつて位置精度良く微細
寸法でコンタクト開孔が可能なためこの問題を解
決できる。
第２、第３島状窒化膜８１，８４，８５以外の表
面に酸化膜７を形成した断面を示す。酸化膜７の
厚みは、第１島状酸化膜１７より厚いことが必要
であり、この工程でほぼ所望の深さのp+ゲート
領域１４、p+エミツタ領域１５を得る。あまり
深く拡散したくない場合には、高圧酸化法も有効
である。第２図ｆには、マスク工程を経て、プラ
ズマ・エツチやSiO2をマスクとしたりん酸等に
よる衆知の窒化膜選択エツチによつて第１島状窒
化膜８１を除去し、続いて酸化膜全面エツチまた
は選択エツチによつて第１島状酸化膜１７を除
去・開孔し、n+ドレイン領域１１を形成した断
面を示す。n+ドレイン領域１１の形成は、リン
やAsなどｎ型不純物の拡散によつて行なえる
が、Si表面に酸化膜をできるだけつけないで、い
わゆるウオツシユト・ドレインにすることが望ま
しい。また、他の方法としては、Si多結晶を拡散
源として用いることも可能である。第２図ｇで
は、マスク工程なしで窒化膜エツチを行ない第
２、第３島状窒化膜８４，８５を除去して、p+
ゲート領域１４、p+エミツタ領域１５のコンタ
クト開孔を行ない、Al等金属を堆積した後、選
択エツチによつて配線を完了した断面を示す。従
来、コンタクト形成のため動作に不要な高不純物
密度領域（例えば、p+ゲート領域１４やp+エミ
ツタ領域１５のコンタクト領域）の面積が大きか
つたが、本発明の方法によつて位置精度良く微細
寸法でコンタクト開孔が可能なためこの問題を解
決できる。
以上の様に、本発明の製造方法によれば、従来
の平面型SITLと同じ４回のマスク工程で、より
細いp+ゲート領域１４が形成でき、かつn+ドレ
イン領域１１やコンタクト開孔の微細化・位置精
度が容易に向上できる。また、異方性エツチによ
つてn-エピタキシヤル層１３の不要部も除ける
ので、少数キヤリア蓄積効果も減少でき、n+分
離拡散層も不要にでき、かつソース表面引き出し
抵抗も小さくできる利点も併せもつ。
の平面型SITLと同じ４回のマスク工程で、より
細いp+ゲート領域１４が形成でき、かつn+ドレ
イン領域１１やコンタクト開孔の微細化・位置精
度が容易に向上できる。また、異方性エツチによ
つてn-エピタキシヤル層１３の不要部も除ける
ので、少数キヤリア蓄積効果も減少でき、n+分
離拡散層も不要にでき、かつソース表面引き出し
抵抗も小さくできる利点も併せもつ。
第３図ａ〜ｄには、本発明によるSITLの製造
方法の他の例を説明するための平面図及び断面図
を示す。
方法の他の例を説明するための平面図及び断面図
を示す。
第３図ａには、将来SITが形成されるべき領域
に第１島状酸化膜１７を、横型トランジスタのベ
ース領域上に第２島状酸化膜６７を残し、ｐ型不
純物を浅く拡散して各酸化膜１７，６７の下への
横方向拡散によつて接合境界１１４，１１６をそ
れぞれ形成した平面図を示す。表面が｛100｝面
の場合、第１島状酸化膜１７は＜110＞方向に平
行な辺をもつ矩形に、第２島状酸化膜６７の対向
する２辺は＜110＞方向から数度〜数10度ずらし
た形状にする。その後、窒化膜を堆積して将来
n+ドレイン領域１１、p+ゲート領域１４のコン
タクト部、p+エミツタ領域１５が形成するべき
部分に第３図ｂの様にそれぞれ第１、第２、第３
島状窒化膜８１，８４，８５を残す。酸化膜１
７，６７及び窒化膜８１，８４，８５をマスクと
して異方性エツチすると凹部側面には｛111｝面
が出るので第２島状酸化膜６７下のp+拡散層で
＜110＞方向に平行でない境界をもつ部分はなく
すことができきる。しかる後、酸化膜エツチによ
つて第２島状酸化膜６７を全部、第１島状酸化膜
１７の一部を除去することにより、第３図ｃの平
面図、第３図ｃのＡ―A′線に沿つた断面図（第
３図ｄに示す）の如き構造を実現できる。
に第１島状酸化膜１７を、横型トランジスタのベ
ース領域上に第２島状酸化膜６７を残し、ｐ型不
純物を浅く拡散して各酸化膜１７，６７の下への
横方向拡散によつて接合境界１１４，１１６をそ
れぞれ形成した平面図を示す。表面が｛100｝面
の場合、第１島状酸化膜１７は＜110＞方向に平
行な辺をもつ矩形に、第２島状酸化膜６７の対向
する２辺は＜110＞方向から数度〜数10度ずらし
た形状にする。その後、窒化膜を堆積して将来
n+ドレイン領域１１、p+ゲート領域１４のコン
タクト部、p+エミツタ領域１５が形成するべき
部分に第３図ｂの様にそれぞれ第１、第２、第３
島状窒化膜８１，８４，８５を残す。酸化膜１
７，６７及び窒化膜８１，８４，８５をマスクと
して異方性エツチすると凹部側面には｛111｝面
が出るので第２島状酸化膜６７下のp+拡散層で
＜110＞方向に平行でない境界をもつ部分はなく
すことができきる。しかる後、酸化膜エツチによ
つて第２島状酸化膜６７を全部、第１島状酸化膜
１７の一部を除去することにより、第３図ｃの平
面図、第３図ｃのＡ―A′線に沿つた断面図（第
３図ｄに示す）の如き構造を実現できる。
以下は第２図で説明した工程と同様であるが、
この例の場合横型トランジスタは通常の平面型
SITとほぼ同じ特性をもたせることが可能であ
る。
この例の場合横型トランジスタは通常の平面型
SITとほぼ同じ特性をもたせることが可能であ
る。
以下のことから、本発明の製造方法が平面型
SITLの性能向上に有効であることが明らかにな
つたと思われるが、本発明は倒立型SITに限らず
正立型にも、マルチ・チヤンネルSITにも、I2L
型に限らず他のSIT―ICにも、ｎチヤンネルだけ
でなくｐチヤンネルにも、さらにドレイン部を
MIS構造にしたメモリ・セルにも適用できること
は明らかである。さらに、SITだけでなく同様な
チヤンネル構造を有するSITサイリスタ、n-チヤ
ンネル領域の不純物密度を高くした通常のFET
など他の電界効果半導体装置に適用して有効なこ
とも白明であり、応用範囲は極めて広いものであ
る。
SITLの性能向上に有効であることが明らかにな
つたと思われるが、本発明は倒立型SITに限らず
正立型にも、マルチ・チヤンネルSITにも、I2L
型に限らず他のSIT―ICにも、ｎチヤンネルだけ
でなくｐチヤンネルにも、さらにドレイン部を
MIS構造にしたメモリ・セルにも適用できること
は明らかである。さらに、SITだけでなく同様な
チヤンネル構造を有するSITサイリスタ、n-チヤ
ンネル領域の不純物密度を高くした通常のFET
など他の電界効果半導体装置に適用して有効なこ
とも白明であり、応用範囲は極めて広いものであ
る。
第１図ａとｂは、それぞれ従来の平面型SITL
の断面図と等価回路図であり、第２図ａ〜ｇは本
発明によるSITLの製造方法を説明するための工
程に沿つた断面図である。第３図ａ〜ｅは、本発
明によるSITLの他の製造方法に沿つた平面図で
あり、第３図ｄは第３図ｃのＡ―A′線に沿つた
断面図である。 １……ドレイン電極、２……ソース電極、４…
…ゲート電極、５……エミツタ電極、１１……
n+ソース領域、１２……n+ソース領域、１３…
…n-エピタキシヤル層（n-チヤンネル領域）、１
４……p+ゲート領域、１５……p+エミツタ領
域、７，１７，６７……酸化膜、８１，８４，８
５……窒化膜。
の断面図と等価回路図であり、第２図ａ〜ｇは本
発明によるSITLの製造方法を説明するための工
程に沿つた断面図である。第３図ａ〜ｅは、本発
明によるSITLの他の製造方法に沿つた平面図で
あり、第３図ｄは第３図ｃのＡ―A′線に沿つた
断面図である。 １……ドレイン電極、２……ソース電極、４…
…ゲート電極、５……エミツタ電極、１１……
n+ソース領域、１２……n+ソース領域、１３…
…n-エピタキシヤル層（n-チヤンネル領域）、１
４……p+ゲート領域、１５……p+エミツタ領
域、７，１７，６７……酸化膜、８１，８４，８
５……窒化膜。
Claims (1)
- 【特許請求の範囲】 １ 一導電型低不純物密度層表面にチヤンネル断
面より大きい第１島状酸化膜を形成し、逆導電型
不純物を該酸化膜下の一部にくいこむ程度に拡散
する工程と、前記酸化膜上でしかも内側に第１島
状窒化膜と、前記酸化膜の一部を被いしかも前記
逆導電型拡散層表面の一部を被う第２島状窒化膜
とを残す工程と、前記酸化膜と第２島状窒化膜を
マスクとしてゲート高不純物密度領域となる前記
酸化膜下にくい込んだ前記拡散層及び第２島状窒
化膜下の前記拡散層を残して他の前記拡散層を異
方性エツチする工程と、第１及び第２島状窒化膜
をマスクとして選択酸化する工程と、第１島状窒
化膜を除去して一導電型高不純物密度主電極領域
を形成する工程と、第２島状窒化膜を除去してゲ
ート電極用の開孔をする工程とから成る電界効果
半導体装置の製造造方法。 ２ 前記選択酸化の工程の前に、第１島状窒化膜
下の酸化膜をオーバー・エツチによつて前記窒化
膜より小さくし、しかる後、選択酸化によつて前
記酸化膜より厚い酸化膜を形成することを特徴と
する特許請求の範囲第１項記載の電界効果半導体
装置の製造方法。 ３ 第１及び第２島状窒化膜を残す工程で、第２
島状窒化膜と離れ、しかも前記拡散層表面に第３
島状窒化膜を残し、この下の逆導電型拡散層と前
記低不純物密度層及び前記ゲート高不純物密度領
域とで横型バイポーラ・トランジスタをも同時に
形成することを特徴とする特許請求の範囲第１項
または第２項記載の電界効果半導体装置の製造方
法。 ４ 前記低不純物密度層の表面が｛100｝面であ
り、異方性エツチが｛111｝面に対し最も遅い方
法を用いることを特徴とする特許請求の範囲第１
項または第２項記載の電界効果半導体装置の製造
方法。 ５ 前記低不純物密度層の表面が｛100｝面であ
り、異方性エツチが｛111｝面に対し最も遅い方
法を用いることを特徴とする特許請求の範囲第３
項記載の電界効果半導体装置の製造方法。 ６ 前記横型バイポーラ・トランジスタのベース
領域となるべき前記低不純物密度層表面に、前記
第１島状酸化膜を設けると同時に第２島状酸化膜
を設け、かつ第２島状酸化膜の側面で第１及び第
２窒化膜に隣接しない側面を＜110＞方向からず
らすことを特徴とする特許請求の範囲第５項記載
の電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP188980A JPS56100479A (en) | 1980-01-11 | 1980-01-11 | Manufacture of electric field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP188980A JPS56100479A (en) | 1980-01-11 | 1980-01-11 | Manufacture of electric field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56100479A JPS56100479A (en) | 1981-08-12 |
| JPS6122476B2 true JPS6122476B2 (ja) | 1986-05-31 |
Family
ID=11514136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP188980A Granted JPS56100479A (en) | 1980-01-11 | 1980-01-11 | Manufacture of electric field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56100479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198974U (ja) * | 1986-06-09 | 1987-12-18 | ||
| JPH0574272U (ja) * | 1992-03-11 | 1993-10-12 | 吉村産業株式会社 | 釣 元 |
-
1980
- 1980-01-11 JP JP188980A patent/JPS56100479A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198974U (ja) * | 1986-06-09 | 1987-12-18 | ||
| JPH0574272U (ja) * | 1992-03-11 | 1993-10-12 | 吉村産業株式会社 | 釣 元 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56100479A (en) | 1981-08-12 |
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