JPH01304781A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01304781A JPH01304781A JP13440688A JP13440688A JPH01304781A JP H01304781 A JPH01304781 A JP H01304781A JP 13440688 A JP13440688 A JP 13440688A JP 13440688 A JP13440688 A JP 13440688A JP H01304781 A JPH01304781 A JP H01304781A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor layer
- grow
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 abstract description 17
- 230000010354 integration Effects 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 239000013039 cover film Substances 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置の製造方法、特に半導体による高速高密度回
路（超ＬＳＩ）に使用する微細なトランジスタ構造を製
造する方法に関し、 半導体基板に形成した垂直面上にパターニングプロセス
なしでトランジスタを形成する方法を提供することを目
的とし、 半導体基板上に第１の溝を堀り、基板と反対導電形の半
導体層を成長させて埋め込む工程と、上記基板と反対導
電形の半導体層の一部に第２の溝を第１の溝より深く堀
る工程と、第２の溝の側壁に絶縁膜を成長させる工程と
、第２溝に半導体層を成長させて埋め込む工程とを含む
ことを特徴とする半導体装置の製造方法を含み構成する
。
路（超ＬＳＩ）に使用する微細なトランジスタ構造を製
造する方法に関し、 半導体基板に形成した垂直面上にパターニングプロセス
なしでトランジスタを形成する方法を提供することを目
的とし、 半導体基板上に第１の溝を堀り、基板と反対導電形の半
導体層を成長させて埋め込む工程と、上記基板と反対導
電形の半導体層の一部に第２の溝を第１の溝より深く堀
る工程と、第２の溝の側壁に絶縁膜を成長させる工程と
、第２溝に半導体層を成長させて埋め込む工程とを含む
ことを特徴とする半導体装置の製造方法を含み構成する
。
（産業上の利用分野〕
本発明は半導体装置の製造方法、特に半導体による高速
高密度回路（超ＬＳＩ）に使用する微細なトランジスタ
の構造を製造する方法に関する。
高密度回路（超ＬＳＩ）に使用する微細なトランジスタ
の構造を製造する方法に関する。
最近のＭＯＳＦＥＴ （金属・酸化膜・半導体電界効果
型トランジスタ）は性能を決めるゲート長が１μｍ以下
になってきているが、さらに高密度化が要求されている
。このため、常時、トランジスタ寸法の微細化が強く求
められていて、その要請は作製方法の進歩を上回る。そ
こで素子寸法が一挙に縮小されるような現在の技術で作
製可能な新構造トランジスタが求められている。
型トランジスタ）は性能を決めるゲート長が１μｍ以下
になってきているが、さらに高密度化が要求されている
。このため、常時、トランジスタ寸法の微細化が強く求
められていて、その要請は作製方法の進歩を上回る。そ
こで素子寸法が一挙に縮小されるような現在の技術で作
製可能な新構造トランジスタが求められている。
電界効果型トランジスタ（以下ＦＥＴと書＜、）は、従
来半導体基板表面に形成されてきた。第４図（ａ）と（
ｂ）は従来のＰＥＴを示す断面図と平面図で、図中、１
は半導体基板（シリコン基板）、３はソース／ドレイン
、５はゲート酸化膜、６はゲート、７は例えばリン・ケ
イ素ガラス（ＰＳＧ）の絶縁膜、８は例えばＳｉＯ□の
絶縁膜で、各部分の寸法は図に記入のとおりである。第
４図（ａ）の断面図に示す様に、基板の深さ方向には半
導体の厚さが２μｍもあれば良いが、同図（ｂ）の平面
図でみると、−素子に最低で１０．５μｍＸ１５．！１
５μｍ＝１６２．７５μｍ２の面積が必要となる。回路
への高密度実装の為には１素子の占有面積を減少させれ
ば良いが、例えば素子寸法を％にして確実に動作させる
には常に新技術を必要とし、その新技術の開発には常に
困難を伴う。従来技術を用いてＭＯＳＦＥＴを半導体基
板表面に垂直な向きに作成すれば、基板表面上に占める
面積を大幅に減少させることはできる。ところが、基板
表面に垂直な面上に薄膜を成長させることはできても、
レジスト露光は不可能であり、従って薄膜のバターニン
グは不可能である。
来半導体基板表面に形成されてきた。第４図（ａ）と（
ｂ）は従来のＰＥＴを示す断面図と平面図で、図中、１
は半導体基板（シリコン基板）、３はソース／ドレイン
、５はゲート酸化膜、６はゲート、７は例えばリン・ケ
イ素ガラス（ＰＳＧ）の絶縁膜、８は例えばＳｉＯ□の
絶縁膜で、各部分の寸法は図に記入のとおりである。第
４図（ａ）の断面図に示す様に、基板の深さ方向には半
導体の厚さが２μｍもあれば良いが、同図（ｂ）の平面
図でみると、−素子に最低で１０．５μｍＸ１５．！１
５μｍ＝１６２．７５μｍ２の面積が必要となる。回路
への高密度実装の為には１素子の占有面積を減少させれ
ば良いが、例えば素子寸法を％にして確実に動作させる
には常に新技術を必要とし、その新技術の開発には常に
困難を伴う。従来技術を用いてＭＯＳＦＥＴを半導体基
板表面に垂直な向きに作成すれば、基板表面上に占める
面積を大幅に減少させることはできる。ところが、基板
表面に垂直な面上に薄膜を成長させることはできても、
レジスト露光は不可能であり、従って薄膜のバターニン
グは不可能である。
前記したように従来技術では半導体基板表面に垂直な面
上に形成された薄膜を任意の形状にバターニングするこ
とは不可能である。
上に形成された薄膜を任意の形状にバターニングするこ
とは不可能である。
そこで本発明は、半導体基板に形成した垂直面上にバタ
ーニングプロセスなしでトランジスタを形成する方法を
提供することを目的とする。
ーニングプロセスなしでトランジスタを形成する方法を
提供することを目的とする。
上記課題は、半導体基板上に第１の溝を堀り、基板と反
対導電形の半導体層を成長させて埋め込む工程と、上記
基板と反対導電形の半導体層の一部に第２の溝を第１の
溝より深く堀る工程と、第２の溝の側壁に絶縁膜を成長
させる工程と、第２の溝に半導体層を成長させて埋め込
む工程とを含むことを特徴とする半導体装置製造方法に
よって解決される。
対導電形の半導体層を成長させて埋め込む工程と、上記
基板と反対導電形の半導体層の一部に第２の溝を第１の
溝より深く堀る工程と、第２の溝の側壁に絶縁膜を成長
させる工程と、第２の溝に半導体層を成長させて埋め込
む工程とを含むことを特徴とする半導体装置製造方法に
よって解決される。
本発明においては、半導体基板に溝を堀って、シリコン
のエピタキシャル成長を利用すると自己整合的に素子が
形成されるもので、それによって（１）半導体基板の溝
の中にソース・ドレイン領域となる半導体層を成長させ
ることが可能となり、（２）不純物を高濃度に含む半導
体層のみをエツチングすることが可能であり、 （３）酸化膜や窒化膜のようなアモルファス層上にポリ
シリコンを成長させることが可能である。
のエピタキシャル成長を利用すると自己整合的に素子が
形成されるもので、それによって（１）半導体基板の溝
の中にソース・ドレイン領域となる半導体層を成長させ
ることが可能となり、（２）不純物を高濃度に含む半導
体層のみをエツチングすることが可能であり、 （３）酸化膜や窒化膜のようなアモルファス層上にポリ
シリコンを成長させることが可能である。
上記（１）〜（３）の技術を用いて溝の中にソース・ド
レイン接合領域、絶縁酸化膜、ポリシリコンゲート電極
を順番に形成して新構造ＦＥＴを作ることができる。す
なわち、基板表面に垂直な溝に第１の物質を埋め込み、
新たな溝を設けて第２の物質を埋め込むことによって、
基板と垂直な面内である薄膜をバターニングしたりある
物質を選択的に成長させたりしたのと同じ結果を得るも
のである。
レイン接合領域、絶縁酸化膜、ポリシリコンゲート電極
を順番に形成して新構造ＦＥＴを作ることができる。す
なわち、基板表面に垂直な溝に第１の物質を埋め込み、
新たな溝を設けて第２の物質を埋め込むことによって、
基板と垂直な面内である薄膜をバターニングしたりある
物質を選択的に成長させたりしたのと同じ結果を得るも
のである。
〔実施例］
以下、本発明を図示の実施例により具体的に説明する。
本発明の方法の工程を示す第１図を参照すると、先ず同
図（ａ）の平面図と同図ら）の斜視図に示されるように
、半導体基板１１（例えばシリコン基板）に第１の溝１
２を例えばエツチングによって堀る。溝１２の寸法は、
同図（ｂ）に記入したように、幅２μｍ、長さ５μｍ１
深さ５μｍ程度のものとする。
図（ａ）の平面図と同図ら）の斜視図に示されるように
、半導体基板１１（例えばシリコン基板）に第１の溝１
２を例えばエツチングによって堀る。溝１２の寸法は、
同図（ｂ）に記入したように、幅２μｍ、長さ５μｍ１
深さ５μｍ程度のものとする。
次に、第１図（Ｃ）に示されるように、第１の溝１２に
基板と反対導電型の半導体層１３（例えばポリシリコン
）を成長させる。この半導体層は従来例のイオン注入に
よって形成されたソース／ドレイン３に対応する。
基板と反対導電型の半導体層１３（例えばポリシリコン
）を成長させる。この半導体層は従来例のイオン注入に
よって形成されたソース／ドレイン３に対応する。
次いで、半導体層１３を基板表面まで成長させた後に、
レジストなどを用いて半導体層１３の中心付近のみをエ
ツチングして、第１図（ｄ）と（ｅ）に示されるように
第２の溝１４を、第１の溝１２よりも約２μｍ深く形成
する。
レジストなどを用いて半導体層１３の中心付近のみをエ
ツチングして、第１図（ｄ）と（ｅ）に示されるように
第２の溝１４を、第１の溝１２よりも約２μｍ深く形成
する。
次に半導体層の表面を酸化すると、第１図（ｆ）と（ｇ
）に示されるように、第２の溝１４以外の半導体基板１
１の表面に約１００人の絶縁膜（酸化膜）１５が成長し
たとき第２の溝１４の側壁に酸化膜１５が約３００人の
厚さに成長する。形成されるそれぞれの酸化膜の膜厚の
違いは、基板と半導体層の不純物濃度の差による。
）に示されるように、第２の溝１４以外の半導体基板１
１の表面に約１００人の絶縁膜（酸化膜）１５が成長し
たとき第２の溝１４の側壁に酸化膜１５が約３００人の
厚さに成長する。形成されるそれぞれの酸化膜の膜厚の
違いは、基板と半導体層の不純物濃度の差による。
この工程によって第１と第２の電極となる半導体Ｎ１３
．１３は互に絶縁分離される。
．１３は互に絶縁分離される。
次に、第１図（ｈ）と（ｉ）に示されるように、第２の
溝１４に、半導体層１３を成長した場合と同様に半導体
層（ポリシリコン層）１６を成長させ、これが第３の電
極となる。なお、半導体Ｎ１６の導電型はどちらであっ
てもよい。
溝１４に、半導体層１３を成長した場合と同様に半導体
層（ポリシリコン層）１６を成長させ、これが第３の電
極となる。なお、半導体Ｎ１６の導電型はどちらであっ
てもよい。
上記の工程が終った後、通、常の工程でアルミニウム配
線、カバー膜などを形成してＭＯＳＦＥＴが完成する。
線、カバー膜などを形成してＭＯＳＦＥＴが完成する。
第２図には本発明の方法を用いて形成した新構造素子の
各寸法が記入されている。基板表面に占める面積は、６
μｍＸ６μｍ＝３６μｍＺとしても第４図で示した場合
の１／４．５になる。即ち本発明によれば４倍の集積化
となり、これはＬＳＩの高密度化に大きく寄与する。
各寸法が記入されている。基板表面に占める面積は、６
μｍＸ６μｍ＝３６μｍＺとしても第４図で示した場合
の１／４．５になる。即ち本発明によれば４倍の集積化
となり、これはＬＳＩの高密度化に大きく寄与する。
素子間分離は第３図の平面図に示されるように基板領域
の間に井桁状に溝１７を堀ってシリコン酸化膜の様な絶
縁物質を成長させるかまたは埋め込む工程を第１図（ａ
）を参照して説明した工程の前に終えておけば良い。
の間に井桁状に溝１７を堀ってシリコン酸化膜の様な絶
縁物質を成長させるかまたは埋め込む工程を第１図（ａ
）を参照して説明した工程の前に終えておけば良い。
以上のように本発明によれば、素子が基板表面上に占め
る面積が従来例の１／４．５と縮小され、集積化の向上
に大きく寄与することが確認された。
る面積が従来例の１／４．５と縮小され、集積化の向上
に大きく寄与することが確認された。
第１図は本発明実施例の図で、その（ａ）、（Ｃ）、（
ｄ）、（ｇ）および（ｈ）は平面図、その（ｂ）、（ｅ
）および（ｉ）は斜視図、その（ｆ）は断面図、 第２図は本発明実施例平面図、 第３図は本発明実施例平面図、 第４図は従来例の図で、その（ａ）は断面図、（ｂ）は
平面図である。 図中、 １１はシリコン基板、 １２は第１の溝、 １３は半導体層、 １４は第２の溝、 １５は酸化膜、 １６は半導体層、 １７は溝、 を示す。
ｄ）、（ｇ）および（ｈ）は平面図、その（ｂ）、（ｅ
）および（ｉ）は斜視図、その（ｆ）は断面図、 第２図は本発明実施例平面図、 第３図は本発明実施例平面図、 第４図は従来例の図で、その（ａ）は断面図、（ｂ）は
平面図である。 図中、 １１はシリコン基板、 １２は第１の溝、 １３は半導体層、 １４は第２の溝、 １５は酸化膜、 １６は半導体層、 １７は溝、 を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）上に第１の溝（１２）を堀り、基
板と反対導電形の半導体層（１３）を成長させて埋め込
む工程と、 上記半導体層（１３）の一部に第２の溝（１４）を第１
の溝（１２）より深く堀る工程と、 第２の溝（１４）の側壁に絶縁膜（１５）を成長させる
工程と、 第２の溝（１４）に半導体層（１６）を成長させて埋め
込む工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440688A JPH01304781A (ja) | 1988-06-02 | 1988-06-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440688A JPH01304781A (ja) | 1988-06-02 | 1988-06-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01304781A true JPH01304781A (ja) | 1989-12-08 |
Family
ID=15127640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13440688A Pending JPH01304781A (ja) | 1988-06-02 | 1988-06-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01304781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105576A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 電界効果トランジスタ |
| JPH04177768A (ja) * | 1990-11-09 | 1992-06-24 | Yamaha Corp | 電界効果トランジスタ |
-
1988
- 1988-06-02 JP JP13440688A patent/JPH01304781A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105576A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 電界効果トランジスタ |
| JPH04177768A (ja) * | 1990-11-09 | 1992-06-24 | Yamaha Corp | 電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4980306A (en) | Method of making a CMOS device with trench isolation device | |
| JPH04334030A (ja) | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH07120795B2 (ja) | 半導体デバイスの製作方法 | |
| JP3229665B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JP2960925B2 (ja) | 半導体素子及びその製造方法 | |
| JPH0521450A (ja) | 半導体装置及びその製造方法 | |
| JPH01175260A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH0348656B2 (ja) | ||
| JP3022714B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0945904A (ja) | 半導体装置およびその製造方法 | |
| JPH01304781A (ja) | 半導体装置の製造方法 | |
| JPH06334146A (ja) | 半導体装置 | |
| JPS60198841A (ja) | 半導体装置の素子分離方法 | |
| KR950004842B1 (ko) | 반도체장치의 제조방법 | |
| JPS63314870A (ja) | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 | |
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JP2621607B2 (ja) | 半導体装置の製造方法 | |
| KR100291517B1 (ko) | 에스오아이 구조의 반도체 집적회로 및 그 제조방법 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPS62213258A (ja) | 半導体装置の製造方法 | |
| JP3412884B2 (ja) | 半導体装置の製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS6122476B2 (ja) |