JPH04177768A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04177768A JPH04177768A JP30494790A JP30494790A JPH04177768A JP H04177768 A JPH04177768 A JP H04177768A JP 30494790 A JP30494790 A JP 30494790A JP 30494790 A JP30494790 A JP 30494790A JP H04177768 A JPH04177768 A JP H04177768A
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- insulating oxide
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Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 25
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- 229920005591 polysilicon Polymers 0.000 abstract 1
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体集積回路を構成する電界効果トランン
スタに関する。
スタに関する。
「従来の技術」
半導体素子形成技術の進歩により、半導体ウェハに極め
て微小なサイズのＭＯ３ＦＥ”ｒ（金属酸化膜半導体構
造による電界効果トランジスタ）を高密度に形成するこ
とか可能になり、大容量であり、かつ、高速動作の可能
な半導体メモリが開発されるに至った。
て微小なサイズのＭＯ３ＦＥ”ｒ（金属酸化膜半導体構
造による電界効果トランジスタ）を高密度に形成するこ
とか可能になり、大容量であり、かつ、高速動作の可能
な半導体メモリが開発されるに至った。
「発明か解決しようとする課題」
さて、記憶容量の大きな半導体メモリを実現するために
は、当然のことながら、個々のメモリセルの所要面積を
縮小することか要求される。このため、メモリセルを構
成する各Ｍ ＯＳ Ｉ？ Ｅ ｉ”のチャネル幅を小さ
くする必要がある。しかし、ＭＯＳＦＥＴのチャネル幅
を小さくすると電流駆動能力か低下するので、メモリセ
ルからのデータの読み出し速度が低下するという問題が
あった。また、ＭＯＳＦＥＴの電流駆動能力が弱いため
、動作の安定性が悪くなり、ソフトエラー等が発生し易
くなるという問題があった。
は、当然のことながら、個々のメモリセルの所要面積を
縮小することか要求される。このため、メモリセルを構
成する各Ｍ ＯＳ Ｉ？ Ｅ ｉ”のチャネル幅を小さ
くする必要がある。しかし、ＭＯＳＦＥＴのチャネル幅
を小さくすると電流駆動能力か低下するので、メモリセ
ルからのデータの読み出し速度が低下するという問題が
あった。また、ＭＯＳＦＥＴの電流駆動能力が弱いため
、動作の安定性が悪くなり、ソフトエラー等が発生し易
くなるという問題があった。
この発明は」二連した事情に鑑みてなされたちのてあり
、電流駆動能力か高く、しかも、所要面積が小さくて済
む電界効果Ｉ・ランンスタを提供することを目的とする
。
、電流駆動能力か高く、しかも、所要面積が小さくて済
む電界効果Ｉ・ランンスタを提供することを目的とする
。
「課題を解決するための手段」
この発明は、第１の導電型を有する半導体基板と、前記
半導体基板に形成された溝部と、前記半導体基板におけ
る前記溝部を挟む２領域に形成された前記第１の導電型
とは逆の第２の導電型のソース電極層およびドレイン電
極層と、前記溝部の内壁に形成された絶縁酸化膜と、前
記絶縁酸化膜によって囲まれた空洞を埋め込むように成
長してなる多結晶シリコンによるゲート電極層と を具備することを特徴としている。
半導体基板に形成された溝部と、前記半導体基板におけ
る前記溝部を挟む２領域に形成された前記第１の導電型
とは逆の第２の導電型のソース電極層およびドレイン電
極層と、前記溝部の内壁に形成された絶縁酸化膜と、前
記絶縁酸化膜によって囲まれた空洞を埋め込むように成
長してなる多結晶シリコンによるゲート電極層と を具備することを特徴としている。
「作用」
上記構成によれば、前記ケ−１・電極層と前記半導体基
板との間に所定のゲート電圧が印加されると、前記溝部
における前記ソース電極層から前記ドレイン電極層に至
る２側面にチャネルが形成される。この状態において、
前記ソース電極層およびドレイン電極層の間に電圧が印
加されると、前記２面のチャネルを介して電流か流れる
。
板との間に所定のゲート電圧が印加されると、前記溝部
における前記ソース電極層から前記ドレイン電極層に至
る２側面にチャネルが形成される。この状態において、
前記ソース電極層およびドレイン電極層の間に電圧が印
加されると、前記２面のチャネルを介して電流か流れる
。
「実施例」
以下、第１図（ａ）〜（ｇ）を参照し、この発明の一実
施例によるＰチャネルの電界効果トランジスタの製造工
程を説明する。ここで、第１図（ａ）、（Ｃ）および（
ｅ）は各工程において半導体基板１を上から見た平面図
であり、第１図（ｂ）、（ｄ）、（ｆ）および（ｇ）は
、半導体基板１を第１図（ａ）、（ｃ）および（ｅ）に
おけるＩ ａ Ｉ ａ’線によって切った場合の断面
図である。
施例によるＰチャネルの電界効果トランジスタの製造工
程を説明する。ここで、第１図（ａ）、（Ｃ）および（
ｅ）は各工程において半導体基板１を上から見た平面図
であり、第１図（ｂ）、（ｄ）、（ｆ）および（ｇ）は
、半導体基板１を第１図（ａ）、（ｃ）および（ｅ）に
おけるＩ ａ Ｉ ａ’線によって切った場合の断面
図である。
まず、Ｎ型の半導体基板１に対する選択エツチングを行
い、第１図（ａ）および（ｂ）に示すように、溝部１ａ
を形成する。次いて第１図（Ｃ）および（ｄ）に示すよ
うに、溝部１ａを挟む２領域にＰ型不純物を選択的に拡
散し、溝部１ａとほぼ同し深さのソース電極層２Ｓおよ
びドレイン電極層２Ｄを形成する。
い、第１図（ａ）および（ｂ）に示すように、溝部１ａ
を形成する。次いて第１図（Ｃ）および（ｄ）に示すよ
うに、溝部１ａを挟む２領域にＰ型不純物を選択的に拡
散し、溝部１ａとほぼ同し深さのソース電極層２Ｓおよ
びドレイン電極層２Ｄを形成する。
次に半導体基板」、全面にＣＶＤ （化学気相成長）法
により、絶縁酸化膜３を成長させる。この酸化膜成長に
より、第１図（ｆ）に示すように、溝部１ａの内壁に−
様な厚さの絶縁酸化膜３が形成される。溝部１ａの４側
壁のうち、ソース電極層２Ｓからドレイン電極層２１）
に至る２側壁に形成された絶縁酸化膜３ａ、３ｂ （第
１図（ｅ）参照）および溝部１ａの底に形成された絶縁
酸化膜が、この電界効果トランジスタにおけるゲート酸
化膜となる。
により、絶縁酸化膜３を成長させる。この酸化膜成長に
より、第１図（ｆ）に示すように、溝部１ａの内壁に−
様な厚さの絶縁酸化膜３が形成される。溝部１ａの４側
壁のうち、ソース電極層２Ｓからドレイン電極層２１）
に至る２側壁に形成された絶縁酸化膜３ａ、３ｂ （第
１図（ｅ）参照）および溝部１ａの底に形成された絶縁
酸化膜が、この電界効果トランジスタにおけるゲート酸
化膜となる。
そして、全面に多結晶シリコン層４を成長させる。この
多結晶シリコン層４により、絶縁酸化膜３によって被覆
された溝部１ａの内部が満たされる。この溝部１ａ内に
満たされた多結晶シリコン層４が電界効果トランジスタ
におけるゲート電極として機能する。次いて多結晶シリ
コン層４が選択エツチングされることにより、多結晶シ
リコンによる配線層か形成される。その後、パシベーシ
ョン層５が全面に形成され、第１図（ｇ）に示すように
、電界効果）・ランシスタが完成する。
多結晶シリコン層４により、絶縁酸化膜３によって被覆
された溝部１ａの内部が満たされる。この溝部１ａ内に
満たされた多結晶シリコン層４が電界効果トランジスタ
におけるゲート電極として機能する。次いて多結晶シリ
コン層４が選択エツチングされることにより、多結晶シ
リコンによる配線層か形成される。その後、パシベーシ
ョン層５が全面に形成され、第１図（ｇ）に示すように
、電界効果）・ランシスタが完成する。
第２図は第１図（ｇ）に示す電界効果ｌ・ランデスタを
Ｉｂ−Ｔｂ’線において切った場合の断面図を示す。上
述の通り、溝部１ａ内の４側壁の絶縁酸化膜のうちソー
ス電極層Ｓからドレイン電極層りに至る酸化膜３ａ、３
ｂがゲート酸化膜となっており、溝部１ａの深さ方向が
電界効果トランジスタのチャネル幅方向となる。また、
溝部１ａの底部の酸化膜もゲート酸化膜として機能する
。
Ｉｂ−Ｔｂ’線において切った場合の断面図を示す。上
述の通り、溝部１ａ内の４側壁の絶縁酸化膜のうちソー
ス電極層Ｓからドレイン電極層りに至る酸化膜３ａ、３
ｂがゲート酸化膜となっており、溝部１ａの深さ方向が
電界効果トランジスタのチャネル幅方向となる。また、
溝部１ａの底部の酸化膜もゲート酸化膜として機能する
。
すなわち、電界効果トランジスタのチャネル幅Ｗとして
、溝部１ａの深さの２倍相当が得られる。
、溝部１ａの深さの２倍相当が得られる。
このような構成において、多結晶シリコン層４に対し、
負の電圧が印加されると、ゲート酸化膜３ａおよび３ｂ
と半導体基板１との界面に正極性のチャネル（反転層）
が形成され、ソース電極層２Ｓおよびドレイン電極層２
Ｄ間が導通状態となる。
負の電圧が印加されると、ゲート酸化膜３ａおよび３ｂ
と半導体基板１との界面に正極性のチャネル（反転層）
が形成され、ソース電極層２Ｓおよびドレイン電極層２
Ｄ間が導通状態となる。
なお、−に記実施例においては、Ｐチャネルの電界効果
トランジスタを製造する場合について説明したが、Ｐ型
半導体基板を使用することにより、全く同様な方法でＮ
チャネルの電界効果トランジスタを製造することが可能
であることは言うまでもない。
トランジスタを製造する場合について説明したが、Ｐ型
半導体基板を使用することにより、全く同様な方法でＮ
チャネルの電界効果トランジスタを製造することが可能
であることは言うまでもない。
「発明の効果」
以」二説明したように、この発明によれば、第１の導電
型を有する半導体基板と、前記半導体基板に形成された
溝部と、前記半導体基板における前記溝部を挟む２領域
に形成された前記第１の導電型とは逆の第２の導電型の
ソース電極層および１〜レイン電極層と、前記溝部の内
壁に形成された絶縁酸化膜と、前記絶縁酸化膜によって
囲まれた空洞を埋め込むように成長してなる多結晶シリ
コンによるゲート電極層とにより、電界効果ｌ・ランン
スタを構成したので、半導体基板における電界効果トラ
ンジスタ１個当りの所要面積を極めて小さくすることが
でき、しかも、前記溝部の深さの２倍相当のチャネル幅
か得られるので、大きな電流駆動能ノコを有する電界効
果トランジスタを実現することかできるという効果かあ
る。
型を有する半導体基板と、前記半導体基板に形成された
溝部と、前記半導体基板における前記溝部を挟む２領域
に形成された前記第１の導電型とは逆の第２の導電型の
ソース電極層および１〜レイン電極層と、前記溝部の内
壁に形成された絶縁酸化膜と、前記絶縁酸化膜によって
囲まれた空洞を埋め込むように成長してなる多結晶シリ
コンによるゲート電極層とにより、電界効果ｌ・ランン
スタを構成したので、半導体基板における電界効果トラ
ンジスタ１個当りの所要面積を極めて小さくすることが
でき、しかも、前記溝部の深さの２倍相当のチャネル幅
か得られるので、大きな電流駆動能ノコを有する電界効
果トランジスタを実現することかできるという効果かあ
る。
第１図（ａ）〜（ｇ）はこの発明の一実施例による電界
効果トランジスタの製造工程を示す図、第２図は同実施
例による電界効果トランジスタの断面図である。 １ 半導体基板、１ａ 溝、２８ ソース電極層
、２Ｄ ドレイン電極層、３ ヶ−１・酸化膜、４
多結晶シリコン層、５ パシヘーション層。
効果トランジスタの製造工程を示す図、第２図は同実施
例による電界効果トランジスタの断面図である。 １ 半導体基板、１ａ 溝、２８ ソース電極層
、２Ｄ ドレイン電極層、３ ヶ−１・酸化膜、４
多結晶シリコン層、５ パシヘーション層。
Claims (1)
- 【特許請求の範囲】 第１の導電型を有する半導体基板と、 前記半導体基板に形成された溝部と、 前記半導体基板における前記溝部を挟む２領域に形成さ
れた前記第１の導電型とは逆の第２の導電型のソース電
極層およびドレイン電極層と、前記溝部の内壁に形成さ
れた絶縁酸化膜と、前記絶縁酸化膜によって囲まれた空
洞を埋め込むように成長してなる多結晶シリコンによる
ゲート電極層と を具備することを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30494790A JPH04177768A (ja) | 1990-11-09 | 1990-11-09 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30494790A JPH04177768A (ja) | 1990-11-09 | 1990-11-09 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177768A true JPH04177768A (ja) | 1992-06-24 |
Family
ID=17939231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30494790A Pending JPH04177768A (ja) | 1990-11-09 | 1990-11-09 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177768A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPH01304781A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-11-09 JP JP30494790A patent/JPH04177768A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPH01304781A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体装置の製造方法 |
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