JPS61263152A

JPS61263152A - マスクｒｏｍ装置

Info

Publication number: JPS61263152A
Application number: JP60103245A
Authority: JP
Inventors: Seiji Hashimoto; 征史橋本
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1985-05-15
Filing date: 1985-05-15
Publication date: 1986-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、産業上の利用分野本発明はマスクＲＯＭ装置に関し、特にＵ形又は■形マ
スクＲＯＭ装置に関するものである。

口、従来技術マスクＲＯＭ　（ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）
装置は、その製造段階において、使用するフ第１・マス
クによって特定のメモリセルに対し記憶データを書き込
んでしまう読み出し専用のメモリ装置である。従って、
記憶内容が消失することがないので、マイクロコンピュ
ータにおける固定的なプログラムを記憶する装置として
有用である。

こうしたマスクＲＯＭ装置は一般に、ユーザーがメーカ
ーに記憶内容のデータを提出してから製品を入手するま
での納期（いわゆるターン・アラウンド・タイム）が長
くかかるので、記憶データの書き込みを可能な限り製造
工程の後の段階で行うことが必要とされる。

例えば、特開昭５４−１３０８８７号公報に示されたＲ
ＯＭ装置は、Ｐ型半導体基板中に埋設されたＮ型埋め込
み層と該基板の表面に形成されたＮ型層との双方を斜断
するような傾斜表面の■形溝を該基板中に形成して、該
傾斜表面に沿ってＭＯＳ（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ　）構造を構成している。こ
の構造により、集積密度の向上を図り、かつ該ＭＯ３構
造の各ドレイン領域を共通接続するためのビットライン
を拡散層で形成することにより、製造の容易化を図れる
としている。

しかし、この公知技術では、ビットラインを細長い拡散
層で形成し、かつこのビットラインの一部をドレイン領
域として選択的に用いる構造であるため、記憶データの
書き込みを不純物拡散の工程でしか行えず、ターン・ア
ラウンド・タイムを短縮することができない。また、Ｍ
Ｏ３構造の素子をアレイとして配列する際には、隣接す
るビットライン間に半導体接合面が長く形成されること
になる。このため、ビットライン間隔を縮小すると、パ
ンチスルー現象による耐圧劣化を招いたり、或いは、ビ
ットライン間に多大のリーク電流が流れて電気的特性を
損なう恐れがある。しがも、上記の公知技術では、■形
溝の傾斜表面に形成されるＭＯ３構造のドレインがその
ままビットラインの一部分でもあったので、■形溝の傾
斜表面全域にドレイン領域を画成するためには、ビット
ラインの幅を■形溝のそれよりも大に選定して、該ビッ
トラインをくり貫くように■形溝を掘削する必要がある
。しかし、ピントラインの幅が■形溝のそれに拘束され
ることから、ビットラインの幅を短縮することが困難で
あり、集積度の向上も制約を受けるという欠点がある。

したがって、上記の公知技術によれば、傾斜表面に沿う
ＭＯ５構造として、相当の高集積密度化が実現可能であ
るものの、納期を短縮することができない。また、ビッ
トライン間隔の縮小に関しては、それが加工精度上の制
約を受けるよりも以前に、パンチスルー現象や、リーク
電流に起因する電気的特性の劣化、或いはＶ形溝の形状
によって制約されてしまうので、高集積密度化が徹底さ
れ得ないという欠点がある。しかも、拡散層で形成され
たビットラインは、金属被膜を用いたビットラインに比
べれば、その抵抗値が相当大きいので、半導体素子（Ｍ
ＯＳ）の周波数特性を悪化させ、ひいては、ＲＯＭのア
クセスタイムを長大化するという欠点もある。

ハ、発明の目的本発明の目的は、集積密度が高い上に、納期に要する時
間が短縮され、アクセスタイム等の特性にも優れたマス
クＲＯＭ装置を提供することにある。

二、発明の構成即ち、本発明は、第１導電型の第１半導体領域と、この
第１半導体領域上に設けた第２導電型の半導体層の表面
から前記第１半導体領域に達する第２半導体領域と、前
記凹部に設けたゲート絶縁膜を介して形成されたワード
線とからなる縦型の絶縁ゲート電界効果トランジスタに
よって複数のメモリセルが夫々構成され、これらのメモ
リセルがすべて同一の構造又はパターンに形成されてい
ると共に、特定のメモリセルにおける前記第２半導体領
域が、前記半導体層上に被着されたビット線に選択的に
接続されているマスクＲＯＭ装置に係るものである。

ホ、実施例以下、本発明の実施例を図面について詳細に説明する。

第１図〜第５図は、本発明の第１の実施例を示すもので
ある。

本例によるＵ形マスクＲＯＭ装置の構成、特にそのメモ
リセルの構成を第１図〜第３図について説明する。共通
のソース領域となるＮ＋Ｑ半導体領域（ここではシリコ
ン基板）１上に、チャネルとなるＰ−型エピタキシャル
ＷＩ２が設けられ、コノエピタキシャル層の表面域に各
メモリセルのドレイン領域となるＮ“型半導体領域３（
第１図に理解容易のために斜線で示す：以下同様）が夫
々設けられている。また、各ワード線Ｗ間では、半導体
層２の表面域に〆型半導体領域５が形成されているが、
ここに電位を与えて半導体層２が電気的にフローティン
グ状態とならないようにし、がっ半導体領域３−３間の
チャネルストッパとしても機能せしめられる。そして、
エピタキシャル層２を縦方向（即ち、厚さ方向）にソー
ス領域１に達する深さ位置まで断面Ｕ字形の溝６が設け
られている。

この溝６は各ドレイン領域３を取り囲む如くに設けられ
、従って各ドレイン領域３はエピタキシャル層２の表面
域にて溝６に面した構造となっている。溝６の面にはゲ
ート酸化膜７が形成され、このゲート酸化膜を介して溝
６を埋めるようにワード線Ｗが設けられている。

このように、本例によるメモリセルはすべて同−構造又
は同一パターンの縦型のＮチャネル型Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ　ＦｉｅｌｄＥｆｆｅｃｔ　Ｔｒａｎｓｉｓｔ
ｏｒ　）からなっている。しかも、ワード線Ｗを含む表
面上に設けたＳ　ｉ　Ｏ２膜８を（更には酸化膜７も）
貫通して選択的に形成したコンタクトホール９を介して
、５ｉ０２膜８上に被着したビット線Ｂがドレイン領域
３と電気的に接続せしめられている。これによって、コ
ンタクトホール９の形成及びこれに続くビット線Ｂの被
着工程の段階で、目的とする記憶データをユーザーの要
求に基づいて書き込むことができる。これを第４図の等
価回路に示したが、各メモリセルのうち、ピント線Ｂに
接続されたドレイン領域３を有するメモリセルでは、ワ
ード線Ｗにしきい値電圧（スレショルド電圧）を印加し
たときにはＭＯＳＦＥＴがオンとなり、同ビット線はソ
ースと同電位となり、「０」を出力する。他方、ドレイ
ン領と域３がビット線Ｂ余接続されていないメモリセルでは、
ＭＯＳＦＥＴはオンしないので、同ビット線からは「１
」が出力される。

次に、本例によるマスクＲＯＭ装置の製造方法を第５図
で説明すると、まず第５Ａ図の如く、Ｎ“型基板１の一
生面に常法に従ってＰ−型エピタキシャル層２を成長さ
せる。

そして次に、第５Ｂ図の如く、公知のイオン注入技術又
は熱拡散技術によって、エピタキシャル層２の表面域に
、縦型ＭＯ３ＦＥＴのドレイン領域となるＮ＋型半導体
領域３とＰ＋型半導体領域５とを所定パターンに形成す
る。各領域３及び５の不純物濃度は１０　　個／ｃｄで
あってよい。

次いで第５Ｃ図の如く、所定パターンに設けた５ｉＯｚ
ｌＯをマスクとし、公知のりアクティブイオンエツチン
グ技術で加速アノ〆ゴンイオンによりエピタキシャル層
２を選択的にエツチングし、ソース領域１に達する縦型
の１ｌｉ６を形成する。

次いで第５Ｄ図の如く、表面酸化によって溝６の面にゲ
ート酸化膜７を成長せしめ、更にＣＶＤ（Ｃｈｅｍｉｃ
ａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によっ
て溝６を埋めるように不純物（例えばリン）ドープドポ
リシリコン層１１を全面に被着する。

このポリシリコンＪｆｉｌｌは第５Ｅ図の如くに所定パ
ターンにエツチングして、ワード線Ｗに加工する。ここ
までの工程は、このマスクＲＯＭのメモリセルに対して
だけでなく、周辺回路を構成するＭＯＳＦＥＴ　（図示
せず）にも同時に実施され、メモリセルと同時に周辺回
路素子も同様のＭＯ５構造で形成する。そして次に、Ｃ
ＶＤ法で全面に被着したＳ　ｉ　Ｏ２膜８（更には酸化
膜７）にコンタクトホール９をフォトエツチングで選択
的に形成する。このエツチングは、このＲＯＭに記憶す
べき情報に応じたパターンで行う。

次いで、第３図（及び第２図）に示す如くにピント線Ｂ
を被着形成する。この際、例えばアルミニウムを全面に
蒸着し、これをフォトエツチングでパターニングすれば
、コンタクトホール９を含めてビット線Ｂを所定パター
ンに被着できる。

このように、本例によるマスクＲＯＭ装置は、その製造
過程において第５Ｅ図の５ｆＯｚ１９！８の全面被着の
段階まで実施し、この段階で一時保存シタ後、ユーザー
の要求に応じて第５Ｅ図のコンタクトホール９を形成し
、更にビット線Ｂを被着すればよいので、受注から製品
化又は納期までに要する時間（ターン・アラウンド・タ
イム　）は非常に短くてすむ。

しかも、ドレイン領域３は溝６によって完全に囲まれ、
溝６の存在で隣接する他のドレイン領域との電気的分離
が良好に行われている。従って、チャネルストッパー等
を設けて電気的分離を図る場合に比べて、ブレークダウ
ンの問題がなくなる。

また、ドレイン領域間でのパンチスルーも防止す　・る
ことができる。また、このＲＯＭ装置のメモリセルを構
成する各ＭＯＳ　Ｆ　ＥＴは、各チャネルをドレイン領
域の全周を利用して形成できるので、電流駆動能力が大
きくなり、高速化に適したものとなる。

また、上記のことから、各メモリセル間でのバンチスル
ー又はリークの問題がなくなるから、特にビット線Ｂの
間隔を詰めて、集積度を大きく向上させることが可能と
なる。

更に、ビット線Ｂはアルミニウム等の導電性の良い金属
で形成できるので、従来技術の如くに拡散層で形成した
場合に比べて、ビット線の信号伝達速度が格段に速くな
り、浮遊容量も減少することもあって、読み出しに際し
てのアクセスタイムを短緬することができる。

第６図〜第８図は、本発明の第２の実施例を示すもので
ある。

この例によるマスクＲＯＭ装置は、基本的には第１図〜
第３図に示したものと同様の構成からなっているが、上
述したＰ＋型半導体領域５を設けていないことが相違し
ている。そしてｐｆ型半導体領域５を除いたことから、
ビット線Ｂの長さ方向において隣接するワード線Ｗは、
共通するＵ字形の溝１６内で２つに分割された構造とな
っている。

第７図には、その断面を明示しているが、図中の１８は
エツチング時のマスクとなるＳ　ｉ　Ｏ２膜、２８は絶
縁用のＳ　ｉ０２膜である。第２図に示した断面は、本
例によるＲＯＭ装置においても同じである。また、上述
した第１の実施例と同じ部分には、共通符号を付してそ
の説明を省略する。

この例によれば、上述の第１の実施例に比べて、素子の
占有面積をより小さくすることができるので、チップサ
イズの小型化又は高集積化が可能と・なる。

次に、本例のマスクＲＯＭ装置の製造方法を第８図で説
明すると、まず第８Ａ図の如く、Ｎ１半導体基板１上に
Ｐ″″型エピタキシャル層２を形成し、しかる後に第８
Ｂ図の如くに、エピタキシャル層２上にＮ′型半導体領
域３をイオン注入等で形成する。そして更に、第８Ｃ図
の如くに、５ｉ０２膜２０をマスクにして工″ツチング
し、ソース領域１に達するＵ字形の溝１６を形成する。

この溝１６を含めて全面に第８Ｄ図の如くに、ゲート酸
化膜７を成長させ、不純物ドープドポリシリコン層１１
を被着させる。

ここまでの工程は上述した第５Ａ図〜第５Ｄ図までの工
程と殆ど同じであるが、本例では更に第８Ｅ図の如くに
、ポリシリコン層１１を図示のパターンにフォトエツチ
ングで加工してから、ＣＶＤ法等によって酸化膜１Ｂを
全面に被着し、これをフォトエツチングでバターニング
し、ポリシリコン層１１の中央部の酸化膜を除去する。

次いで第８Ｆ図の如く、酸化膜１８をマスクとして、５
ｉ０２とポリシリコンのエツチング比が１：１０又はそ
れ以上となるような条件下で公知のりアクティブイオン
エツチングを行う。この結果、５ｉ０２はポリシリコン
に比べてエツチング速度が１／１０以下となるため、第
８Ｆ図のように、ポリシリコン層１１は最深部まで充分
にエツチングされるが、５ｉ０２膜１８はエツチングさ
れ難く−Ｃ実質的にマスクとして作用する。

こうして第８Ｆ図の如くにポリシリコンワード線Ｗを形
成した後、第８Ｇ図の如くに、ワード線Ｗ−Ｗ間の分割
溝２６を埋めるように５ｉ０２膜２８をＣＶＤ法で全面
に被着する。そして次に、第７図のように、５ｉＯｚ膜
２８．１８、更にば７を貫通してドレイン領域３に達す
るコンタクトホール９を形成し、記憶データを書き込む
。

第９図〜第１１図は、本発明の第３の実施例を示すもの
である。

この例によれば、第９図とその断面を示す第１０図に於
いて、Ｐ型シリコン基板３２の深い位置にＮ＋型埋め込
み層３１が埋設されて、対応する回路図を示す第１１図
における共通ソースＳが形成されている。

そして、基板３２の表層として、基板３２のＰ−型層２
２を介して、埋め込みＦｉ３１に対向するように、Ｎ型
半導体領域３４が設けられていて、第１１図におけるド
レインＤが形成されている。

Ｎ型領域３４には、Ｎ型の埋設コンタクト層３５が連設
され、このコンタクト層３５の一部は、不純物ドープド
ポリシリコン層からなるビット線Ｂにコンタクトホール
２９を介して選択的に接続されている。

Ｐ−型基板３２には、上記Ｎ型領域３４を斜断して、深
い位置に埋設された埋め込み層３１に切り込むような二
つの傾斜表面３７を有する■形凹所３６が設けられ、か
つこの傾斜表面３７を覆い、更に、Ｎ型領域３４の表面
からビット線Ｂの外表面にわたって、これらを覆うよう
に二酸化シリコンの絶縁層３９が形成されている。

更に、絶縁層３９上には、ビット線Ｂに対して略直交し
、Ｖ形凹所３６の二つの傾斜表面３７上の絶縁層３９を
覆うように不純物ドープドポリシリコンからなるワード
線Ｗが設けられている。

この例によれば、「０」を記憶している記憶部位に関し
てはメモリセルのうち、Ｎ型領域３４が埋設コンタクト
層３５を介してビット線Ｂに接続される。他方、「１」
を記憶する記憶部位では、コンタクト層３５がビット線
Ｂに接続されておらず、ビット線Ｂに接続されるべきド
レインが欠如した状態となっている。第１１図には各メ
モリセルを等何泊に示すが、上記に対応して、ドレイン
Ｄ簿、ゲートＧＩ４、ゲートＧ１３、共通ソースＳ及び
記憶部位Ｘ１３（ドレイン欠如）　、Ｘ　１４　（ドレ
イン保有）が形成されている。なお、Ｒしは負荷抵抗、
Ｅは電源電圧である。

本例によるマスクＲＯＭ装置によれば、各メモリセルは
すべて同じパターン又は構造のＭＯ３構造となし、記憶
内容としての「１」、「０」は製造過程において、表層
Ｎ型領域３４が埋設コンタクト層３５を介してビット線
Ｂと接続されるか否かによって特定されるものである。

従って、ターン・アラウンド・タイムを短縮することが
できる。

また、ビットラインをポリシリコン層で構成したことに
より、ビットライン相互間に、従来存在していた半導体
接合面を少なくすることができるので、半導体接合面の
存在に起因するパンチスルー現象やリーク電流による制
約を受けることなく、ビットラインの間隔を加工精度の
限度（１μｍ）まで縮小し、これにより、集積密度を高
くできるという優れた効果が奏される・また・ビットラ
インを、Ｖ形凹所の配置や形状に係わりなく、該凹所を
避けるように配設可能とし・もって・ビットライン相互
の間隔を短縮し、これにより、集積密度をより一層高く
できるという優れた効果もある。

更に、ポリシリコンから成るビット線は、その伝導度を
、従来の拡散層（半導体）に比べて相当良好に保つこと
ができるので、アクセスタイムを改善できるという効果
もある。その上、ポリシリコンからなるビット線Ｂは、
従来の拡散層とは相違して、絶縁層（例えば、二酸化シ
リコン層）により電気的に完全に分離されているので、
チャネルストッパ等の余分の構造を付加して電気的特性
の安定性を確保する必要がなく、構造が簡潔で製造し易
いという利点もある。

以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基づいて変形が可能である。

例えば、上述した各半導体領域の形状、パターン、形成
位置をはじめ、溝又は凹所の如き凹部の形状等は種々変
更してよい。また、ビット線やワード線の材質、被着方
法等も変更してよい。上述した各半導体領域の導電型を
変換し、各メモリセルをＰチャネル型ＭＯＳ　Ｆ　ＥＴ
で構成することができる。

へ、発明の作用効果本発明は上述した如く、メモリセルをすべて同一の構造
又はパターンに形成し、特定のメモリセルの第２半導体
領域を被着されたビット線に選択的に接続しているので
、ビット線を被着形成する段階で記憶データの書き込み
を行える。従って、製品の納期までに要する時間を短縮
することができる。

しかも、ビット線を第２半導体領域とは別に被着形成す
る構造であるから、ビット線間のパンチスルーやリーク
の問題が生じることはなく、このためにビット線間の間
隔を詰めることができ、集積密度を高くすることが可能
となる。また、被着形成されるビット線として導電性の
良い材料を選択できるので、アクセスタイムの向上等を
図ることができる。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって、第１図は第
１の実施例によるマスクＲＯＭ装置のメモリセル部の要
部拡大平面図・第２図は第１図のｎ−ｎ線断面図、第３図は第１図のｍ−ｍ線断面図、第４図はメモリセル部の等価回路図、第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図及び第５Ｅ図
は同マスクＲＯＭ装置の製造方法を工程順に示す要部拡
大断面図、第６図は第２の実施例によるマスクＲＯＭ装置のメモリ
セル部の要部拡大平面図、第７図は第６図の■−■線断面図、第８Ａ、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図、第
８Ｆ図及び第８Ｇ図は同マスクＲＯＭ装置の製造方法を
工程順に示す要部拡大断面図、第９図は第３の実施例に
よるマスクＲＯＭ装置のメモリセル部の要部拡大平面図
、第１０図は第９図のＸ−Ｘ線断面図、第１１図はメモリセル部の等価回路図である。なお、図面に示す符号において、１．３１・・・・・・・・・共通ソース領域２．２２・
・・・・・・・・エピタキシャル層３．３４・・・・・
・・・・ドレイン領に３ｉ６．１６．３６・・・・・・
・・・溝又は凹所７．８．１８．２８．３９・・・・・
・・・・酸化膜９．２９・・・・・・・・・コンタクト
ホール３５・・・・・・・・・コンタクト層Ｗ・・・・・・・・・ワード線Ｂ・・・・・・・・・ビット線である。

Claims

【特許請求の範囲】

１、第１導電型の第１半導体領域と、この第１半導体領
域上に設けた第２導電型の半導体層の表面から前記第１
半導体領域に達する深さ位置まで形成された凹部と、こ
の凹部に面した前記半導体層の表面域に形成された第１
導電型の第２半導体領域と、前記凹部に設けたゲート絶
縁膜を介して形成されたワード線とからなる縦型の絶縁
ゲート電界効果トランジスタによって複数のメモリセル
が夫々構成され、これらのメモリセルがすべて同一の構
造又はパターンに形成されていると共に、特定のメモリ
セルにおける前記第２半導体領域が、前記半導体層上に
被着されたビット線に選択的に接続されているマスクＲ
ＯＭ装置。