JPS6329571A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関するものであり、特に、
ダイナミックＲＡＭ　（Ｄ−ＲＡＭ）に適用して有効な
技術に関するものである。

〔従来の技術〕

Ｄ−ＲＡＭのメモリセルを、半導体基板の溝に形成した
容量素子と、該容量素子の上に形成したＭＩＳＦＥＴと
でｇｔ成する技術が、アイ　イーディーエム　テクニカ
ルダイジェスト　１９８５ｐ７１４−ｐ７１７　　（Ｉ
ＥＤＭ　　Ｔｅｃｈ、Ｄｉｇ、１９８５　　ｐｐ７１４
〜７１７）に記載されている。前記メモリセルは、ワー
ド線とデータ線とが交差している部分の下に構成される
ため、セル領域が極めて小さく、高集積化を図ることが
できる。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の問題点を見出
した。

前記メモリセルに接続するデータ線は、半導体基板の表
面を延在する半導体領域からなっている。

このため、α線の入射によって半導体基板中に発生した
少数キャリアが、データ線中に取り込まれるためソフト
エラーを生じ易い。

本発明の目的は、ソフトエラーを低減することにある。

本発明の前記ならびにその他の目的と新規な特徴は、不
明細杏の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、メモリセルのＭ　Ｉ　Ｓ　ＦＥＴは、ソース
又はドレインの一方である第１半導体領域の上にチャネ
ル領域を重ねて設け、該チャネル領域の上にソース又は
ドレインの他方である第２半導体領域を重ねて設けて構
成し、前記第１半導体領域は容量素子のＷ１極に接続す
る。また、金属配線により形成されたデータ線は、半導
体基板の上を延在させて前記ＭＩＳＦＥＴのソース又は
ドレインである第２半導体領域に接続する。

〔作用〕

上記した手段によれば、半導体基板中の少数キャリアが
データ線に入り込むことがなくなるので、ソフトエラー
が低減する。

〔実施例〕

第１図は、本発明の一実施例のメモリセルアレイの一部
の平面図、第２図は、第１図のＡ−Ａ切断線における断
面図、第３図は、メモリセル１ビツトの斜視図である。

なお、第１図は、メモリセルの構成を解り易くするため
、誘電体膜３とゲート絶縁膜６以外の絶縁膜を図示して
いない。

第１図乃至第３図において、１はＰ−型単結晶シリコン
膜からなる半導体基板である。

本実施例のメモリセルは、例えばＣＶＤによる多結晶シ
リコン膜からなるワード線ＷＬと、例えばスパッタによ
るアルミニウム膜からなるデータ線ＤＬとのそれぞれの
交差部分の下に構成してある。ワードａＷＬとデータ線
ＤＬの間は、例えばスパッタによる酸化シリコン膜から
なる絶縁膜９によって絶縁しである。

メモリセルの容量素子は、半導体基板１の溝（又は孔）
２の内部に埋込んだ多結晶シリコン膜５、該多結晶シリ
コン膜５と半導体基板１の間に形成した例えば酸化シリ
コン膜からなる誘電体膜＼３．半導体基板１の誘電体膜
３の近傍に形成したλ ア゛型半導体領域４からなっている。多結晶シリコン膜
５が一方の電極であり、Ｐ゛型半導体領域４が他方の電
極である。なお、第２図には、１がを示すための符号を
付していない。

選択Ｍ　Ｉ　Ｓ　ＦＥＴは、多結晶シリコン膜５の上に
構成され、ソース又はドレインの一方であるｒｌ’型半
導体領域５Ａ、Ｐ−型チャネル領域ｃｈ、ソース、ドレ
インの他方であるｎ゛型半導体領域７、例えば酸化シリ
コン膜からなるゲート絶縁膜６．ワード線ＷＬと一体に
なっているゲート電極８からなっている。ｎ゛型半導体
領ｖＡ５Ａ、ｐ−型チャネル領域Ｃｈ、ｒ＋’型半導体
領域７のそれぞれは、ゾーンメルト法によって形成した
エピタキシャル層に形成したものであり、下から順に重
ねられている。

なお、第１図はｎ゛型半導体領域７のみを示し、その下
部のｐ−型チャネル領域Ｃｈ及びｎ’型半導体領域５Ａ
は、図示していない。ｎ゛型半導体領域５Ａは、容量素
子の電極であるｎ゛型多結晶シリコン膜５に接続してい
る。ｎ゛型半導体領域５Ａ、Ｐ−型チャネル領域Ｃｈ、
ｎ”型半導体領域７は、伴に一体となって四角柱のよう
な形状をしている。この四角柱のような形状したｎ゛型
半導体領Ｆ４．５Ａ、ｐ−型チャネル領域Ｃｈ、ｒＥｈ
型半導体領域７のそれぞれの側面を酸化シリコン膜から
なるゲート絶縁膜６が覆っている。なお、ゲート絶縁膜
６は、ｎ゛型半導体領域５Ａとｎ゛型多結晶シリコン膜
５との接続部分を除いて、半導体基板１の上面も覆って
いる。

ワード線ＷＬは、ゲート絶黴謀６によって半導体基板ｌ
から絶縁され、またｎ゛型半導体領域５Ａからｒｌ”型
半導体領域７にかかるような膜厚（これはゲート長と等
価である）を有している。また少くとも四角柱のような
形状のＰ−型チャネル領域ｃｈの全側面におけるゲート
絶縁膜６に被着している。

ワード線ＷＬのうち、ｎ゛型半導体領域５Ａ、ｐ−型チ
ャネル領域Ｃｈ、ｎ’型半導体領域７の周囲がゲートｉ
Ｆ［８である。一方のソース又はドレインであるｎ゛型
半導体領域７及びその側面のゲート絶縁膜６が、ワード
！ＷＬから突出てている。チャネル長は、Ｐ−型チャネ
ル領域ｃｈの膜厚すなわちｎ゛型半導体領域５Ａからｎ
”″型半導体領域７までの距離である。ｎ０型半導体領
域７の上端部７Ａにおける上面及び側面には、ゲート絶
縁膜６が形成されておらず、ｎ０型半導体領域７が露出
している。この露出している部分にアルミニウム膜から
なるデータ線ＤＬが接続している。したがって、データ
線ＤＬとｎ゛型半導体領域７の接続は、セルファライン
となっている。

なお、半導体基板１の電位は、例えば−２，５〜−３，
ＯＶにされる。

それぞれのメモリセルの間には、素子分離領域いわゆる
フィールド絶縁膜が設けられていない。

以上のように、メモリセルを構成することにより、以下
の効果を得ることができる。

（１）データａＤＬが、絶縁膜９の上を延在しているた
め、半導体基Ｆｉｌ中の少数キャリアが入り込むことが
なく、したがってソフトエラーを低減することができる
。

（２）データ線ＤＬが絶縁膜９によって半導体基板１か
ら絶縁されているため、データ線ＤＬの寄生容量が小さ
くなり、読み出し書込みの高速化を図ることができる。

（３）前記（２）により、データ＆ＳＤＬの容量とメモ
リセルの容量との差が小さくなるので、情報の読み出し
マージンを大きくすることができる。

（４）メモリセル相互間に素子分離領域を設けていない
ため、メモリセル相互間の距離をワード線ＷＬの加工ピ
ンチ又はデータ線ＤＬの加工ピッチで決定される距離ま
で小さくすることができる。

これにより、高集積化を図ることができる。

（５）メモリセルが溝の上にさらに溝を重ねた構五青と
なっておらず、１つのメモリセルを構成するために用い
られる溝は１つであるため、溝の埋込みの歩留りを向上
することができる。

なお、ワード線ＷＬ（ゲート電極８）は、例えばＭＯ５
Ｗ、Ｔａ、Ｔｉ等の高融点金属膜又はそのシリサイド膜
によって構成してもよく、又は多結晶シリコン膜の上に
前記高融点金属膜又はシリサイド膜を積層した２層膜で
構成してもよい。

次に、前記メモリセルの製造方法を第４図乃至第９図を
用いて説明する。

第４図に示すように、ｐ−型半導体基板１の表面を酸化
することによって、溝２を形成するエツチングの際のマ
スク１１の下地膜としての酸化シリコン膜１０を形成す
る。さらに、酸化シリコン膜１０の上に、溝２を形成す
るエツチングのマスクとして例えばＣＶＤによって窒化
シリコン膜１１を形成する。次に、図示していないレジ
スト膜からなるマスクを用いて、溝２を形成する部分の
窒化シリコン膜１１及び酸化シリコン膜１０を除去して
半導体基板１の表面を露出させ、この後レジスト膜から
なるマスクを除去する。次に、マスク１１及び酸化シリ
コン膜ｌＯから露出する半導体基板１の露出した表面を
反応性イオンエツチング（ＲＩＥ）によってエツチング
して溝２を形成する。次に、窒化シリコン膜１１及び酸
化シリコン暎１０をマスクとして、溝２の内壁にＰ型不
純物例えばボロン（Ｂ）を導入することにより、Ｐゝ型
半導体領域４を形成する。

次に、第５図に示すように、窒化シリコン膜１１及び酸
化シリコン膜１０を除去した後に、半導体基板１の全表
面を酸ｆヒすることによって）か２の内壁に酸化シリコ
ン膜からなる誘電体膜３を形成する。この工程では、誘
電体膜３が半導体基Ｆｉ、１の上面にも形成される。次
に、溝２の内部を完全し；埋め込むことができるように
、例えばＣＶＤ又はプラズマＣＶＤによって半導体基板
１上に一点鎖線で示したように、多結晶シリコン膜５を
厚く形成する。次に、多結晶シリコン膜５に例えば熱拡
散又はイオン打込み等によってＮ型不純物例リン（Ｐ）
を導入してｎ４型とする。次に、ＲＩＥによって多結晶
シリコン膜５を酸化シリコン膜３が露出するまでエツチ
ングする。これし；よって、溝２がｎ゛型多結晶シリコ
ン膜５によって埋込まれる。

次に、第６図に示すように、例えばランプアニールを用
いたゾーンメルト法又はブリッジングエピタキシャル法
によって半導体基板１上にＰ−型エピタキシャル層Ｅｐ
ｉを形成する。エピタキシャル層を形成するための種結
晶は、周辺回路領域の半導体基板表面を露出することに
より得る。前記エピタキシャル層成長時に、ｒｌ”型多
結晶シリコン層５中のＮ型不純物例えばリン（Ｐ）がｐ
−型エピタキシャル層Ｅｐｉ中に拡散するため、多結晶
シリコン層５の上の部分ではｎ４型工ピタキシヤル層５
Ａが形成される。

次し；、第７図に示すように、図示していないレジスト
膜からなるマスクを用いたエツチングによって、エピタ
キシャル層Ｅｐｉを所定のパターン例えば四角柱状にパ
ターニングする。次に、エピタキシャル層Ｅｐｉの表面
を熱酸化によって酸化することにより、酸化シリコン膜
からなるゲート絶縁膜６を形成する。次に、半導体基板
１上に、ワード線ＷＬ及びゲート電極８となる多結晶シ
リコン膜８を例えばＣＶＤによって、−点鎖線で示すよ
うに厚く形成する。これは、多結晶シリコン膜８の上面
が平担になるまで厚く形成する。また、ワード線ＷＬ及
びゲート電極８の低抵抗化のため、熱拡散等によってＮ
型不純物例えばヒ素（Ａｓ）を導入する。次に、ＲＩＥ
によって多結晶シリコン膜８を所定の膜厚、すなわち選
択）１ＴｓＦＥＴのゲート長になるまでエツチングして
膜厚を減少させろ。

次に、第８図に示すように、図示していないレジスト膜
からなるマスクを用いて多結晶シリコン膜８をパターニ
ングすることにより、それぞれのワード線ＷＬを形成す
る。次に、半導体基板１上に、例えばスパッタによる酸
化シリコン膜を用いて絶縁膜９を形成する。この時点で
は、−点鎖線で示すように、絶縁膜９はその上面が平担
になるように厚く形成する。なお、絶縁膜９はポリイミ
ド膜によって形成してもよい。次に、エピタキシャル層
Ｅｐｉの上端が露出するように、ＲｉＥによって絶縁膜
９を所定の膜厚までエツチングする。

このエツチングによって、エピタキシ ャル層Ｅｐｉの絶縁膜９から露出する部分を覆っている
酸化シリコン膜からなるゲート絶縁膜６が除去されるの
で、エピタキシャル層Ｅｐｉの上端部が露出する。

次に、第９図に示すように、熱拡散によって、ｒｌ’型
半導体領域７とｒｌ’型半導体領域５Ａの間の距離すな
わちチャネル長が所定の長さになるように、エピタキシ
ャル層Ｅｐｉ中にＮ型不純物例えばヒ素（ＡＳ）を導入
してｎ゛゛半導体領域７を形成する。

この後、第１図及び第２図に示したように、絶縁膜９上
の全面に例えばスパッタによってアルミニウム膜を形成
し、これをレジスト膜を用いたマスクによってパターニ
ングしてデータ線ＤＬを形成する。この後、レジスト膜
からなるマスクは除去する。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

例えば、容量素子を構成するための溝又は孔は、ｐ゛゛
半導体基板上にＰ−エピタキシャル層を成長し、このエ
ピタキシャル層からＰ゛型型溝１体基板かけて溝又は孔
を形成するようにしてもよい。前記Ｐ−型エピタキシャ
ル層は、周辺回路のＳ、Ｉ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを構成
するために用いる。また、ｎ型半導体基板に情成すよう
にしてもよい。この場合、前記実施例におけるｐ゛゛半
導体領域４は、ＴＩ”型半導体領域４とされろ。基板の
電位は、電源電位■ｃ　ｃ例えば５■にされろ。

〔発明の効果〕

本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。

すなわち、データ線が′！ｆ−導体基板上に形成した絶
縁膜上を延在しているので、データ線に半導体Ｗ＋ｆｆ
中の少数キャリアが入込むことがないので、ソフトエラ
ーを低減することができる。

【図面の簡単な説明】

第１図は、メモリセルアレイの一部の平面図、第２図は
、第１図のＡ−Ａ切断線における断面図、 第３図は、メモリセル１ビツトの斜視図である。 第４図乃至第９図は、製造工程におけるメモリセルの断
面図である。 １　・半導体基板、２・溝、３　誘電体膵（酸化シリコ
ン膜）、４・Ｐ″型半導体領域（容量素子の一方の電極
）、５・・ｎ゛型半導体領域（多結晶シリコン膜）、５
Ａ・・ｎ゛型半導体領域（エピタキシャルＷＩ）、６・
・・ゲート絶縁膜（酸化シリコン膜）、７・・・ｎ゛型
半導体領域、ｃｈ・・Ｐ−型チャネル領域、８・・・ゲ
ート電ｔセ（多結晶シリコン膜）、９・・・絶縁膜、Ｗ
Ｌ・・・ワード線、ＤＬ・・データ線、１ｏ・・・下地
膜（ＳｉＯ２）、１１・・・エツチングマスク　（Ｓｉ
３Ｎ４）。 １／・°″′） 第　　１　　図 八５と　　　　１．　　　　　　　　　　ノ　　　　　
　　　　　　　　７Ａ　　　、＋７１こ、りづ　　　　
　フニ　　　　　　　　　　　　　　　ＤＬ　　　　　
２第　　２　　図 、！’（、’−、！　ｊＣｙｔ＋）’ｒ　　　’　　、
ｉ　、ｚ＜”）／（Ｆ’　−３こ５二ζ′７乙″１ ２−所 第　　３　　図 第　　４　　図 ／（Ｐ−）　　　　４（、’た） 第　　５　　図 、♀ ４（Ｐ″）　　　　５（７Ｌ”）　　　　　／（ｒ−）
第　　６　　　図 第　　７　　図 第　　８　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に構成した容量素子と、該容量素子の上
   に構成したＭＩＳＦＥＴとからなるメモリセルを有し、
   前記ＭＩＳＦＥＴは、ソース又はドレインの一方である
   第１半導体領域の上にチャネル領域が重ねて設けられ、
   該チャネル領域の上にソース又はドレインの他方である
   第２半導体領域が重ねて設けられ、前記第１半導体領域
   は容量素子に接続し、第２半導体領域は半導体基板上に
   形成された絶縁膜上を延在しているデータ線に接続して
   いることを特徴とする半導体記憶装置。 ２、前記容量素子は、その一方の電極が半導体基板に形
   成した溝内部に設けられ、前記ＭＩＳＦＥＴを構成する
   ための第１半導体領域、チャネル領域、第２半導体領域
   のそれぞれは一体に形成されていることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、前記一体に形成されたＭＩＳＦＥＴの第１半導体領
   域、チャネル領域、第２半導体領域は、前記容量素子の
   上を延在しているワード線の中を突出るように設けられ
   、該ワード線と前記第１半導体領域、チャネル領域、第
   ２半導体領域の間にはゲート絶縁膜が介在していること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。