JPS6048111B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6048111B2 JPS6048111B2 JP53065249A JP6524978A JPS6048111B2 JP S6048111 B2 JPS6048111 B2 JP S6048111B2 JP 53065249 A JP53065249 A JP 53065249A JP 6524978 A JP6524978 A JP 6524978A JP S6048111 B2 JPS6048111 B2 JP S6048111B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
本発明は不揮発性半導体装置にかかり、とくに浮遊ゲー
トと制御ゲートとを有し、ＤＳＡ構造をもつたスタツク
トゲート型不揮発性半導体記憶装置に関する。
トと制御ゲートとを有し、ＤＳＡ構造をもつたスタツク
トゲート型不揮発性半導体記憶装置に関する。
従来使用され、また考案されたきた装置の断面図を第１
図、第２図に、その単一素子を集積化したときのパター
ン図を第６図に示す。
図、第２図に、その単一素子を集積化したときのパター
ン図を第６図に示す。
第１図には書き込み動作をより低い書き込み電圧（ドレ
イン電圧）て行わせ、書き込み速度を高速にさせるため
にＰ型半導体基板１にＰ１型不純物層２をチャネル領域
全面に構成する。
イン電圧）て行わせ、書き込み速度を高速にさせるため
にＰ型半導体基板１にＰ１型不純物層２をチャネル領域
全面に構成する。
そのため素子として必要な相互コンダクタンス（以下胛
と略す）を得るためには、第１ゲート酸化膜厚５、第２
ゲート酸化膜厚６を薄くしなければならない。これは、
電荷が浮遊ゲート７からリークしやすくなり記憶保特に
問題が生じる。さらにこのＰ１型不純物層２とＮ１塁ソ
ース領域３との耐圧の減少、接合容量の増大の問題が生
じる。また当然、ソース３、ソース電極１１が必要であ
ることは言うまでもない。ソース３、ソース電極１１は
第６図においてコンタクト５９に相当し記憶素子を構成
する２本のＸ−選択線４８、４９の間隔に制限を与え集
積度の向上に制約を与える要因となる。以上の欠点はＤ
ＳＡ構造とした第２図においても同様に存在するもので
ある。この発明の目的は、スタツクトゲート型の不揮発
性半導体装置にＤＳＡ技術を用いることによつて充分な
ｇｍを得るとともに、接合容量を小とし、耐圧を増加さ
せ、さらに半導体基板をソースとして使用しコンタクト
数を減少させ集積度の向上を計ることである。
と略す）を得るためには、第１ゲート酸化膜厚５、第２
ゲート酸化膜厚６を薄くしなければならない。これは、
電荷が浮遊ゲート７からリークしやすくなり記憶保特に
問題が生じる。さらにこのＰ１型不純物層２とＮ１塁ソ
ース領域３との耐圧の減少、接合容量の増大の問題が生
じる。また当然、ソース３、ソース電極１１が必要であ
ることは言うまでもない。ソース３、ソース電極１１は
第６図においてコンタクト５９に相当し記憶素子を構成
する２本のＸ−選択線４８、４９の間隔に制限を与え集
積度の向上に制約を与える要因となる。以上の欠点はＤ
ＳＡ構造とした第２図においても同様に存在するもので
ある。この発明の目的は、スタツクトゲート型の不揮発
性半導体装置にＤＳＡ技術を用いることによつて充分な
ｇｍを得るとともに、接合容量を小とし、耐圧を増加さ
せ、さらに半導体基板をソースとして使用しコンタクト
数を減少させ集積度の向上を計ることである。
本発明は浮遊ゲートと制御ゲートとを有するスタツクト
ゲート型の不揮発性半導体装置において一導電型の低比
抵抗半導体基板上に同一不純物を含む高比抵抗半導体層
を形成し、この高比抵抗半導体層表面を選択的に酸化に
より薄い絶縁膜（ゲ″一ト絶縁膜）を有する活性領域と
厚い絶縁膜（フィールド絶縁膜）を有する非活性領域と
を具備し、活性領域内の該高抵抗半導体層内に一導電型
の高濃度ソース、ドレインを構成し、該ソース、ドレイ
ンを構成する不純物とは逆導電型の不純物丁で該ドレイ
ンをおおいくるむことを特徴とする。
ゲート型の不揮発性半導体装置において一導電型の低比
抵抗半導体基板上に同一不純物を含む高比抵抗半導体層
を形成し、この高比抵抗半導体層表面を選択的に酸化に
より薄い絶縁膜（ゲ″一ト絶縁膜）を有する活性領域と
厚い絶縁膜（フィールド絶縁膜）を有する非活性領域と
を具備し、活性領域内の該高抵抗半導体層内に一導電型
の高濃度ソース、ドレインを構成し、該ソース、ドレイ
ンを構成する不純物とは逆導電型の不純物丁で該ドレイ
ンをおおいくるむことを特徴とする。
そして、ソース、ドレインを形成する高濃度不純物領域
の底面が該低比抵抗半導体基板内に延在することをも特
徴としている。次に、この発明の特徴をより良く理解す
るために図面を用いて説明する。
の底面が該低比抵抗半導体基板内に延在することをも特
徴としている。次に、この発明の特徴をより良く理解す
るために図面を用いて説明する。
第３図にはＮ型低比抵抗半導体基板２７の主面にエピタ
キシャル成長法によつて同一不純物型のＮ一高比抵抗半
導体層２８を形成し、第４図において、高比抵抗半導体
層２８を熱酸化によつて酸化し酸化膜３２を成長し、そ
の上に窒化珪素膜３１を蒸着する。
キシャル成長法によつて同一不純物型のＮ一高比抵抗半
導体層２８を形成し、第４図において、高比抵抗半導体
層２８を熱酸化によつて酸化し酸化膜３２を成長し、そ
の上に窒化珪素膜３１を蒸着する。
窒化珪素膜３１上に酸化膜３０を成長した後、非活性領
域に相当する箇所の酸化膜３０、窒化膜３２、酸化膜３
２を選択エッチングによつて除去し硼素を熱拡散して拡
散層４４を構成する。次にフィールド酸化膜４３を成長
させた後、活性領域に相当する箇所の酸化膜３０、窒化
珪素膜３１、酸化膜３２を除去してから第１ゲート酸化
膜３９を成長させる。そのゲート酸化膜３９上に多結晶
シリコンを成長しパターニングして浮遊ゲート４１を構
成する。浮遊ゲート４１に燐を拡散した後、熱拡散し第
２ゲート酸化膜４０を成長させその上に多結晶シリコン
を蒸着、パターニングして制御ゲート４２を形成する。
そして既知のＰＲ技術によつて、ソース領域となる部分
をフォトレジストでおおい硼素イオンをドレイン領域と
なる部分へ注入し逆導電型領域３５を形成しその内部お
よびソース領域となる部分に燐を導入してＮ＋のソース
領域３７、ドレイン領域３８を形成する。次にコンタク
トを開けアルミニウム蒸一着後パターニングしてドレイ
ン電極４５、制御ゲート電極４６を構成する。この装置
製作時逆導電型領域３５は高比抵抗半導体層２８よりも
深くなければならない。このようにして、本発明の浮遊
ゲートと制御ゲートとをもちＤＳＡ構造を有する！スタ
ツクトゲート型不揮発性半導体装置ができる。このよう
な本発明においては、Ｎ＋ドレイン領域３８、逆導電型
領域３５、Ｎ一領域２８の表面を流れＮ＋ソース領域、
Ｎ型半導体基板２７を流これる電流をゲート電極で制御
するものである。
域に相当する箇所の酸化膜３０、窒化膜３２、酸化膜３
２を選択エッチングによつて除去し硼素を熱拡散して拡
散層４４を構成する。次にフィールド酸化膜４３を成長
させた後、活性領域に相当する箇所の酸化膜３０、窒化
珪素膜３１、酸化膜３２を除去してから第１ゲート酸化
膜３９を成長させる。そのゲート酸化膜３９上に多結晶
シリコンを成長しパターニングして浮遊ゲート４１を構
成する。浮遊ゲート４１に燐を拡散した後、熱拡散し第
２ゲート酸化膜４０を成長させその上に多結晶シリコン
を蒸着、パターニングして制御ゲート４２を形成する。
そして既知のＰＲ技術によつて、ソース領域となる部分
をフォトレジストでおおい硼素イオンをドレイン領域と
なる部分へ注入し逆導電型領域３５を形成しその内部お
よびソース領域となる部分に燐を導入してＮ＋のソース
領域３７、ドレイン領域３８を形成する。次にコンタク
トを開けアルミニウム蒸一着後パターニングしてドレイ
ン電極４５、制御ゲート電極４６を構成する。この装置
製作時逆導電型領域３５は高比抵抗半導体層２８よりも
深くなければならない。このようにして、本発明の浮遊
ゲートと制御ゲートとをもちＤＳＡ構造を有する！スタ
ツクトゲート型不揮発性半導体装置ができる。このよう
な本発明においては、Ｎ＋ドレイン領域３８、逆導電型
領域３５、Ｎ一領域２８の表面を流れＮ＋ソース領域、
Ｎ型半導体基板２７を流これる電流をゲート電極で制御
するものである。
そして逆導電型領域３５がチャンネル領域として働くが
この領域３５に燐接する領域２８は低濃度のＮ一型であ
るから当然耐圧が大となり、接合容量は小となる。さら
に電流はソース領域３７から基ク板２７へ流れるからソ
ースのコンタクト穴又各々のソース電極も不要となる。
また、上記実施例はいずれも制御ゲートを有する形態を
しているが、浮遊ゲートのみで制御ゲートをもつていな
くてもよい。
この領域３５に燐接する領域２８は低濃度のＮ一型であ
るから当然耐圧が大となり、接合容量は小となる。さら
に電流はソース領域３７から基ク板２７へ流れるからソ
ースのコンタクト穴又各々のソース電極も不要となる。
また、上記実施例はいずれも制御ゲートを有する形態を
しているが、浮遊ゲートのみで制御ゲートをもつていな
くてもよい。
さらに浮遊ゲートとは半導体であるばかりでなく金属層
でも塊状の半導体、金属であつてもよいことはもちろん
である。以上説明したように、低比抵抗半導体基板上に
高比抵抗半導体層を形成し、ＤＳＡ構造を用いているの
で、基板をソースとして使えるので、従来のように第１
図、第２図ソースにコンタクトを取る必要がなくなる。
でも塊状の半導体、金属であつてもよいことはもちろん
である。以上説明したように、低比抵抗半導体基板上に
高比抵抗半導体層を形成し、ＤＳＡ構造を用いているの
で、基板をソースとして使えるので、従来のように第１
図、第２図ソースにコンタクトを取る必要がなくなる。
よつて第６図のコンタクト５）９を取り除くことができ
るので、Ｘ一選択線４８，４９を最小間隔にまで接近で
きる。このことは第７図ではＸ一選択線６２，６３に相
当している。さらに、接地用のアルミニウム配線５０が
必要がなくなる。よつて、集積度を向上させることがで
きる利点をも有する。また、不純物領域（ソース領域）
３７、低比抵抗基板２７は低抵抗であり、チャネルと連
続している第１ゲート酸化膜３９の直下はＮ一型である
のでデイプレツシヨン化していることからチャネル電流
による電圧降下は小さくなり回路の低電圧レベルを保障
するという利点を有する。
るので、Ｘ一選択線４８，４９を最小間隔にまで接近で
きる。このことは第７図ではＸ一選択線６２，６３に相
当している。さらに、接地用のアルミニウム配線５０が
必要がなくなる。よつて、集積度を向上させることがで
きる利点をも有する。また、不純物領域（ソース領域）
３７、低比抵抗基板２７は低抵抗であり、チャネルと連
続している第１ゲート酸化膜３９の直下はＮ一型である
のでデイプレツシヨン化していることからチャネル電流
による電圧降下は小さくなり回路の低電圧レベルを保障
するという利点を有する。
第１図と第２図はそれぞれ従来技術による不揮発性半導
体装置の断面図である。 第３図乃至第５図は本発明の一実施例の製造方法及び完
成時の断面図である。第６図は従来の素子を集積化した
ときのパターンの平面図であり、第７図は本発明の一実
施例集積化したときのパターンの平面図である。なお図
において、１，１４・・・・・・Ｐ型半導体基板、２７
・・・・・・低比抵抗Ｎ型基板、２８・・・・・高比抵
抗Ｎ一型半導体層、２，１０，１５，２３，３５，４４
・・・・・・Ｐ＋型不純物領域、３，１６，３７・・・
・・Ｎ＋型ソース領域、４，１７，３８・・・・・・Ｎ
＋型ドレイン領域、５，１８，３９・・・・・・第１ゲ
ート酸化膜、６，１９，４０・・・・・第２ゲート酸化
膜、７，２０，４１・・・・・・浮遊ゲート電極、８，
１９，４２・・・・・制御ゲート、９，２２，４３・・
・・フィールド酸化膜、１１，２４・・・・・・ソース
電極、１２，２５，４５・・・・・・ドレイン電極、１
３，２６９４６・・・・制御ゲート電極、３０，３２・
・・・・・マスク用酸化膜、３１・・・・・・窒化珪素
膜、４７，４８，４９，６１，６２，６３，６４・・・
・・・Ｘ一選択線、５１，５２，６５，６６・・・・・
・Ｙ一選択線、５３，５４，５５，６７，６８，６９・
・・・・ｎ型拡散層、５６，５７，５８，５９，７０，
７１，７２，７３，７４，７５・・・・・コンタクト、
６０・・・・・・接地拡散層、Ｔ１〜Ｔｌ５・・・・記
憶素子である。
体装置の断面図である。 第３図乃至第５図は本発明の一実施例の製造方法及び完
成時の断面図である。第６図は従来の素子を集積化した
ときのパターンの平面図であり、第７図は本発明の一実
施例集積化したときのパターンの平面図である。なお図
において、１，１４・・・・・・Ｐ型半導体基板、２７
・・・・・・低比抵抗Ｎ型基板、２８・・・・・高比抵
抗Ｎ一型半導体層、２，１０，１５，２３，３５，４４
・・・・・・Ｐ＋型不純物領域、３，１６，３７・・・
・・Ｎ＋型ソース領域、４，１７，３８・・・・・・Ｎ
＋型ドレイン領域、５，１８，３９・・・・・・第１ゲ
ート酸化膜、６，１９，４０・・・・・第２ゲート酸化
膜、７，２０，４１・・・・・・浮遊ゲート電極、８，
１９，４２・・・・・制御ゲート、９，２２，４３・・
・・フィールド酸化膜、１１，２４・・・・・・ソース
電極、１２，２５，４５・・・・・・ドレイン電極、１
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・・・・・マスク用酸化膜、３１・・・・・・窒化珪素
膜、４７，４８，４９，６１，６２，６３，６４・・・
・・・Ｘ一選択線、５１，５２，６５，６６・・・・・
・Ｙ一選択線、５３，５４，５５，６７，６８，６９・
・・・・ｎ型拡散層、５６，５７，５８，５９，７０，
７１，７２，７３，７４，７５・・・・・コンタクト、
６０・・・・・・接地拡散層、Ｔ１〜Ｔｌ５・・・・記
憶素子である。
Claims (1)
- １ 一導電型の半導体基板の一主面に設けられた該半導
体基板より高濃度の一導電型のソース、ドレイン領域と
、該ドレイン領域をとり囲むごとく形成された逆導電型
領域と、該逆導電型領域と前記ソース領域との間に設け
られた前記半導体基板より低濃度の一導電領域と、該一
導電型領域および前記逆導電型領域上に設けられたゲー
ト絶縁膜と、該ゲート絶縁膜上の浮遊ゲートと、前記ソ
ース領域の全表面上に設けられた絶縁膜とを有したこと
を特徴とする不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53065249A JPS6048111B2 (ja) | 1978-05-30 | 1978-05-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53065249A JPS6048111B2 (ja) | 1978-05-30 | 1978-05-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54156483A JPS54156483A (en) | 1979-12-10 |
| JPS6048111B2 true JPS6048111B2 (ja) | 1985-10-25 |
Family
ID=13281434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53065249A Expired JPS6048111B2 (ja) | 1978-05-30 | 1978-05-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048111B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US5189497A (en) * | 1986-05-26 | 1993-02-23 | Hitachi, Ltd. | Semiconductor memory device |
| JP2555027B2 (ja) * | 1986-05-26 | 1996-11-20 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3059442B2 (ja) * | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
| IT1229131B (it) * | 1989-03-09 | 1991-07-22 | Sgs Thomson Microelectronics | Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione. |
| JP3586332B2 (ja) * | 1995-02-28 | 2004-11-10 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2015177187A (ja) | 2014-03-12 | 2015-10-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1978
- 1978-05-30 JP JP53065249A patent/JPS6048111B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54156483A (en) | 1979-12-10 |
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