JPS6284550A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6284550A JPS6284550A JP60224415A JP22441585A JPS6284550A JP S6284550 A JPS6284550 A JP S6284550A JP 60224415 A JP60224415 A JP 60224415A JP 22441585 A JP22441585 A JP 22441585A JP S6284550 A JPS6284550 A JP S6284550A
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- Japan
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- semiconductor
- buried
- substrate
- insulating film
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はＲＯＭあるいはＥＰ几ＯＭ等に値する半導体
記憶装置に係り、特に、半導体基体にメモリセルユニッ
トとしての電界効果形トランジスタ間で形成した溝内に
、各電界効果形トランジスタのドレイン埋込層間および
チャンネル領域間を分離するように各ソース埋込層と接
続された同一導電型の半導体を絶縁膜を介して設けた半
導体記憶装置に関する。
記憶装置に係り、特に、半導体基体にメモリセルユニッ
トとしての電界効果形トランジスタ間で形成した溝内に
、各電界効果形トランジスタのドレイン埋込層間および
チャンネル領域間を分離するように各ソース埋込層と接
続された同一導電型の半導体を絶縁膜を介して設けた半
導体記憶装置に関する。
〈従来の技術〉
従来の半導体記憶装置としては、例えば、第５図および
第６図に示すよりなＥＦ ＲＯＭが知られている。第５
図はＥＦ ＲＯＭの構造断面図、第６図はその等価回路
図である。第５図において、 １１は半導体基板であり
、該半導体基板１１上には、紙面に垂直な方向に素子間
絶縁膜３０が選択配化勢で形成され、また、図示しない
が、素子間絶縁膜３０の両側で紙面に垂直な方向に半導
体基板１１と反対導電型の半導体からなるソース埋込層
およびドレイン埋込層がそれぞれ形成されている。これ
らドレイン埋込層およびソース埋込層は、その間の半導
体基板１１にチャンネル領域１４を設定している。
第６図に示すよりなＥＦ ＲＯＭが知られている。第５
図はＥＦ ＲＯＭの構造断面図、第６図はその等価回路
図である。第５図において、 １１は半導体基板であり
、該半導体基板１１上には、紙面に垂直な方向に素子間
絶縁膜３０が選択配化勢で形成され、また、図示しない
が、素子間絶縁膜３０の両側で紙面に垂直な方向に半導
体基板１１と反対導電型の半導体からなるソース埋込層
およびドレイン埋込層がそれぞれ形成されている。これ
らドレイン埋込層およびソース埋込層は、その間の半導
体基板１１にチャンネル領域１４を設定している。
さらに、半導体基板１１上には第１ゲート絶縁膜２３が
形成され、この第１ケート絶縁膜２３上のチャンネル領
域１４に対応した位置に浮遊ゲート電極２１が設けられ
ている。この浮遊ゲート電極２１上には、第２ゲート絶
縁膜２４を介して制御ゲート電極２２が設けられている
。この制御ゲート電極２２は、セルプレイ内でワード線
を構成する。これらドレイン埋込層、ソース埋込層、浮
遊ゲート電極２１および制御ゲート電極２２が、行列状
に配列されたメモリセルユニットとしての電界効果形ト
ランジスタを構成している。
形成され、この第１ケート絶縁膜２３上のチャンネル領
域１４に対応した位置に浮遊ゲート電極２１が設けられ
ている。この浮遊ゲート電極２１上には、第２ゲート絶
縁膜２４を介して制御ゲート電極２２が設けられている
。この制御ゲート電極２２は、セルプレイ内でワード線
を構成する。これらドレイン埋込層、ソース埋込層、浮
遊ゲート電極２１および制御ゲート電極２２が、行列状
に配列されたメモリセルユニットとしての電界効果形ト
ランジスタを構成している。
なお、２０は制御ゲート電極２２上に層間絶縁膜１９を
介して設けられた金属配線であり、この金属配線２０は
ドレイン埋込層に接続されてビット線を構成する。
介して設けられた金属配線であり、この金属配線２０は
ドレイン埋込層に接続されてビット線を構成する。
このよりなＥＰＲＯＭは、第６図の等価回路図に示すよ
うに表わされ、読み出し時または書き込み時のチャンネ
ル電流がビット線からトランジスタおよびソース埋込層
の配線を経て上下の接地線（Ｅ 、Ｌ）へ分流する。な
お、第６図における抵抗ｒは１ビツト当７の層抵抗を表
す。
うに表わされ、読み出し時または書き込み時のチャンネ
ル電流がビット線からトランジスタおよびソース埋込層
の配線を経て上下の接地線（Ｅ 、Ｌ）へ分流する。な
お、第６図における抵抗ｒは１ビツト当７の層抵抗を表
す。
〈発明が解決しようとする問題点〉
このよりなＥＦ ＲＯＭにおいては、層抵抗ｒが高くな
るとチャンネル注入効率が低下して書き込み速度が低下
し、また、読み出し時にソース電位がバイアスされてト
ランジスタ２６の０ＮＩｔ流が劣化し読み出し速度が低
下することがある。このため、一般には、浅接合化して
読み出し速度の低下を防ぐとともに、アレイ内の接地線
の数を増やして浅接合化による層抵抗の増大の対策とす
る。
るとチャンネル注入効率が低下して書き込み速度が低下
し、また、読み出し時にソース電位がバイアスされてト
ランジスタ２６の０ＮＩｔ流が劣化し読み出し速度が低
下することがある。このため、一般には、浅接合化して
読み出し速度の低下を防ぐとともに、アレイ内の接地線
の数を増やして浅接合化による層抵抗の増大の対策とす
る。
しかしながら、接地線の数を増やすためには、アレイサ
イズも大きくしなければならず、集積度が低下してしま
うという問題点があった。
イズも大きくしなければならず、集積度が低下してしま
うという問題点があった。
さらに、とのＥＰＲＯＭにあっては、半導体基板１１を
浮く選択酸化して得られる酸化膜を素子間絶縁膜３０と
して用いているため、その形成時にバーズ・ピークと称
せられる酸化膜の活性領域への侵入（第５図中、符号３
０ａで示す）が生じてしまうという問題点があった。
浮く選択酸化して得られる酸化膜を素子間絶縁膜３０と
して用いているため、その形成時にバーズ・ピークと称
せられる酸化膜の活性領域への侵入（第５図中、符号３
０ａで示す）が生じてしまうという問題点があった。
く問題点を解決するための手段〉
この発明にかかる半導体記憶装置は、上記２つの問題点
を鑑み、半導体基体にメモリセル間で酸化層等の絶縁膜
により表面が嫌われた溝を形成してバーズ・ピークを生
じさせること無くメモリセル間を分離するとともに、絶
縁膜によって覆われた溝内に接地電位に保持され各メそ
リセルのソース埋込層と接続した半導体物質を埋め込ん
で接地線との間の抵抗を減少させること全要旨とする。
を鑑み、半導体基体にメモリセル間で酸化層等の絶縁膜
により表面が嫌われた溝を形成してバーズ・ピークを生
じさせること無くメモリセル間を分離するとともに、絶
縁膜によって覆われた溝内に接地電位に保持され各メそ
リセルのソース埋込層と接続した半導体物質を埋め込ん
で接地線との間の抵抗を減少させること全要旨とする。
〈実施例〉
以下、この発明にかかる半導体記憶装置の実施例を図面
に基づいて説明する。
に基づいて説明する。
第１図から第３図はこの発明をＥＰ ｆ（、ＯＭに適用
した一実施例を示し、第１図がパターン平面図、第２図
（ａ）が第１図の…ａ−…ａ矢視檎造断面図、第２図（
ｂ）が第１図のｌｂ−…ｂ矢視構造断面図、第３図が等
価回路図である。
した一実施例を示し、第１図がパターン平面図、第２図
（ａ）が第１図の…ａ−…ａ矢視檎造断面図、第２図（
ｂ）が第１図のｌｂ−…ｂ矢視構造断面図、第３図が等
価回路図である。
第１図および第２図（ａ） 、 （ｂ）において、１１
は半導体基板（基体）であり、半導体基板１１には、該
基板１１と反対導電型の半導体から成るソース埋込層１
２とドレイン埋込層１３とがそれぞれ行列状に所定間隔
を隔てて形成され、これらソース埋込層１２とドレイン
埋込層１３との間にチャンネル領域１４が設定されてい
る。また、半導体基板１１には第２図（ａ） 、 （ｂ
）Ｋ詳示するように、各ドレイン埋込層１３の間、各チ
ャンネル領域１４の間かつソース埋込層１２の間で基盤
の目状に溝１５が形成されている。この溝１５は、各ド
レイン埋込層１３問および各チャンネル領域１４間に介
在する部分（第１図上下方向に延在する部分、以下。
は半導体基板（基体）であり、半導体基板１１には、該
基板１１と反対導電型の半導体から成るソース埋込層１
２とドレイン埋込層１３とがそれぞれ行列状に所定間隔
を隔てて形成され、これらソース埋込層１２とドレイン
埋込層１３との間にチャンネル領域１４が設定されてい
る。また、半導体基板１１には第２図（ａ） 、 （ｂ
）Ｋ詳示するように、各ドレイン埋込層１３の間、各チ
ャンネル領域１４の間かつソース埋込層１２の間で基盤
の目状に溝１５が形成されている。この溝１５は、各ド
レイン埋込層１３問および各チャンネル領域１４間に介
在する部分（第１図上下方向に延在する部分、以下。
列溝１５ａと称す）の表面に基板１１を酸化させてなる
絶縁膜１６が形成され、この殉情１５ａ内およびソース
埋込層１２間に介在する部分（第１図中左右方向に延在
する部分、以下、有溝１５ｂと称す）内に半導体物質１
７が埋め込まれている。
絶縁膜１６が形成され、この殉情１５ａ内およびソース
埋込層１２間に介在する部分（第１図中左右方向に延在
する部分、以下、有溝１５ｂと称す）内に半導体物質１
７が埋め込まれている。
この半導体物質１７は、ドープド多結晶シリコン等の基
板１１と反対導電型の半導体から成り、殉情１５ａ内で
は各ドレイン埋込層１３およびチャンネル領域１４と絶
縁膜１６により絶縁されているが、有溝１５ｂのパター
ン１８周縁がソース埋込層１２および半導体基板１１と
直接に接触して該ソース埋込層１２と電気的に接続され
ている。
板１１と反対導電型の半導体から成り、殉情１５ａ内で
は各ドレイン埋込層１３およびチャンネル領域１４と絶
縁膜１６により絶縁されているが、有溝１５ｂのパター
ン１８周縁がソース埋込層１２および半導体基板１１と
直接に接触して該ソース埋込層１２と電気的に接続され
ている。
基板１１．ソース埋込層１２およびドレイン埋込層１３
の上部には層間絶縁膜１９が形成され、この層間絶縁＠
１９上にビット線を構成する金属配線２０（第１図中図
示せず）が設けられ、また、層間絶縁膜１９内にチャン
ネル領域１４と対応した位置で浮遊ゲート電極２１およ
び制御ゲート電極２２が設けられている。浮遊ゲート電
極２１は、チャンネル領域１４に対応した寸法の矩形状
を成し、チャンネル領域１４上に第１ゲート絶縁膜２３
により隔てられて設けられている。制御ゲート電極２２
は、各浮遊ゲート電極２１と第２ゲート絶縁膜２４によ
シ隔てられて第１図中左右方向に処在し、セルアレイ内
でワード線を構成している。
の上部には層間絶縁膜１９が形成され、この層間絶縁＠
１９上にビット線を構成する金属配線２０（第１図中図
示せず）が設けられ、また、層間絶縁膜１９内にチャン
ネル領域１４と対応した位置で浮遊ゲート電極２１およ
び制御ゲート電極２２が設けられている。浮遊ゲート電
極２１は、チャンネル領域１４に対応した寸法の矩形状
を成し、チャンネル領域１４上に第１ゲート絶縁膜２３
により隔てられて設けられている。制御ゲート電極２２
は、各浮遊ゲート電極２１と第２ゲート絶縁膜２４によ
シ隔てられて第１図中左右方向に処在し、セルアレイ内
でワード線を構成している。
上述したソース埋込層１２．ドレイン埋込層１３゜チャ
ンネル領域１４．浮遊ゲート電極２１および制御ゲート
電極２２のそれぞれ１つの組み合せで、メモリセルとし
ての電界効果形トランジスタ２６が構成される。なお、
２５はドレイン埋込層１３へのコンタクト孔である。
ンネル領域１４．浮遊ゲート電極２１および制御ゲート
電極２２のそれぞれ１つの組み合せで、メモリセルとし
ての電界効果形トランジスタ２６が構成される。なお、
２５はドレイン埋込層１３へのコンタクト孔である。
このよりなＥＦ ＲＯＭは次のように製造される。
まず、Ｐ型８ｉ基板等の半導体基板１１をドレイン埋込
層１３．ソース埋込層１２およびチャンネル領域１４と
なる部分だけ残してリアクティブイオンエッチ等の手法
を用いて工、チングし、基板１１表面に基盤の目状に１
．２μ程度の深さで溝１５を形成する。ここで、この溝
１５は、パターン偏差の小さいリアクティブイオンエッ
チ等で形成されるため、所望のパターンに形成すること
ができバーズビーク等が発生することは無い。そして、
この基板１１を酸化させて全面に酸化膜を成長させた後
、周知のフォトリングラフイー技術等の手法を用いてパ
ターン１８の部分の酸化膜をエツチングし、さらに、全
面に多結晶シリコン等の半導体膜を成長させ該半導体膜
に基板１１と反対導電型の不純物をドーピングして溝１
５内に半導体物質１７を形成する。この時、パターン１
８内の半導体膜を鐙て基板１１にも不純物が拡散し、こ
の部分に接合ができる。次に、エッチパック等の手法で
１１１１１５以外の半導体膜を除去して基板１１の表面
を平坦にし、この表面を酸化させることで第１グー上絶
縁膜２３を形成する。この時、基板１１を酸化させると
、溝１５内の半導体物質１７には不純物ドーピングによ
る増速酸化効果で他の部分より厚い酸化膜が形成される
。
層１３．ソース埋込層１２およびチャンネル領域１４と
なる部分だけ残してリアクティブイオンエッチ等の手法
を用いて工、チングし、基板１１表面に基盤の目状に１
．２μ程度の深さで溝１５を形成する。ここで、この溝
１５は、パターン偏差の小さいリアクティブイオンエッ
チ等で形成されるため、所望のパターンに形成すること
ができバーズビーク等が発生することは無い。そして、
この基板１１を酸化させて全面に酸化膜を成長させた後
、周知のフォトリングラフイー技術等の手法を用いてパ
ターン１８の部分の酸化膜をエツチングし、さらに、全
面に多結晶シリコン等の半導体膜を成長させ該半導体膜
に基板１１と反対導電型の不純物をドーピングして溝１
５内に半導体物質１７を形成する。この時、パターン１
８内の半導体膜を鐙て基板１１にも不純物が拡散し、こ
の部分に接合ができる。次に、エッチパック等の手法で
１１１１１５以外の半導体膜を除去して基板１１の表面
を平坦にし、この表面を酸化させることで第１グー上絶
縁膜２３を形成する。この時、基板１１を酸化させると
、溝１５内の半導体物質１７には不純物ドーピングによ
る増速酸化効果で他の部分より厚い酸化膜が形成される
。
この後は、例えば、浮遊ゲート電極２１をドーピングさ
れた多結晶シリコン膜をパターニングすることで形成し
、また、この多結晶シリコン膜を酸化して第２ゲート絶
縁膜２４を形成し、そして同様に、制御ゲート電極２２
をドーピングされた多結晶シリコン膜をパターニングす
ることで形成する。続いて、イオン注入法等の手法を用
いて基板１１と逆導電型の不純物（Ｐ、Ａｓ等）を注入
し、ソース拡散層１２およびドレイン拡散層１３を得る
。このソース拡散層１２は、明らかなように、パターン
１．８の溝１５の側部で溝、１５内の半導体物質１７と
接触して電気的に導通する。なお、この不純物の注入時
に不純物が１＃１５内の半導体物質１７上の第１ゲート
絶縁膜２３をつきぬけても何ら支障は無い。したがって
、半導体物質１７上の第１ゲート絶縁膜２３を薄くでき
、基板１１をより平坦にすることができ上述した制御ゲ
ート電極２２のパターニングが容易である。この後、表
ｔｌ上ＫＰ Ｓ Ｇ 、 Ｂ Ｐ ８−Ｇ６ルイハｘハ
ｙ ｌ ８ｉ０３等の層間絶縁膜１９を形成し、また、
ドレイン埋込層１３に通じるコンタクト孔２５を形成し
、゛さらに、ＡＪ等の金属配線２０を設ける。以上で製
造が完了する。
れた多結晶シリコン膜をパターニングすることで形成し
、また、この多結晶シリコン膜を酸化して第２ゲート絶
縁膜２４を形成し、そして同様に、制御ゲート電極２２
をドーピングされた多結晶シリコン膜をパターニングす
ることで形成する。続いて、イオン注入法等の手法を用
いて基板１１と逆導電型の不純物（Ｐ、Ａｓ等）を注入
し、ソース拡散層１２およびドレイン拡散層１３を得る
。このソース拡散層１２は、明らかなように、パターン
１．８の溝１５の側部で溝、１５内の半導体物質１７と
接触して電気的に導通する。なお、この不純物の注入時
に不純物が１＃１５内の半導体物質１７上の第１ゲート
絶縁膜２３をつきぬけても何ら支障は無い。したがって
、半導体物質１７上の第１ゲート絶縁膜２３を薄くでき
、基板１１をより平坦にすることができ上述した制御ゲ
ート電極２２のパターニングが容易である。この後、表
ｔｌ上ＫＰ Ｓ Ｇ 、 Ｂ Ｐ ８−Ｇ６ルイハｘハ
ｙ ｌ ８ｉ０３等の層間絶縁膜１９を形成し、また、
ドレイン埋込層１３に通じるコンタクト孔２５を形成し
、゛さらに、ＡＪ等の金属配線２０を設ける。以上で製
造が完了する。
このよりなＥＰＲＯＭは、溝１５内の半導体物質１７が
セルアレイ内で接地電位の接地線に接続されて接地電位
の埋め込み配線とじて機能するため、第３図に示すよう
に、メモリセルユニットである。電界効果形トランジス
タ２６が行列状に配列された抵抗ｒによって上下の接地
線Ｅ−Ｌに接続された回路として表わされる。このため
、電界効果形トランジスタ２６のソース埋込層１２から
接地線Ｅ−Ｌへ流れる電流は各抵抗ｒに分かれて流れ全
体としての抵抗値が小さくなる。また、その抵抗ｒの値
も溝１５０半導体物質１７の厚さく断面積）すなわち溝
１５の深さ寸法を大きくすることで容易に小さくするこ
とができる。したがって、チャンネル注入効率の低下を
防止することができるようになるとともに、アレイ内の
接地線の数を少くしてアレイサイズを縮少することがで
きるようになる。なお、本発明者の実鋏によれば、本笑
施例の構成において、深さ１．２μの＃１１５内に抵抗
１０Ω／口のドーピングされた多結晶シリコンから成る
半導体物質１７を埋め込むと、その抵抗値は従来のもの
と比較して１７２５程度になることが確認されている。
セルアレイ内で接地電位の接地線に接続されて接地電位
の埋め込み配線とじて機能するため、第３図に示すよう
に、メモリセルユニットである。電界効果形トランジス
タ２６が行列状に配列された抵抗ｒによって上下の接地
線Ｅ−Ｌに接続された回路として表わされる。このため
、電界効果形トランジスタ２６のソース埋込層１２から
接地線Ｅ−Ｌへ流れる電流は各抵抗ｒに分かれて流れ全
体としての抵抗値が小さくなる。また、その抵抗ｒの値
も溝１５０半導体物質１７の厚さく断面積）すなわち溝
１５の深さ寸法を大きくすることで容易に小さくするこ
とができる。したがって、チャンネル注入効率の低下を
防止することができるようになるとともに、アレイ内の
接地線の数を少くしてアレイサイズを縮少することがで
きるようになる。なお、本発明者の実鋏によれば、本笑
施例の構成において、深さ１．２μの＃１１５内に抵抗
１０Ω／口のドーピングされた多結晶シリコンから成る
半導体物質１７を埋め込むと、その抵抗値は従来のもの
と比較して１７２５程度になることが確認されている。
さらに、このＥＰ ＲＯＭは、基板１１にパターン偏差
の少い工、チングで形成される溝１５内に絶縁膜１６を
介し半導体物質１７を埋め込むことで各電界効果形トラ
ンジスタ２６を分離するため、バーズビーク尋の欠陥が
生じることを防止できる。
の少い工、チングで形成される溝１５内に絶縁膜１６を
介し半導体物質１７を埋め込むことで各電界効果形トラ
ンジスタ２６を分離するため、バーズビーク尋の欠陥が
生じることを防止できる。
そして、溝１５内の半導体物質１７が接地′１位に保持
されるため、キャリアの注入等に原因した寄生チャンネ
ルができて隣接ビット線間でリーク電流が流れることも
無く、各電界効果形トランジスタ２６を安定した分離状
態に維持できる。
されるため、キャリアの注入等に原因した寄生チャンネ
ルができて隣接ビット線間でリーク電流が流れることも
無く、各電界効果形トランジスタ２６を安定した分離状
態に維持できる。
第４図には、この発明をＦＬＯＭに適用した他の実施例
を示す。第４図は前述した第２図（ａ）と同様の断面図
である。なお、前述した実施例と同一の部分には、同一
の符号を付して説明は省略する。
を示す。第４図は前述した第２図（ａ）と同様の断面図
である。なお、前述した実施例と同一の部分には、同一
の符号を付して説明は省略する。
同図に示すように、ゲート電極が基板１１上にゲート絶
縁膜２３を介して設けられた制御ゲート電極２２のみか
ら成り、この制御ゲート電極２２上に層間絶縁膜１９を
介して金属配線２ｏが設けられている。この制御ゲート
電極２２はワード線を構成している。
縁膜２３を介して設けられた制御ゲート電極２２のみか
ら成り、この制御ゲート電極２２上に層間絶縁膜１９を
介して金属配線２ｏが設けられている。この制御ゲート
電極２２はワード線を構成している。
このＲＯＭにあっても、前述した実施例と同様に、抵抗
値を小さくすることができ、また、その分離状態が安定
し、さらに、バースビーク等の欠陥を防止できる。
値を小さくすることができ、また、その分離状態が安定
し、さらに、バースビーク等の欠陥を防止できる。
なお、言うまでも無いが、前述した実施例中における材
料等の具体名称は１つの例示にすぎず、他の手段を任意
に選択できる。例えば、溝１５内の半導体物質１７は、
多結晶シリコンの成長、リン拡散および酸化を組み合せ
て形成することもでき、また例えば、ゲート電極２ｉ、
２２はシリサイド膜や高融点金属等で構成することもで
きる。
料等の具体名称は１つの例示にすぎず、他の手段を任意
に選択できる。例えば、溝１５内の半導体物質１７は、
多結晶シリコンの成長、リン拡散および酸化を組み合せ
て形成することもでき、また例えば、ゲート電極２ｉ、
２２はシリサイド膜や高融点金属等で構成することもで
きる。
〈発明の効果〉
以上説明してきたように、この発明にかかる半導体記憶
装置によれば、メモリセル間に形成された溝内に絶縁膜
を介して接地電位に保持されてソース埋込層と接続した
半導体物質を埋め込んだため、バーズビークを生じさせ
ること無く安定して分離することができるとともに、そ
の抵抗値が減少して接地線を少くすることができ、アレ
イサイズの小屋化が可能となる。
装置によれば、メモリセル間に形成された溝内に絶縁膜
を介して接地電位に保持されてソース埋込層と接続した
半導体物質を埋め込んだため、バーズビークを生じさせ
ること無く安定して分離することができるとともに、そ
の抵抗値が減少して接地線を少くすることができ、アレ
イサイズの小屋化が可能となる。
第１図から第３図はこの発明にかがる半導体記憶装置の
一実施例を示し、第１図がパターン平面図、第２図（ａ
）が第１図の…ａ−１ａ矢視構造断面図、第２図（ｂ）
が第１図の１ｂ−１ｂ矢矢視構造面図、第３図が等価回
路である。第４図はこの発明にががる半導体記憶装置の
他の実施例の構造断面図である。第５図および第６図は
従来の半導体記憶装置を示し、第５図が構造断面図、第
６図が回路図である。 １１・・・・・・半導体基板（半導体基体）、１２・・
・・・・ソース埋込層、１３・・・・・・ドレイン埋込
層、１４・・・・・・チャンネル領域、１５・・・・・
・溝、１５ａ・・・・・・殉情、１５ｂ・・・・・・打
擲、１６・・・・・・絶縁膜、１７・・・・・・半導体
物質、１８・・・・・・パターン、１９・・・・・・層
間絶縁膜、２０・・・・・・金属配線、２１・・・・・
・浮遊ゲート電極、２２・・・・・・制御ゲート電極、
２３・旧・・第１ゲート絶縁膜、２４・・・・・・第２
ゲート絶縁膜、２５・・・・・・コンタクト孔、２６・
・・・・・電界効果形トランジスタ。 ？２ 、−□。 第２図 寿３ 図 栴６凹 簗４′ｆｇＪ
一実施例を示し、第１図がパターン平面図、第２図（ａ
）が第１図の…ａ−１ａ矢視構造断面図、第２図（ｂ）
が第１図の１ｂ−１ｂ矢矢視構造面図、第３図が等価回
路である。第４図はこの発明にががる半導体記憶装置の
他の実施例の構造断面図である。第５図および第６図は
従来の半導体記憶装置を示し、第５図が構造断面図、第
６図が回路図である。 １１・・・・・・半導体基板（半導体基体）、１２・・
・・・・ソース埋込層、１３・・・・・・ドレイン埋込
層、１４・・・・・・チャンネル領域、１５・・・・・
・溝、１５ａ・・・・・・殉情、１５ｂ・・・・・・打
擲、１６・・・・・・絶縁膜、１７・・・・・・半導体
物質、１８・・・・・・パターン、１９・・・・・・層
間絶縁膜、２０・・・・・・金属配線、２１・・・・・
・浮遊ゲート電極、２２・・・・・・制御ゲート電極、
２３・旧・・第１ゲート絶縁膜、２４・・・・・・第２
ゲート絶縁膜、２５・・・・・・コンタクト孔、２６・
・・・・・電界効果形トランジスタ。 ？２ 、−□。 第２図 寿３ 図 栴６凹 簗４′ｆｇＪ
Claims (1)
- 半導体基体に該基体と反対導電型の半導体から成るソー
ス埋込層およびドレイン埋込層を形成するとともに、こ
れらソース埋込層とドレイン埋込層との間に設定される
チャンネル領域上にゲート絶縁膜を介しゲート電極を設
けて構成される電界効果形トランジスタを行列状に配列
し、これら電界効果形トランジスタの各ドレイン埋込層
を接続してビット線と成すとともに各ゲート電極を接続
してワード線と成す半導体記憶装置において、半導体基
体に電界効果形トランジスタ間で溝を形成するとともに
、該溝内に各電界効果形のソース埋込層と接続された該
ソース埋込層と同一導電型の半導体物質を絶縁膜を介し
埋め込み、これら溝内の絶縁膜および半導体により隣り
合う電界効果形トランジスタの各ドレイン埋込層間およ
び各チャンネル領域間を絶縁して分離したことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224415A JPS6284550A (ja) | 1985-10-07 | 1985-10-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224415A JPS6284550A (ja) | 1985-10-07 | 1985-10-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284550A true JPS6284550A (ja) | 1987-04-18 |
Family
ID=16813414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224415A Pending JPS6284550A (ja) | 1985-10-07 | 1985-10-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201277B1 (en) * | 1993-08-31 | 2001-03-13 | Texas Instruments Incorporated | Slot trench isolation for flash EPROM |
-
1985
- 1985-10-07 JP JP60224415A patent/JPS6284550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201277B1 (en) * | 1993-08-31 | 2001-03-13 | Texas Instruments Incorporated | Slot trench isolation for flash EPROM |
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